JP2010146675A - 半導体記憶装置 - Google Patents

Abstract

【課題】発振回路を構成するインバータの純粋な動作速度を求めることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。発振回路は、テスト信号が入力されていないとき、遅延速度調整回路を有効にして第１の周期で発振し、テスト信号が入力されているとき、遅延速度調整回路を無効化して、第１の周期よりも短い第２の周期で発振する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、発振回路を備えた半導体記憶装置に関する。

セルフリフレッシュ動作を行う半導体記憶装置（ＤＲＡＭ）は、発振回路を備えている。通常、この種の発振回路としては、インバータを多段接続したリング発振器が用いられる。

半導体記憶装置の製造においては、所定の仕様を満たしているか否か判定するとともに、その後の製造条件に反映させるため、様々な試験が行われる。発振回路の発振周期測定試験もその一つである。

従来、発振回路の発振周期測定試験は、以下のように行われている（例えば、特許文献１参照）。

まず、通常動作モードにて、全てのロウ、一つのカラムのメモリセルに“Ｈ”を書き込む。次に、テストモード及びリフレッシュモードで、一定時間が経過するのを待つ。この間、リフレッシュ動作が実行されたメモリセルには“Ｌ”が書き込まれるようにセンスアンプを制御しておく。その後、通常動作モードにて、全てのロウ、一つのカラムのメモリセルから読み出しを行う。この結果、一定時間内にリフレッシュ動作が行われたメモリセルからは“Ｌ”が読み出され、リフレッシュ動作が行われなかったメモリセルからは“Ｈ”が読み出される。一定時間を“Ｌ”を記憶しているメモリセルの数で除すれば、リフレッシュインターバル（１メモリセルのリフレッシュ動作に要する時間）を求めることができ、発振回路の発振周期を求めることができる。

また、予め初期化されたメモリセルに対し、リフレッシュ動作中の一定期間に外部から与えたデータを書き込み、その一定期間にデータが書き換えられたメモリセルの数に基づいて発振回路の発振周期を求めるようにしたものもある（例えば、特許文献２参照）。

特開平０８−２７９２８７号公報 特開平０４−３７２７９０号公報

特許文献１に記載の方法は、リフレッシュカウンタの周期であるリフレッシュインターバルを求めるものである。このようなリフレッシュインターバルに基づいて求められる発振回路の発振周期は、発振回路が電流制限機能付である場合、電流制限された状態のリフレッシュインターバルの周期となる。これは、特許文献２の記載の方法についても同様である。発明者は、これらの方法では、発振回路を構成するインバータの純粋な動作速度を求めることはできないことを見出した。

本発明の一実施の形態に係る半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線及び複数のビット線にそれぞれ接続された複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、前記発振回路の出力に基づいて前記複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。前記発振回路は、前記テスト信号が入力されていないとき、前記遅延速度調整回路の遅延制御を有効にして第１の周期で発振し、前記テスト信号が入力されているとき、前記遅延速度調整回路の遅延制御を無効化して、前記第１の周期よりも短い第２の周期で発振する。

また、本発明の他の実施の形態に係る半導体記憶装置は、第１ワード線と第１ビット線とに接続された第１メモリセルと、第２ワード線と前記第１ビット線とに接続された第２メモリセルと、前記第１ワード線と第２ビット線とに接続された第３メモリセルと、前記第２ワード線と前記第２ビット線とに接続された第４メモリセル、とを備えたメモリブロックと、遅延速度調整回路が付加された発振回路と、リフレッシュモード時、前記発振回路の出力に基づいて前記第１ワード線に接続された第１及び第３メモリセルと前記第２ワード線に接続された第２及び第４メモリセルとを順次アクセスするアクセス制御回路と、を備える。前記アクセス制御回路は、前記第１及び第２ビット線にそれぞれ接続されたセンスアンプを含む。テストモード時、且つリフレッシュモード時に、前記アクセス制御回路は、テスト信号に基づいて前記センスアンプの活性化を停止した状態において、前記テスト信号に基づいて最短周期で発振するように制御された前記発振回路の出力に基づいて、期待値データが書き込まれた前記第１メモリセル及び第３メモリセルを同時にアクセスし、更に前記発振回路の出力の少なくとも一周期後に、期待値データが書き込まれた前記第２メモリセル及び第４メモリセルを同時にアクセスする。

本発明のさらに他の実施の形態に係る半導体記憶装置の試験方法は、全てのメモリセルに期待値データを書き込み、テストモード時且つセルフリフレッシュモード時に、センスアンプの活性化を抑制し、遅延速度調整回路を無効化した状態で発振回路を発振させ、セルフリフレッシュを予め定められた時間だけ実行し、前記テストモード且つ前記セルフリフレッシュモードから通常動作モードに復帰した後、前記全てのメモリセルから読み出しを行う。

本発明によれば、遅延速度調整回路による遅延調整を無効化して一定期間リフレッシュ動作を行うようにしたことで、発振回路を構成するインバータの純粋な動作速度（遅延時間）を求めることができる。

以下、図面を参照して本発明の実施の形態について説明する。

まず、図１及び図２を参照して、本発明の第１の実施の形態に係る半導体記憶装置（ＤＲＡＭ）の概略を説明する。

図１に示す半導体装置１０は、メモリセルアレイ１１と、メモリセルアレイ１１へのアクセス制御を行うアクセス制御回路１２と、発振回路１３とを有している。

メモリセルアレイ１１は、複数のワード線１４と、複数のビット線１５と、これらワード線１４及びビット線１５に接続されて行列配置された複数のメモリセル１６とを含むメモリブロック１７を有している。メモリセルアレイ１１は、単一のメモリブロック１７を有するものであっても、複数のメモリブロック１７を有するものであってもよい。また、複数のメモリブロック１７を有するメモリバンク１８を複数有するものであってもよい。複数のメモリブロックは、アクセス制御回路１２から互いに排他制御されるものであり同時にアクセスできない、複数のメモリバングは、アクセス制御回路１２から互いに非排他制御であり、同時アクセスができる。

なお、図１においては、一組のビット線対が一本のビット線として描かれている。

アクセス制御回路１２は、テスト信号生成回路１９、センスアンプ２０、イコライズ回路２１、分周回路及び無効化回路２２、遅延回路及び無効化回路２３を含む。

テスト信号生成回路１９は、テストモード時且つ読み出しモード時（リフレッシュモード時含む）にテスト信号を生成する。

センスアンプ２０は、ビット線１５にそれぞれ接続され、適切なタイミングで各ビット線対の電位差を増幅する。

イコライズ回路２１もまたビット線１５にそれぞれ接続され、適切なタイミングで各ビット線対の電位をイコライズする。尚、イコライズは、ビット線対間を接続し、更に所定電圧（ビット線プリチャージ電圧）へ接続する。

分周回路及び無効化回路は、テスト信号の有無に応じて、発振回路１３からのＯＳＣ信号を分周し、または分周することなくそのまま通過させる。

遅延回路及び無効化回路２３は、センスアンプの活性化からワード線の不活性化までの時間を規定するためのものであるが、テスト信号の有無に応じて、入力信号を所定時間遅延させ、または遅延させることなくそのまま通過させ、リフレッシュインターバルの周期となる。

発振回路１３は、多段接続された複数のインバータ（奇数段）を含むリングオシレータ２４と、各インバータの遅延時間を調整する遅延調整回路２５とを含む。発振回路１３は、アクセス制御回路１２からの起動信号（本発明においては、セルフリフレッシュモード信号に対応した信号）に応じてＯＳＣ信号を発生する。このとき、遅延調整回路２５は、テスト信号の有無に応じてその遅延調整を有効化または無効化する。リングオシレータ２４は、遅延調整回路２５による遅延調整があるとき第１の周期を持つＯＳＣ信号を生成し、遅延調整回路２５による遅延調整がないとき第１の周期よりも短い第２の周期を持つＯＳＣ信号を生成する。遅延調整回路２５は、具体的には、インバータの電源の電流または電圧を制御するものであって、テスト信号が活性化されるとき、インバータの駆動能力を最大にする。尚、発振回路１３は、半導体装置に搭載されるその他の目的の発振回路（例えば、チャージポンプ型内部電源生成回路等に使用される）と兼用していてもよい。

次に、図１の半導体装置に対する、リングオシレータの発振周期の測定試験（インバータの純粋な動作速度の測定試験）について、図２も参照して説明する。

まず、書き込みモードで全メモリセル１６に期待値データ（“１”または“０”）を書き込む（ステップＳ２０１）。ここで、全メモリセルとは、一つのメモリブロックに含まれる全メモリセルであってよい。または、一つのメモリバンクに含まれる全てのメモリブロックの全メモリセルであってよい。あるいは、複数のメモリバンクの各々に含まれる一つ以上のメモリブロックに含まれる全メモリセルであってもよい。通常、一つのメモリバンクに含まれる複数のメモリブロックは排他制御されるように構成されている。また、一つのメモリアレイに含まれる複数のメモリバンクは非排他制御されるように構成されている。いずれにしても、各ワード線に接続された複数のメモリセルに対して期待値データが書き込まれ、且つ各ビット線に接続された複数のメモリセルに対して期待値データが書き込まれるようにする。なお、書き込みモードにおける書き込み動作は、既存の半導体記憶装置と同様である。

次に、テストモードにエントリし（ステップＳ２０２）、セルフリフレッシュモードにエントリする（ステップＳ２０３）。これによりテスト信号生成回路１９はテスト信号を生成する（ステップＳ２０４）。このテスト信号により、センスアンプ２０の活性化が抑止され（ステップＳ２０５）、イコライズ回路２１が常時活性化される（ステップＳ２０６）。また、分周回路及び無効化回路２２は、発振回路１３からのＯＳＣ信号を分周することなくセルフリフレッシュのインターバルの周期に利用できるようにする。さらに、遅延回路及び無効化回路２３は、後述するように、非テスト時のセルフリフレッシュ動作時にワード線が活性化され、その後センスアンプが活性化され、その後ワード線が非活性化されるルーチンの所定時間（アクティブタイムアウト）において、センスアンプが活性化され、その後ワード線が非活性化されまでの所定時間を排除することにより、ワード線を非活性化させるタイミングを早める（アクティブタイムアウト期間の短縮）。更にまた、発振回路１３の遅延調整回路２５による遅延調整が無効化され、発振回路１３のインバータの電流又は電圧駆動能力を最大にするように制御する（ステップＳ２０７）。そして、この状態を維持して、セルフリフレッシュ動作が所定時間実行される。この所定時間（セルフリフレッシュ実行時間）は、先に期待値データを書き込んだ全メモリセルのデータ保持実力時間よりも短く、非テストモードでのセルフリフレッシュのインターバルの周期よりも短く設定される。また、この間、外部から半導体記憶装置へのアクセスは行わない。

セルフリフレッシュ動作を開始してから、所定時間が経過すると（ステップＳ２０８でＹｅｓ）と、セルフリフレッシュモードをイグジットし（ステップＳ２０９）、さらにテストモードをイグジットする（ステップＳ２１０）。

次に、期待値データを書き込んでおいた全メモリセル１６からデータの読み出しを行い（ステップＳ２１１）、期待値データと読み出しデータとの比較を行う（ステップＳ２１２）。比較は、半導体記憶装置外の測定装置で実施しても良いし、半導体記憶装置内の試験機能で実施しても良い。

セルフリフレッシュ動作を行う際に、センスアンプ２０の活性化を抑止（停止）するとともに、イコライズ回路２１を常時活性化しているので、リフレッシュ処理の対象となったメモリのデータは破壊されている。また、リフレッシュは、ワード線単位で行われる。したがって、試験対象のメモリセルに欠陥がない場合、各ワード線に接続されているメモリセルは、アクセス制御回路１２によりアクセスされなかったメモリセルは、全てデータを保持し、アクセス制御回路１２によりアクセスされたメモリセルは、全てデータが破壊されているかのいずれかになる。接続された全てのメモリセルのデータが破壊されているワード線をカウントすると、フェイルワード線の数とリフレッシュを行った期間（所定時間）とから、インバータの駆動能力を最大に制御されたリングオシレータ４５の発振周期を求めることができる。即ち、リングオシレータの周期＝リフレッシュ期間÷フェイルワード線本数、である。また、求めたリングオシレータ４５の発振周期と、リングオシレータ４５を構成するＣＭＯＳインバータの段数とから、電流制限を受けていないＣＭＯＳインバータ一段分の純粋な動作速度を求めることができる。

以上のようにして求めたリングオシレータ４５の発振周期や、リングオシレータ４５を構成するＣＭＯＳインバータの動作速度は、設計値と比較され、半導体記憶装置内の各部の遅延時間の調整や、製造パラメータの変更等に利用される。

以上のように、本実施の形態に係る半導体装置では、遅延調整回路による遅延調整を無効にして試験を行うので、リングオシレータを構成するインバータの純粋な動作速度を求めることができる。また、ＯＳＣ信号を分周することなく試験を行うので、試験時間を短縮することができる。さらに、ワード線の非活性化のタイミングを早めて試験を行うので、さらに試験時間を短縮することができる。さらにまた、全メモリセルに対して試験を行うので、メモリセルや、ビット線、あるいはワード線に存在する欠陥の影響を抑制し、高い精度の試験結果を得ることができる。尚、１つのワード線に共通する少なくとも２つのビット線に接続される２つのメモリセルを試験対象とすることで、メモリセルの単ビット不良もしくはビット線不良によらず、試験の精度を向上させ、且つ試験時間を短縮できる。

次に、図３乃至図１４を参照して、図１の半導体装置についてより詳細に説明する。

図３に示すように、この半導体装置のアクセス制御回路１２は、上記構成に加え、ロウデコーダ３１、カラムデコーダ３２、コマンドデコーダ３３、ロウアドレスバッファ及びリフレッシュカウンタ３４、制御論理回路３５、同期式半導体記憶装置の同期クロック生成器３６、モードレジスタ３７、カラムアドレスバッファ及びバーストカウンタ３８、データ制御回路３９、ラッチ回路４０、ＤＬＬ（Delay Locked Loop）４１及び入出力バッファ４２を備えている。

図１におけるテスト信号生成回路１９は、コマンドデコーダ３３に含まれる。また、イコライズ回路２１は、図３には示されていないが、図４に示すように、センスアンプ２０の周辺でビット線１５に接続されている。ビット線対間の素子は不図示である。分周回路及び無効化回路２２は、分周回路４３及び第１のスイッチ４４により構成されている。遅延回路及び無効化回路２３は、制御論理回路３５に含まれている。

また、発振回路１３は、図３において、リングオシレータ４５とリングオシレータ制御回路４６として描かれている。リングオシレータ制御回路４６には、遅延調整回路２５を含む。これは、図１における遅延調整回路２５の一部がリングオシレータ２４と不可分に組み合わされて、図３のリングオシレータ４５を構成しているからである。

この半導体記憶装置は、既存の半導体記憶装置と、以下の（１）〜（４）の点で異なっている。

（１）コマンドデコーダ３３は、リングオシレータ４５の周期測定試験（以下、単に試験という）、セルフリフレッシュモードを指示するコマンドに応じ、リングオシレータ制御回路４６に対して、リングオシレータ４５の起動と、リングオシレータ４５におけるインバータの遅延制御（電流制限）を無効化する指示３０１を出す。これにより、リングオシレータ４５は、リングオシレータ制御回路４６の制御の下、インバータの電流抑制や電圧抑制等による遅延制御がない状態（純粋なインバータの遅延）で発振する。つまり、インバータの純粋な動作速度を求める試験が可能になる。

（２）第１のスイッチ４４は、コマンドデコーダ３３からの指示（テスト信号）に基づいて、リングオシレータ４５からのＯＳＣ信号３０２を、分周回路４３を経ることなく（バイパスさせて）、ロウアドレスバッファ及びリフレッシュカウンタ３４及び制御論理回路３５へ供給する。これにより、分周回路４３で分周されたＯＳＣ信号ではなく、リングオシレータ４５からのＯＳＣ信号３０２をそのまま用いて試験を行うことできるので、試験時間を短縮することができる。

（３）制御論理回路３５は、ワード線活性化信号を非活性化するタイミングを上記（１）及び（２）に対応させて変更する。これにより、さらに試験時間を短縮することができる。

（４）制御論理回路３５は、また、試験期間中、常時ビット線イコライズを行うためビット線イコライズ信号３０３を出力する。これにより、簡素な構成で、活性化されたワード線によりビット線へ接続されたメモリセルのデータを確実に破壊することができる。

以下、図５を参照して、図３の半導体記憶装置について、より詳細に説明する。

図５は、図３の半導体記憶装置の要部を示すブロック図である。

メモリセルアレイ（１つのブロックに相当）１１は、行列配置された複数のメモリセル１６と、これらメモリセル１６に接続される複数のワード線（ＷＬ＃０〜＃ｉ，ｉ：自然数）１４とビット線（ＢＬ＃０〜＃ｎ，ｎ：自然数）１５とを有している。

ロウデコーダ（ＲＤ）３１は、メモリセルアレイ１１のワード線１４に接続され、センスアンプ（ＳＡ）２０及びカラムデコーダ（ＣＤ）３２は、メモリセルアレイ１１のビット線１５に接続されている。

コマンド回路３３−１は、テスト信号生成回路１９とともにコマンドデコーダ３３に含まれるものである。コマンド回路３３−１は、テスト信号生成回路１９からのテスト信号５０１の入力を受けて、ＲＡＣ（リフレッシュアドレスカウンタ）リセット信号５０２、ＳＡ（センスアンプ）停止制御信号５０３及びリングオシレータ起動信号５０４を生成する。ＲＡＣリセット信号５０２はリフレッシュアドレスカウンタ（ＲＡＣ）３４−１へ、ＳＡ停止制御信号５０３はＳＡ活性信号生成回路３５−３へ、リングオシレータ起動信号５０４はリングオシレータ制御回路４６へ、それぞれ供給される。なお、テスト信号５０１とリングオシレータ起動信号５０４を合わせたものが図３の指示３０１に相当する。

また、コマンド回路３３−１は、テスト信号５０１の入力がないとき、外部から入力されるコマンド信号（通常のリードアクセスコマンド、ライトアクセスコマンド等）に応じて外部アクセス信号５０５を第２のスイッチ３５−１へ供給する。

リングオシレータ制御回路４６は、テスト信号５０１及びリングオシレータ起動信号５０４に応じて、リングオシレータ４５を制御する。

リングオシレータ４５は、例えば、奇数段（一例として５１段）のＣＯＭＳインバータを用いて構成される。各ＣＭＯＳインバータは、電源から供給される電流を制限する電流制限素子と組み合わされて、その動作速度（遅延時間）を調整することができるようになっている。各ＣＭＯＳインバータの動作速度は、リングオシレータ制御回路４６により制御され、電流制限素子による電流制限のない状態での動作速度（例えば０．４ｎｓ／１段あたり）、または電流制御素子による電流制限がある状態での動作速度（例えば２ｎｓ／１段あたり）に設定される。リングオシレータ４５は、リングオシレータ制御回路４６の制御の下、ＣＭＯＳインバータの段数及び動作速度によって決まる周期を持つＯＳＣ信号３０２を生成し、分周回路４３及び第１のスイッチ４４へ出力する。

分周回路４３は、リングオシレータ４５からのＯＳＣ信号３０２を予め定められた分周率で分周し、分周されたＯＳＣ信号を第１のスイッチ４４へ出力する。

第１のスイッチ４４は、テスト信号５０１が入力されているとき、リングオシレータ４５からのＯＳＣ信号３０２選択することで、分周回路４３をバイパスし無効化する。テスト信号が入力されていないとき、第１のスイッチ４４は、分周回路４３からの分周されたＯＳＣ信号を選択することで、分周回路４３を有効化する。そして、第１のスイッチ４４は、選択した信号をリフレッシュ起動信号５０６として、リフレッシュアドレスカウンタ３４−１及び第２のスイッチ３５−１へ出力する。

リフレッシュアドレスカウンタ３４−１は、ロウアドレスバッファ及びリフレッシュカウンタ３４に含まれるものである。リフレッシュアドレスカウンタ３４−１は、第１のスイッチ４４からのリフレッシュ起動信号５０６に応じてカウントアップ動作を行い、リフレッシュアドレス信号５０７を生成してロウデコーダ３１へ出力する。また、リフレッシュアドレスカウンタ３４−１は、コマンド回路３３−１からのＲＡＣリセット信号５０２によりリセットされる。このリセットによりリフレッシュアドレスカウンタ３４−１のカウント値は、最終番地（例えば、ワード線が８１９２本の場合、＃１ＦＦＦ＝８１９１番地に設定）され、次のカウントアップにより、カウント値は＃１ＦＦＦ番地から＃０番地へ変化する。

第２のスイッチ３５−１、ＲＤ活性信号生成回路３５−２及びＳＡ活性信号生成回路３５−３は、後述するアクティブタイムアウト回路及びビット線イコライズ制御回路とともに、制御論理回路３５に含まれる。

第２のスイッチ３５−１は、リフレッシュモード信号５０８が入力されているとき、第１のスイッチ４４からのリフレッシュ起動信号５０６を選択し、それ以外（通常のリードアクセスコマンド、ライトアクセスコマンド等）のとき、コマンド回路３３−１からの外部アクセス信号５０５を選択して、メモリセルアクセス信号５０９としてＲＤ活性信号生成回路３５−２へ出力する。

ＲＤ活性信号生成回路３５−２は、入力されたメモリセルアクセス信号５０９に応じてＷＬ（ワード線）活性化信号５１０を生成し、ロウデコーダ３１へ出力するとともに、ＳＡ活性信号生成回路３５−３へも出力する。

ＳＡ活性信号生成回路３５−３は、コマンド回路３３−１からのＳＡ停止制御信号５０３が入力されていない時、ＲＤ活性信号生成回路３５−２からのＷＬ活性化信号５１０に応じてＳＡ（センスアンプ）活性化信号５１１を生成し、センスアンプ２０へ供給する。コマンド回路３３−１からのＳＡ停止制御信号５０３が入力されているとき、ＳＡ活性信号生成回路３５−３は、ＳＡ活性信号５１１の出力を抑止（停止）する。

ロウデコーダ３１は、ＲＤ活性信号生成回路３５−２からのＷＬ活性化信号５１０に応じて、ワード線を＃０番地から順番に選択して活性化する。

センスアンプ２０は、ＳＡ活性信号生成回路３５−３からのＳＡ活性化信号５１１により活性化され、センスアンプ動作を行う。センスアンプ２０の活性化は、ロウデコーダ３１によるワード線の活性化の後、所定時間後に行われるように設定されている。

カラムデコーダ３２は、カラムアドレスバッファ及びバーストカウンタ３８（図１参照）からのビット線活性化信号に応じてビット線を選択し、（データ制御回路３９、ラッチ回路４０及び入出力バッファ４２を介して）Ｉ／Ｏ端子５１と接続する。

図５の構成において、試験が行われる場合、セルフリフレッシュモードにエントリすることにより、テスト信号５０１がコマンド回路３３−１、リングオシレータ制御回路４６及び第１のスイッチ４４に供給される。また、リフレッシュモード信号５０８が第２のスイッチ３５−１に供給される。

テスト信号５０１を受けたコマンド回路３３−１は、ＲＡＣリセット信号５０２、ＳＡ停止制御信号５０３、リングオシレータ起動信号５０４を生成出力する。これにより、リフレッシュアドレスカウンタ３４−１のカウント値はリセットされ、ＳＡ活性信号生成回路３５−３はＳＡ活性化信号５１１の出力を抑止（停止）し、リングオシレータ制御回路４６はリングオシレータ４５を活性化する。

リングオシレータ４５の活性化に際し、リングオシレータ制御回路４６は、テスト信号５０１に応じて、リングオシレータ４５に含まれる電流制限素子による電流制限を無効にする。これにより、リングオシレータ４５に含まれるインバータは、電流制限のない状態、即ち最も遅延の小さい状態（最大駆動能力）で動作する。

リングオシレータ制御回路４６及びリングオシレータ４５は、例えば、図６に示すように構成される。

リングオシレータ制御回路４６は、２つの異なる基準電圧Ｖｒｅｆ１０及び２０を生成する基準電圧生成回路６１と、生成した基準電圧Ｖｒｅｆ１０及び２０と電源電圧（Ｖｓｓ及びＶｃｃ、又は負電圧（Ｖｎｅｇ＜Ｖｓｓ）及び昇圧電圧（Ｖｐｐ＞Ｖｃｃ））を選択する選択スイッチ６２，６３とを含む。

一方、リングオシレータ４５は、リング状に多段接続された奇数段のＣＭＯＳインバータ６４と各インバータ６４に一対ずつ設けられた電流制限素子（調整トランジスタ又は電流源）６５，６６を含む。電流制限素子は、インバータを構成するトランジスタのソースと電源との間に接続される。

リングオシレータ制御回路４６と電流制限素子６５，６６とが遅延調整回路２５を構成する。

リングオシレータ制御回路４６の基準電圧生成回路６１は、セルフリフレッシュモード信号が入力されているとき、基準電圧Ｖｒｅｆ１０及び２０を生成する。また、選択スイッチ６２，６３は、テスト信号５０１が入力されていないときに、基準電圧生成回路６１からの基準電圧Ｖｒｅｆ１０及び２０をリングオシレータ４５に供給する。その結果、リングオシレータ４５の電流制限素子６５，６６は各インバータ６４に流れる電流を所定値以下に制限し、インバータの動作速度が制限される。

これに対して、選択スイッチ６２，６３は、テスト信号５０１が入力されると、電源電圧（Ｖｓｓ及びＶｃｃ）又は負電圧（Ｖｎｅｇ＜Ｖｓｓ）及び昇圧電圧（Ｖｐｐ＞Ｖｃｃ））をリングオシレータ４５に供給する。これにより、電流制限素子６５，６６のゲートソース間電圧を、インバータ（発振回路）の電源である高電源−低電源間の振幅に等しくするか、それよりも大きくする。その結果、リングオシレータ４５の電流制限素子６５，６６は、各インバータ６４へ最大能力での電流供給を許容し、インバータ６４は最大駆動能力で、即ち、純粋な動作速度で動作する。なお、電源電圧（Ｖｓｓ及びＶｃｃ）を用いた場合よりも、負電圧（Ｖｎｅｇ＜Ｖｓｓ）及び昇圧電圧（Ｖｐｐ＞Ｖｃｃ））を用いた場合のほうがインバータはより純粋な速度で動作する。

なお、基準電圧生成回路６１の構成は、図６に示すように３つの抵抗素子を直列接続したものに限られず、様々な構成を採用することができる。同様に、インバータ６４の動作速度を制限する回路も図６に示すものに限られず、例えば、正電源側の電流制限素子をＮチャネルトランジスタとしてもよいし、電圧リミッター方式としてもよい。あるいは、図７に示すように、並列スイッチ方式として構成することもできる。

一方、図５に示すように、テスト信号５０１を受けた第１のスイッチ４４は、リングオシレータ４５の出力を選択し、リフレッシュ起動信号５０６として出力する。さらに、リフレッシュモード信号５０８を受けた第２のスイッチ３５−１は、第１のスイッチ４４からのリフレッシュ起動信号５０６を選択し、メモリセルアクセス信号５０９として出力する。こうして、リフレッシュアドレスカウンタ３４−１は、最大駆動能力で動作するインバータによって生成されたＯＳＣ信号３０２の周期でカウンタを１ずつカウントアップしてリフレッシュアドレス信号５０７を生成する。また、ＲＤ活性信号生成回路３５−２は、同周期でＷＬ活性化信号５１０を発生する。

ＲＤ活性信号生成回路３５−２は、例えば、図８に示すように構成される。図８には、ＲＤ活性信号生成回路３５−２、ＳＡ活性信号生成回路３５−３及び遅延回路及び無効化回路２３を含むアクティブタイムアウト回路と、それに接続されたビット線イコライズ制御回路８０が示されている。

図８に示すように、ＲＤ活性信号生成回路３５−２は、第１のＳＲ回路（セットリセット回路）８１と第１の遅延回路８２とを含む。また、ＳＡ活性信号生成回路３５−３は、第２の遅延回路８３とゲート回路８４とを含む。さらに、遅延回路及び無効化回路２３（図１）は、第３の遅延回路８５と第３の遅延回路８５を無効化（バイパス）するためのスイッチ８６を有している。第３の遅延回路８５の出力又はスイッチ８６の出力は、切替スイッチ８７を介して第１のＳＲ回路８１へフィードバックされることにより、アクティブタイムアウト回路を構成している。なお、第１乃至第３の遅延回路８２，８３，８５は、例えば、図９に示されるように、多段接続されたインバータ（偶数段）とアンド回路との組み合わせにより実現することができる。

ビット線イコライズ制御回路８０は、フォールエッジトリガー８８と、第２のＳＲ回路（セットリセット回路）８９、ゲート回路９０とを有している。

図８の回路において、メモリセルアクセス信号５０９が入力されると、第１及び第２のＳＲ回路８１，８９がセット状態となる。第１のＳＲ回路８１のＱ出力を第１の遅延回路８２で遅延させることにより、ＷＬ活性化信号５１０が生成される。また、このＷＬ活性化信号５１０を第２の遅延回路８３で遅延させたものがＳＡ活性化信号５１１となるが、テスト時においては、コマンド回路３３−１からのＳＡ停止制御信号５０３がゲート回路８４に入力されているので、ＳＡ活性化信号５１１は出力されない。また、通常のリフレッシュ動作では、ＳＡ活性化信号５１１が出力された後、所定時間（第３の遅延回路８５の遅延時間）が経過してから第１のＳＲ回路８１をリセットする。しかし、ここでは、テスト信号５０１がスイッチ８６に与えられているため、スイッチ８６がオンしているので、第３の遅延回路８５は無効化（バイパス）される。その結果、第２の遅延回路８３の出力が、第３の遅延回路８５による遅延を受けることなく、切替スイッチ８７へ供給される。切替スイッチ８７は、リフレッシュモード信号５０８に応じて第２の遅延回路８３の出力信号を選択し、第１のＳＲ回路８１のリセット端子へ供給する。これにより、第３の遅延回路８５の遅延時間の経過を待つことなく活性化されたワード線を非活性化することができる。これにより、次のワード線を選択活性化することが可能になり、試験時間の短縮を実現できる。尚、リフレッシュモード時以外、切替スイッチ８７は、リセット信号端子側に接続され、外部コマンド（例えばプリチャージコマンド等）によって、第１のＳＲ回路８１をリセットする。

一方、ビット線イコライズ制御回路８０は、メモリセルアクセス信号５０９が第２のＳＲ回路８９に入力されると、イコライズ回路２１を非活性にする。また、フォールエッジトリガー８８が第２の遅延回路８３の出力又は第３の遅延回路８５の出力のフォールエッジを検出すると、ビット線イコライズ制御回路８０は、イコライズ回路２１を活性化する。しかし、ゲート回路９０にテスト信号５０１及びリフレッシュモード信号５０８がともに与えられている場合、ビット線イコライズ制御回路８０は、第２のＳＲ回路８９の状態とは無関係にビット線イコライズ信号（ＢＬＥＱ）３０３を出力し、イコライズ回路２１を活性化する。これにより、試験の際には、常にイコライズ回路２１が常時活性化され、リフレッシュの対象となった（選択されたワード線に接続された）メモリセルのデータは、対応するワード線が選択活性化されることにより確実に破壊される。

図８に示す回路における各信号のタイミングチャートを図１０及び図１１に示す。図１０は試験時のタイミングチャート、図１１は通常動作時のタイミングチャートである。

図１０に示すように、試験中、ビット線イコライズ信号３０３はハイレベルを維持する。また、メモリセルアクセス信号５０９がハイレベルに変化すると、第１の遅延回路８２による遅延時間Ｄ１が経過した後、ＷＬ活性化信号５１０がハイレベルに変化する。ＷＬ活性化信号５１０は、さらに第２の遅延回路８３による遅延時間Ｄ２（例えば、１０ｎｓ）が経過した後、ロウレベルに変化する。以降、上記動作が繰り返される。尚、遅延時間Ｄ２の設定値は、ワード線活性からセンスアンプ活性までのビット線上の微小電荷を差動増幅開始するのに必要な時間である。

図１１に示すように、通常動作時の場合、メモリセルアクセス信号５０９がハイレベルに変化すると、ビット線イコライズ信号３０３がロウレベルに変化する。また、メモリセルアクセス信号５０９がハイレベルに変化してから遅延時間Ｄ１が経過すると、ＷＬ活性化信号５１０がハイレベルに変化する。さらに遅延時間Ｄ２が経過すると、ＳＡ活性化信号５１１がハイレベルに変化する。この後、第３の遅延回路８５による遅延時間Ｄ３（例えば、３０ｎｓ）が経過すると、ＷＬ活性化信号５１０及びＳＡ活性化信号５１１が順次ロウレベルに変化し、さらに、ビット線イコライズ信号３０３がハイレベルに変化する。尚、遅延時間Ｄ３の設定値は、センスアンプからメモリセルに電荷を再注入する（リストア）に必要な時間である。

以上の結果、試験中、ＯＳＣ信号３０２の周期で、ワード線ＷＬ＃０〜＃ｉが順次一つずつ選択され活性化される。このとき、ＳＡ活性信号生成回路３５−３からのＳＡ活性化信号５１１は出力されず、センスアンプ２０による選択ビット線の電圧増幅は行われない。また、ビット線イコライズ制御回路８０により、選択されたビット線は、１／２Ｖｃｃにイコライズされる。その結果、リフレッシュが行われたメモリセルのデータは破壊される。

図１２（ａ）は、上述した本実施の形態に係る半導体記憶装置の試験方法による試験タイムチャートである。なお、図１２（ａ）には、ビット線の電圧変化も描かれているが、実際には瞬時に１／２Ｖｃｃにイコライズされる。

リングオシレータ４５を構成するインバータの段数を５１段、各段におけるインバータの遅延時間が０．４ｎｓとすると、リングオシレータ４５は、５１×０．４ｎｓ＝２０．４ｎｓの周期で発振する。リフレッシュを行う時間（周期測定試験の時間、ステップＳ２０３からステップＳ２０９（図２）までの時間）を１００μｓとすると、試験対象ワード線８１９２本（図５）のうち約４９００本のワード線が活性化され、１０２μｓとすると、５０００本のワード線が活性化される。このように、本実施の形態に係る半導体装置では、分周回路４３をバイパスし、また、リングオシレータ４５の電流制限素子６５，６６による電流制限を解除し、さらに、アクティブタイムアウト時間を短縮しているので、ｔＲＡＳｍｉｎ＝２０ｎｓ程度以下の周期（リストアマージンの小さい周期）でのセルフリフレッシュ動作が可能である。後述する図１２（ｃ）よりも試験時間が１／３８２に短縮できる。

図１２（ｂ）は、電流制限素子によるインバータへの電流制限を行った状態で試験を行った場合の試験タイムチャートである。この場合、インバータの遅延時間が２．０ｎｓであるとすると、リングオシレータ４５の発振周期は１０２ｎｓである。この場合においても、後述する図１２（ｃ）よりも試験時間が１／７６に短縮できる。

図１２（ｃ）は、引用文献１に記載の方法による試験タイムチャートであり、図１２（ｄ）は、通常動作時のリフレッシュ動作の試験タイムチャートである。ＤＲＡＭの通常動作時のリフレッシュ周期はデータシート仕様により、７．８μｓと定められており、リングオシレータ４５の発振周期が１０２ｎｓのとき、分周回路の分周率を３８２分の１にして実現される。引用文献１に記載の方法は、この通常の動作時のリフレッシュ周期で試験を行うものである。

次に、半導体記憶回路に欠陥があった場合の対処法及び測定精度について説明する。

冗長救済前の（ウエハ状態の）半導体記憶回路には、図１３に示すように、下記（１）〜（５）の欠陥が存在する可能性がある。
（１）センスアンプ内の欠陥（ショート、断線）に起因するビット線不良。
（２）ロウデコーダ内の欠陥（ショート、断線）に起因するワード線不良。
（３）メモリセル欠陥に起因するビット不良。
（４）ワード線とビット線とのショートに起因するクロス不良。
（５）センスアンプ及びロウデコーダの少なくとも一方の欠陥に起因するメモリセル全数欠陥。

（１）については、実質上問題とならず、試験精度の低下はない。これは、本実施の形態によるリングオシレータ４５の周期測定試験が、フェイルワード線の本数を検出するものであるため、且つ１つのワード線に共通する少なくとも２つのビット線に接続される２つのメモリセルを試験対象とすることでビット線不良の影響を受けないからである。

（２）については、試験対象となるワード線数が少ない場合には、測定精度が低下する。しかしながら、試験対象となるワード線数を数千本オーダにすることで、測定精度の低下を無視できる程度に低減できる。例えば、リフレッシュ期間を１００μｓとして、検出されたフェイルワード線の本数が５０００本であった場合、リングオシレータの周期は、１００μｓ／５０００＝２０ｎｓ、となる。ここで、測定精度に影響を与えるワード線は、リフレッシュ期間の終了するタイミングの前後に活性化されるワード線である。例えば、５００１番目のワード線がフェイルしているとすると、検出されるフェイルワード線の本数は５００１本となるが、その場合のリングオシレータの周期は、１００μｓ／５００１＝１９．９９６ｎｓ、であって、その誤差は４ｐｓに過ぎない。これは、十分無視できる程度の誤差である。前述の様に、所定の測定時間で引用文献１が開示する試験タイムチャート（図１２（ｂ））では、前記誤差が非常に大きいことが理解できる。

（３）については、ワード線がフェイルしているか否かの判定基準を、各ワード線に接続されている全てのメモリセルのデータが破壊されているか否かではなく、一定の割合（例えば、９０％）以上のメモリセルのデータが破壊されているか否か、とすることで、ビット不良による影響を除去することができる。

（４）については、（１）と（２）の組み合わせであるので、（２）の場合と同様に容易に回避することができる。

（５）については、試験対象のメモリブロックを別のメモリブロックにすることにより対処する。通常、メモリセルアレイは複数のメモリバンクを含み、これらは非排他制御される。そして、テスト時、これらのメモリバンクは、セルフリフレッシュの際に同時にアクセスされる。例えば、図１４に示すように、８個のバンク０〜７を有しているメモリセルアレイの場合、これら８個のメモリバンクに対して同時にリフレッシュが行われる。したがって、たとえ、バンク０が全数欠陥の場合であっても、他のバンク１〜７のいずれか（欠陥の少ないもの）を試験対象とすることで、リングオシレータの発振周期を測定することができる。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨から逸脱することなく、種々の変更、変形が可能である。

本発明の第１の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。 図１の半導体記憶装置におけるリングオシレータの発振周期測定試験方法を説明するためのフローチャートである。 第１の実施の形態に係る半導体記憶装置のより詳細な構成を示すブロック図である。 第１の実施の形態に係る半導体記憶装置のメモリセルとセンスアンプとイコライズ回路との接続関係を説明するための回路図である。 図３の半導体記憶装置の要部を示すブロック図である。 図５のリングオシレータ制御回路及びリングオシレータの具体的構成例を示す回路図である。 リングオシレータの他の構成例を示す回路図である。 図５のＲＤ活性信号生成回路及びＳＡ活性信号生成回路を含むアクティブタイムアウト回路とビット線イコライズ制御回路の構成例を示すブロック図である。 図８の第１乃至第３の遅延回路の構成例を示す回路図である。 図８の回路の試験時の動作を説明するためタイムチャートである。 図８の回路の通常動作時の動作を説明するためのタイムチャートである。 （ａ）は、本発明の第１の実施の形態に係る半導体記憶装置の試験タイムチャート、（ｂ）は、同半導体記憶装置のリングオシレータのインバータへの電流制御を実施した状態での試験タイムチャート、（ｃ）は、特許文献１に記載された試験方法による試験タイムチャート、（ｄ）は、通常動作時のセルフリフレッシュ動作のタイムチャートである。 メモリセルにおける欠陥を説明するための図である。 複数のメモリバンクへの同時アクセスを説明するための図である。

符号の説明

１０ 半導体記憶装置
１１ メモリセルアレイ
１２ アクセス制御回路
１３ 発振回路
１４ ワード線
１５ ビット線
１６ メモリセル
１７ メモリブロック
１８ メモリバンク
１９ テスト信号生成回路
２０ センスアンプ
２１ イコライズ回路
２２ 分周回路及び無効化回路
２３ 遅延回路及び無効化回路
２４ リングオシレータ
２５ 遅延速度調整回路
３１ ロウデコーダ
３２ カラムデコーダ
３３ コマンドデコーダ
３３−１ コマンド回路
３４ ロウアドレスバッファ及びリフレッシュカウンタ
３４−１ リフレッシュアドレスカウンタ
３５ 制御論理回路
３５−１ 第２のスイッチ
３５−２ ＲＤ活性信号生成回路
３５−３ ＳＡ活性信号生成回路
３６ クロック生成器
３７ モードレジスタ
３８ カラムアドレスバッファ及びバーストカウンタ
３９ データ制御回路
４０ ラッチ回路
４１ ＤＬＬ
４２ 入出力バッファ
４３ 分周回路
４４ 第１のスイッチ
４５ リングオシレータ
４６ リングオシレータ制御回路
５１ Ｉ／Ｏ端子
６１ 基準電圧生成回路
６２，６３ 選択スイッチ
６４ ＣＭＯＳインバータ
６５，６６ 電流制限素子
８０ ビット線イコライズ制御回路
８１ 第１のＳＲ回路
８２ 第１の遅延回路
８３ 第２の遅延回路
８４ ゲート回路
８５ 第３の遅延回路
８６ スイッチ
８７ 切替スイッチ
８８ フォールエッジトリガー
８９ 第２のＳＲ回路
９０ ゲート回路
３０１ 指示
３０２ ＯＳＣ信号
３０３ ビット線イコライズ信号
５０１ テスト信号
５０２ ＲＡＣリセット信号
５０３ ＳＡ停止制御信号
５０４ リングオシレータ起動信号
５０５ 外部アクセス信号
５０６ リフレッシュ起動信号
５０７ リフレッシュアドレス信号
５０８ リフレッシュモード信号
５０９ メモリセルアクセス信号
５１０ ＷＬ活性化信号
５１１ ＳＡ活性化信号

Claims (20)

1. 複数のワード線と、複数のビット線と、前記複数のワード線及び複数のビット線にそれぞれ接続された複数のメモリセルとを含むメモリブロックと、
   テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、
   リフレッシュモード時、前記発振回路の出力に基づいて前記複数のメモリセルを順次アクセスするアクセス制御回路と、を備え、
   前記発振回路は、前記テスト信号が入力されていないとき、前記遅延速度調整回路による遅延調整を有効にして第１の周期で発振し、前記テスト信号が入力されているとき、前記遅延速度調整回路による遅延調整を無効化し、前記第１の周期よりも短い第２の周期で発振することを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記アクセス制御回路は、前記ビット線に接続されたセンスアンプを含み、
   前記リフレッシュモード時、前記アクセス制御回路は、前記テスト信号に基づいて前記センスアンプの活性化を停止することを特徴とする半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記アクセス制御回路は、前記発振回路の出力を分周する分周回路と、前記テスト信号に基づいて前記分周回路を無効化させる分周無効化回路とを含むことを特徴とする半導体記憶装置。
4. 請求項１乃至３のいずれか一つに記載の半導体記憶装置において、
   前記アクセス制御回路は、前記ビット線を所定電位にイコライズするイコライズ回路を含み、
   前記リフレッシュモード時、前記テスト信号に基づいて前記イコライズ回路を常時活性化することを特徴とする半導体記憶装置。
5. 請求項２に記載の半導体記憶装置において、
   前記アクセス制御回路は、更に、前記センスアンプを活性化してから前記ワード線を非活性化させるまでの時間を規定する遅延回路と、前記テスト信号に基づいて前記遅延回路を無効化させる遅延無効化回路を備えることを特徴とする半導体記憶装置。
6. 請求項１乃至５のいずれか一つに記載の半導体記憶装置において、
   前記発振回路は、多段接続された複数のインバータを含み、
   前記遅延速度調整回路は、前記複数のインバータの各々の電源の電流又は電圧を制御するものであり、前記テスト信号が入力されたとき前記インバータの電流又は電圧駆動能力を最大にするように制御することを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   前記遅延速度調整回路は、前記インバータを構成するトランジスタのソースと前記発振回路の電源間に接続された調整トランジスタを含み、前記テスト信号が入力されたとき前記調整トランジスタのゲートソース間電圧を、前記発振回路の高電源−低電源間の電圧振幅値に等しくするか、またはそれ以上の電圧振幅値に制御することを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記遅延速度調整回路は、更に、所定電圧を生成する基準電圧生成回路を備え、前記テスト信号が入力されないとき、前記所定電圧を前記調整トランジスタのゲートに与えることを特徴とする半導体記憶装置。
9. 請求項１乃至８に記載の半導体記憶装置において、
   前記アクセス制御回路は、書き込みモード時に、前記複数のビット線の各々に接続される複数のメモリセルにデータを書き込むことを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、
    前記アクセス制御回路は、前記書き込みモード時に、複数の前記メモリブロックのそれぞれについて、前記複数のビット線の各々に接続される複数のメモリセルにデータを書き込むことを特徴とする半導体記憶装置。
11. 請求項９に記載の半導体記憶装置において、
    前記複数のメモリブロックを各々備えた複数のメモリバンクを備え、
    前記複数のメモリブロックは互いに排他制御されるものであり、前記複数のメモリバングは互いに非排他制御であり、
    前記アクセス制御回路は、前記書き込みモード時に、前記複数のメモリバンクの各々について、少なくとも１つの前記メモリブロックに、前記複数のビット線の各々に接続される複数のメモリセルにデータを書き込むことを特徴とする半導体記憶装置。
12. 請求項１１に記載の半導体記憶装置において、
    リフレッシュモード時に、複数の前記メモリバンクを同時にアクセスすることを特徴とする半導体記憶装置。
13. 第１ワード線と第１ビット線とに接続された第１メモリセルと、
    第２ワード線と前記第１ビット線とに接続された第２メモリセルと、
    前記第１ワード線と第２ビット線とに接続された第３メモリセルと、
    前記第２ワード線と前記第２ビット線とに接続された第４メモリセル、とを備えたメモリブロックと、
    遅延速度調整回路が付加された発振回路と、
    リフレッシュモード時、前記発振回路の出力に基づいて前記第１ワード線に接続された第１及び第３メモリセルと前記第２ワード線に接続された第２及び第４メモリセルとを順次アクセスするアクセス制御回路と、を備え、
    前記アクセス制御回路は、前記第１及び第２ビット線にそれぞれ接続されたセンスアンプを含み、
    テストモード時、且つリフレッシュモード時に、前記アクセス制御回路は、テスト信号に基づいて前記センスアンプの活性化を停止した状態において、前記テスト信号に基づいて最短周期で発振するように制御された前記発振回路の出力に基づいて、期待値データが書き込まれた前記第１メモリセル及び第３メモリセルを同時にアクセスし、更に前記発振回路の出力の少なくとも一周期後に、期待値データが書き込まれた前記第２メモリセル及び第４メモリセルを同時にアクセスすることを特徴とする半導体記憶装置。
14. 請求項１３に記載の半導体記憶装置において、
    前記アクセス制御回路は、さらに前記ビット線を所定電位にイコライズするイコライズ回路を含み、
    前記リフレッシュモード時に、前記アクセス制御回路は、前記テスト信号に基づいて前記イコライズ回路を常時活性化することを特徴とする半導体記憶装置。
15. 請求項１３又は１４に記載の半導体記憶装置において、
    前記発振回路は、多段接続された複数のインバータを含み、
    前記遅延速度調整回路は、前記複数のインバータの各々の電源の電流又は電圧を制御するものであり、前記テスト信号に基づいて前記インバータの駆動能力を最大にするよう制御することを特徴とする半導体記憶装置。
16. 全てのメモリセルに期待値データを書き込み、
    テストモード時且つセルフリフレッシュモード時に、センスアンプの活性化を抑止し、
    遅延速度調整回路を無効化した状態で発振回路を発振させ、
    セルフリフレッシュを予め定められた時間だけ実行し、
    前記テストモード且つ前記セルフリフレッシュモードから通常動作モードに復帰した後、前記全てのメモリセルから読み出しを行う、
    ことを特徴とする半導体記憶装置の試験方法。
17. 請求項１６に記載された半導体記憶装置の試験方法において、
    前記テストモード時且つ前記セルフリフレッシュモード時に、前記発振回路の出力を分周する分周回路をバイパスさせて前記セルフリフレッシュに用いることと特徴とする半導体記憶装置の試験方法。
18. 請求項１６又は１７に記載された半導体記憶装置の試験方法において、
    前記テストモード時且つ前記セルフリフレッシュモード時に、前記センスアンプを活性化してからワード線の非活性化までの時間を規定する遅延回路をバイパスさせて、前記ワード線の非活性化のタイミングを早めることを特徴とする半導体記憶装置の試験方法。
19. 請求項１６乃至１８のいずれか一つに記載された半導体記憶装置の試験方法において、
    遅延速度調整回路は、前記発振回路に含まれる多段接続された複数のインバータの電源の電流又は電圧を制限するものであり、前記テストモード時に、前記複数のインバータに最大電流又は電圧を供給することを特徴とする半導体記憶装置の試験方法。
20. 請求項１６乃至１９のいずれか一つに記載された半導体記憶装置の試験方法において、
    各ワード線に接続されている複数のメモリセルのうち、所定の割合以上のメモリセルのデータが破壊されているときに、当該ワード線がフェイルしていると判定することを特徴とする半導体装置の試験方法。

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