JP5088135B2 - 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ - Google Patents

垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ Download PDF

Info

Publication number
JP5088135B2
JP5088135B2 JP2007540931A JP2007540931A JP5088135B2 JP 5088135 B2 JP5088135 B2 JP 5088135B2 JP 2007540931 A JP2007540931 A JP 2007540931A JP 2007540931 A JP2007540931 A JP 2007540931A JP 5088135 B2 JP5088135 B2 JP 5088135B2
Authority
JP
Japan
Prior art keywords
signal path
vertical signal
layer
ground
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007540931A
Other languages
English (en)
Other versions
JPWO2007046271A1 (ja
Inventor
タラス クシュタ
薫 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2007540931A priority Critical patent/JP5088135B2/ja
Publication of JPWO2007046271A1 publication Critical patent/JPWO2007046271A1/ja
Application granted granted Critical
Publication of JP5088135B2 publication Critical patent/JP5088135B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H05K1/0222—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors for shielding around a single via or around a group of vias, e.g. coaxial vias or vias surrounded by a grounded via fence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09636—Details of adjacent, not connected vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09663—Divided layout, i.e. conductors divided in two or more parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718—Clearance holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Waveguides (AREA)

Description

本発明は多層プリント回路基板技術に関し、特に多層プリント回路基板（以下、多層ＰＣＢと略称する）の異なる平面導体層に配置された垂直信号経路、その垂直信号経路を有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージに関する。
多層ＰＣＢは通常、信号用、接地用および電源用として使用される多数の平面導体層によって構成され、それらの導体層は絶縁素材で絶縁されている。ＰＣＢに埋め込まれる平面相互接続回路は、マイクロストリップ線路、ストリップ線路、コプレーナ線路およびスロット線路のような、一般に低漏洩損失で、明確な特性インピーダンスを有する伝送線路を基にして達成できる。このような特性を持つ平面伝送線路を用いれば、ＰＣＢ技術に基づく、高性能で整合の取れた相互接続が得られる可能性がある。ＰＣＢにおける垂直信号経路は、異なる導体層に配置された平面相互接続回路を接続する役目を果たし、通常、スルーホールバイア、ブラインドバイア、逆穿孔バイア、埋め込みバイアなど、様々な種類のバイア構造に基づく（特許文献１参照）。これらの信号経路では、通常導波特性が不明確なため、特に高周波において、特性インピーダンスや高い漏洩損失の制御が困難になり易い。
多層ＰＣＢ中の垂直信号経路の、高周波における導波特性と遮蔽特性を改善する方法として、信号バイアの周囲を接地バイアで囲む方法がある。そのような接地バイアは、通常、多層ＰＣＢの接地平面に接続される。一般に、多層ＰＣＢは電源用の平面導体層を有する。電源層を貫通する接地バイアの流路を確保するため、それぞれの接地バイアと電源層を絶縁するように個々の接地バイアの周囲にはクリアランスホールが通常使用される（特許文献２〜８参照）。
以下図面を参照して説明するが、まず図１Ａおよび図１Ｂに、１２層から成る導体層を有するＰＣＢにおける単一の信号バイア１０１を、多層ＰＣＢ設計の単なる１例として示す。図１Ｂは垂直信号経路の縦断面図（図１Ａの点線１Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第６、第７、第９、および第１１層である。電源平面は第５層である。信号平面は第１、第３、第８、第１０および第１２層である。信号バイアはクリアランスホール１０３によってＰＣＢの導体から分離される。
図１Ａは垂直信号経路の第５層の電源平面の横断面図である。
周波数が高くなると単一の信号バイア１０１からクリアランスホール１０３への漏洩損失が増大し、この垂直相互接続の電気的特性を劣化させる。漏洩損失を減少させるため、信号バイア１０１の周囲には、複数の接地バイア１０２で構成される接地バイアフェンス（接地バイア群）１０２１(図３参照)を設けている。この場合、接地平面を貫通する接地バイア１０２は、これら接地平面に電気的に接続される。また、電源層（ここで考えている例では第５層）においては、接地バイア１０２と電源層１０９の電気的接触を防ぐため、クリアランスホール１０４をそれぞれの接地バイア１０２の周囲に形成している。
多層ＰＣＢの電源層と接地層の間の空隙を含む導体平面間で、並列プレートモードが励起される場合があることはよく知られている。多層ＰＣＢまたはパッケージの導体平面（図２に示す電源平面（電源層）１０９と接地平面（接地プレート）１０８）には、誘導モード（波）が存在する並列プレート導波路が形成される。並列プレート導波路の基本モードは、全周波数で伝播できる横電磁モード、即ち、ＴＥＭモードである。ＴＥＭモードの電場は導体平面に対して法線方向（ｘ方向）であるため、関連する磁場は導体平面に対して平行方向（ｙ方向）である。これら並列プレートモード（ＰＰＭ）は、バイア構造との間でも、またＰＣＢ（またはパッケージ）のエッジ１１０との間でも共振し得る。このような共振によって、信号バイアの電気的特性がかなり劣化することがある。そこで、信号バイアを並列プレートモード共振効果から保護するために、図３に示すように、信号バイアの周囲に接地バイアフェンス１０２１を設けたり、更に各々の接地バイア周囲にクリアランスホールを設けたりすることが開示されている。
米国特許第６，６７０，５５９号明細書 米国特許第６，７４７，２１６号明細書 米国特許出願公開第２００３／００９１７３０号明細書 特開２０００−１８３５８２号公報 特開２００１−１３５８９９号公報 特開２００３−１００９４１号公報 特開平１０−０４１６３０号公報 特開平１１−０５４８６９号公報
しかしながら、接地バイアの周囲にクリアランスホールを設けるだけでは、接地バイアフェンスによる遮蔽特性を満足できないことがわかった。たとえば、電源層における接地バイア周囲にクリアランスホールを設けた場合、接地バイアの周囲にクリアランスホールを設けるだけでは、特性改善しないからである。その結果、ノイズとなって、電気特性の劣化を引き起こすこととなる。
従って本発明の第１の目的は、多層ＰＣＢにおいて、広い周波数帯域にわたり高度の電気特性および遮蔽特性を有する垂直信号経路、その垂直信号経路を有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージを提供することにある。
本発明による多層ＰＣＢ用垂直信号経路の具体的な構成は以下の通りである。
少なくとも１つ以上の信号バイアと、信号バイアの周囲に設けられた複数の接地バイアとを有する垂直信号経路であって、複数の導体層と、導体層間の複数の絶縁層とを有し、少なくとも１つの導体層が、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される。
このように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、電源層であってもよい。
電源層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、接地層であってもよい。
接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、信号層であってもよい。
信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び接地層であってもよい。
電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び信号層であってもよい。
電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、接地層及び信号層であってもよい。
接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも３つの導体層が、電源層及び接地層及び信号層であってもよい。
電源層及び接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、電源層又は接地層又は信号層において前記複数の接地バイアと接続する閉じたストリップ線路を更に有していてもよい。
電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直信号経路のメタライゼーションを改善することができるからである。
また、信号バイアと複数の接地バイアとを分離するクリアランスホールを更に有し、クリアランスホールは、ＰＣＢ絶縁素材の構成パラメータとは異なる構成パラメータである比誘電率と比透磁率を有する絶縁素材で充填されていてもよい。
クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信号経路の寸法を圧縮することが可能となる。
本発明によるプリント基板の具体的な構成は以下の通りである。
複数の導体層と、導体層間の複数の絶縁層と、少なくとも１つ以上の信号バイアと、信号バイアの周囲に設けられた複数の接地バイアとを含む垂直信号経路とを有するプリント基板であって、少なくとも１つの導体層が、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される。
このように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、電源層であってもよい。
電源層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、接地層であってもよい。
接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、信号層であってもよい。
信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び接地層であってもよい。
電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び信号層であってもよい。
電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、接地層及び信号層であってもよい。
接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも３つの導体層が、電源層及び接地層及び信号層であってもよい。
電源層及び接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、電源層又は接地層又は信号層において複数の接地バイアと接続する閉じたストリップ線路を更に有していてもよい。
電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直信号経路のメタライゼーションを改善することができるからである。
また、信号バイアと複数の接地バイアとを分離するクリアランスホールを更に有し、クリアランスホールは、ＰＣＢ絶縁素材の構成パラメータとは異なる構成パラメータである比誘電率と比透磁率を有する絶縁素材で充填されていてもよい。
クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信号経路の寸法を圧縮することが可能となる。
本発明による半導体パッケージの具体的な構成は以下の通りである。
少なくとも１つ以上の信号バイアと、信号バイアの周囲に設けられた複数の接地バイアとを含む垂直信号経路と、複数の導体層と、導体層間の複数の絶縁層とを有し、少なくとも１つの導体層が、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成されるプリント基板と、プリント基板の信号バイアに信号端子が接続され、プリント基板の接地バイアに接地端子が接続された半導体素子とを有する。
このように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、電源層であってもよい。
電源層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、接地層であってもよい。
接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、信号層であってもよい。
信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び接地層であってもよい。
電源層及び接地層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び信号層であってもよい。
電源層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、接地層及び信号層であってもよい。
接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、垂直信号経路の外周に、垂直信号経路と一定の間隔を有して形成される、少なくとも３つの導体層が、電源層及び接地層及び信号層であってもよい。
電源層及び接地層及び信号層において、上記のように構成することにより、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、電源層又は接地層又は信号層において前記複数の接地バイアと接続する閉じたストリップ線路を更に有していてもよい。
電源層又は接地層又は信号層において、上記のストリップ線路を使用することが特に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直信号経路のメタライゼーションを改善することができるからである。
また、信号バイアと複数の接地バイアとを分離するクリアランスホールを更に有し、クリアランスホールは、ＰＣＢ絶縁素材の構成パラメータとは異なる構成パラメータである比誘電率と比透磁率を有する絶縁素材で充填されていてもよい。
クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信号経路の寸法を圧縮することが可能となる。
上記のように構成される本発明においては、多層ＰＣＢにおいて、垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、垂直信号経路が広い周波数帯域にわたり電気的特性および遮蔽特性を高度に向上することができる。
また、電源層又は接地層又は信号層において、上記のストリップ線路を上記構成において使用することが特に重要であるが、それは、このことにより垂直信号経路を伝播する信号に対する並列プレートモードその他の共振の影響を低減させることができ、さらに、そのような垂直信号経路のメタライゼーションを改善することができるからである。
また、クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可能になるため、クリアランスホールに上記のような別の素材を使用することで、垂直信号経路の寸法を圧縮することが可能となる。
図１Ａは、従来の多層ＰＣＢ中の垂直信号経路の第５層の電源平面の横断面図である。 図１Ｂは、従来の多層ＰＣＢ中の垂直信号経路の縦断面図である。 図２は、電源平面（電源層）と接地平面（接地プレート）には、誘導モード（波）が存在する並列プレート導波路が形成されることを示す図である。 図３は、信号バイアを並列プレートモード共振効果から保護するために、信号バイアの周囲に接地バイアフェンスを設けることを示す図である。 図４Ａは、第１の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図４Ｂは、第１の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図５Ａは、多層ＰＣＢにおける２種類の垂直信号経路の、電気的特性（｜Ｓ２１｜パラメータ）のシミュレーション結果を示すが、ここで１つの種類の垂直信号経路では、クリアランスホールが電源層において各接地バイアの周囲に形成され、もう１つの種類の垂直信号経路では、高絶縁垂直信号経路を形成するため、電源層における接地バイアの集合の周囲に絶縁スロットが形成されている。 図５Ｂは、他のバイア構造によっても形成されているので、望まない並列プレートモード共振が励起される結果となる、多層ＰＣＢにおける２種類の垂直信号経路の、電気的特性（｜Ｓ２１｜パラメータ）のシミュレーション結果を示すが、ここで１つの種類の垂直信号経路では、クリアランスホールが電源層において各接地バイアの周囲に形成され、もう１つの種類の垂直信号経路では、高絶縁垂直信号経路を形成するため、電源層における接地バイアの集合の周囲に絶縁スロットが形成されている。 図６Ａは、第２の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図６Ｂは、第２の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図７Ａは、第３の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図７Ｂは、第３の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図８Ａは、第４の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図８Ｂは、第４の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図９Ａは、第５の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図９Ｂは、第５の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１０Ａは、第６の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１０Ｂは、第６の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１１Ａは、第７の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１１Ｂは、第７の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１２Ａは、第８の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１２Ｂは、第８の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１３Ａは、第９の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１３Ｂは、第９の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１４Ａは、第１０の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１４Ｂは、第１０の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１５Ａは、第１１の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１５Ｂは、第１１の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１６Ａは、第１２の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１６Ｂは、第１２の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１７は、第１３の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１８Ａは、第１４の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図１８Ｂは、第１４の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１９Ａは、第１５の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図１９Ｂは、第１５の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図２０Ａは、第１６の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図２０Ｂは、第１６の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。 図２１Ａは、第１７の実施形態の多層ＰＣＢ中の垂直信号経路を示す縦断面図である。 図２１Ｂは、第１７の実施形態の多層ＰＣＢ中の垂直信号経路を示す横断面図である。
符号の説明
１０１、２０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２０１、１３０１、１４０１、１５０１、１６０１、１７０１、１８０１、１９０１ 信号バイア
１０２、２０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２、１２０２、１３０２、１４０２、１５０２、１６０２、１７０２、１８０２、１９０２ 接地バイア
１０３、１０４、２０３、４０３、５０３、６０３、７０３、８０３、９０３、１００３、１００４、１１０３、１２０３、１３０３、１４０３、１５０３、１６０３、１７０３、１８０３、１９０３ クリアランスホール
２０５、４０５、５０５、６０５、７０５、８０５、９０５、１００５、１１０５、１２０５、１３０５、１４０５、１５０５、１６０５、１７０５、１８０５、１９０５ 接地ストリップ線路
２０６、４０６、５０６、６０６、７０６、８０６、９０６、１００６、１１０６、１２０６、１３０６、１４０６、１５０６、１６０６、１７０６、１８０６、１９０６ 絶縁スロット
１０７、２０７、４０７、５０７、１００７、１２０７ 信号層
１０８、２０８、４０８、５０８、６０８、７０８、８０８、９０８、１００８、１１０８、１２０８、１３０８、１４０８、１６０８、１７０８、１８０８、１９０８ 接地プレート
１０９、２０９、４０９、５０９、６０９、７０９、８０９、９０９、１００９、１１０９、１２０９、１３０９、１４０９、１６０９、１７０９、１８０９、１９０９ ＰＣＢ電源層
１１０ ＰＣＢのエッジ
６１０、７１０、８１０、１１１０、１２１０、１６１０ ストリップ線路
７１１、８１１、１６１１ マイクロストリップ線路
１０２１ 接地バイアフェンス
１７２０、１８２０、１９２０ チップ
１７２１、１８２１、１９２１ 多層パッケージ
以下に、発明を実施するための最良の形態を垂直信号経路のいくつかの実施例についてのみ説明するが、この説明が前述の特許請求の範囲を限定するように解釈すべきでないことは十分理解されよう。
（第１の実施形態）
以下図面を参照して説明するが、図４Ａおよび図４Ｂに、本発明の第１の実施形態の円形配置の接地バイア２０２を備えた垂直信号経路を示す。この垂直信号経路は、１２層から成る導体層を有するＰＣＢ中に埋め込まれている。
図４Ｂは垂直信号経路の縦断面図（図４Ａの点線２Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第６、第７、第９、および第１１層である。電源平面は第５層である。信号平面は第１、第３、第８、第１０および第１２層である。単一の信号バイア２０１はクリアランスホール２０３によってＰＣＢの導体から電気的に分離されている。
図４Ａは垂直信号経路の第５層の電源平面の横断面図である。接地バイア２０２の数は８本である。なお、ここでは、接地バイア２０２の数は８本としたが、適宜選択可能である。
接地バイアフェンス（接地バイア群）周囲の遮蔽特性を改善するため、本発明では図４Ａおよび図４Ｂに示すように、電源層の接地バイアフェンスの周囲に絶縁スロットを設ける。この場合、多層ＰＣＢ中の特殊な同軸導波路として、高絶縁性の高い垂直信号経路が形成される。
前記同軸導波路において内部導電領域は信号バイア２０１により形成され、この同軸導波路の外部導電領域は、接地バイア２０２の集合と、接地バイア２０２に接続された、導体層からなる接地プレート２０８と、順番に接地バイアと接続する閉じた接地ストリップ線路２０５と、前記接地ストリップ線路とＰＣＢの電源層２０９の間の絶縁スロット２０６とにより形成される。このような垂直信号経路では、さらに、電源層において閉じた接地ストリップ線路２０５を使用することにより、外部導電領域のメタライゼーションを改善している。前記同軸導波路の内部導電領域と外部導電領域を分離するクリアランスホール２０３の形状と寸法を適切に選択して、所定の周波数帯域における垂直信号経路の反射減衰量を最小にすることができる。
本発明の垂直信号経路をＰＣＢに適用する利点を示すため、図６Ａに挿入損失（｜Ｓ２１｜パラメータ）のシミュレーション値を示す。同図における、周波数に対するＳパラメータの振幅値は、有限差分時間領域（ＦＤＴＤ）計算アルゴリズムによって求められたものであるが、この手法は３次元構造に対する最も正確な数値計算手法の１つである。
数値解析を行なったＰＣＢ垂直信号経路の構造は、図１Ａと図１Ｂ、および図４Ａと図４Ｂに示したものである。図１Ａと図１Ｂに示される垂直信号経路の寸法を以下に示す。図１Ａに示す基板内部の信号バイア１０１の導体外径は０．６５ｍｍである。複数の接地バイアで形成される直径上で対向する位置に配置された接地バイア１０２同士の中心間距離は３．５ｍｍである。図１９Ａに示す信号バイア１０１のクリアランスホール１０３の直径は１．６５ｍｍである。接地バイア１０２の導体外径は０．３ｍｍである。電源層における接地バイア１０２の周囲に設けられた個々のクリアランスホール１０４の直径は０．６ｍｍである。すべての導体層を含むＰＣＢの厚さは２．５ｍｍである。ＰＣＢの導電層を絶縁する素材の比誘電率は４．２である。信号バイアは、ＰＣＢの最上層と最下層に配置された信号バイアパッドにそれぞれ接続された５０オーム同軸ケーブルの間に置かれる。接地バイア１０２の数は８本である。なお、ここでは、接地バイア１０２の数は８本としたが、適宜選択可能である。８本の接地バイア１０２は、信号バイア１０１のまわりに等間隔で置かれ、隣接する接地バイア間の間隔は、等間隔である。
図４Ａと図４Ｂに示す垂直信号経路のパラメータは、図１Ａと図１Ｂのものと同じである。しかしながら、電源層において接地バイア１０２のために使用されたクリアランスホール１０４の代わりに、図４Ａおよび図４Ｂに示すように絶縁スロット２０６が用いられる。絶縁スロット２０６の内側の端は信号バイアの中心から２．０５ｍｍの距離にあり、スロット幅は０．２ｍｍである。
ここで考えている２種類の垂直信号経路は、ＰＣＢのエッジ効果による並列プレートモード共振の影響を受ける。図５Ａからわかるように、電源層における接地バイア１０２の周囲に設けられた個々のクリアランスホール１０４を備えた垂直信号経路（図１Ａおよび図１Ｂ参照）の電気的特性は、共振周波数においてかなり劣化する。しかしながら、電源層における接地バイアの組合せの周囲に絶縁スロットを備えた垂直信号経路は、同じ周波数帯域において高度の電気的特性を維持したままである。
このように、ここで示した数値計算結果は、ＰＣＢの導体層に絶縁スロットを用いて絶縁性を高めることができるので、電気特性の優れた垂直信号経路を多層ＰＣＢ中に形成する方法が、有望であることを示している。
多層ＰＣＢ中の垂直信号経路で得られるシミュレーション結果を実験的に確証するために、図１Ａと図１Ｂ及び図４Ａと図４Ｂと同じ多層ＰＣＢ中の垂直信号経路の構成とした。垂直信号経路の寸法と多層ＰＣＢのパラメータは、図５Ａのシミュレーションと同じである。しかし、実験のパターンにおいては、複数の接地バイアで形成される直径上で対向する位置に配置された接地バイア同士の中心間距離は３．３５ｍｍであり、スロット幅が０．２ｍｍである絶縁スロット２０６の内側の端は信号バイアの中心から２．０ｍｍの距離にある。また、多層ＰＣＢには、他のバイア構造も形成されているので、この他のバイア構造によっても並列プレートモード共振が励起され得る。図５Ｂに、多層ＰＣＢの電源層における接地バイアの周囲に設けられた個々のクリアランスホールを備えた垂直信号経路と、多層ＰＣＢの電源層における絶縁スロットを備えた垂直信号経路の２つの種類の垂直信号経路の実験データを示す。実験の測定は電源層における絶縁スロットを備えた垂直信号経路の有利性を明確に示している。
このように、ここで示したシミュレーション結果と実験結果のとおり、多層ＰＣＢにおける高度の電気的特性を有する垂直信号経路を形成するのに、電源層における絶縁スロットは重要な要素である。この絶縁スロットは、垂直信号経路(外部導電領域及び内部導電領域)を電源層から分離し、電源層で現れ得る共振が垂直信号経路に影響するのを防止する。電源層における接地バイアの周囲に設けられた個々のクリアランスホールの使用の場合には、電源層は信号を伝播する垂直信号経路の外部導電領域を通り抜け、並列プレートモード共振の相互作用を導き、電源層内で並列プレートモード共振が励起されることになるのである。
（第２の実施形態）
図６Ａおよび図６Ｂは、例えば正方形のような別の配置の接地バイア４０２を備えた垂直信号経路を示す。この垂直信号経路は、多層ＰＣＢの１例としての、１０層の導体層を有するＰＣＢ中に埋め込まれている。
図６Ｂは垂直信号経路の縦断面図（図６Ａの点線４Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第６、第７および第９層である。電源平面は第５層である。信号平面は第１、第３、第８および第１０層である。単一の信号バイア４０１はクリアランスホール４０３によってＰＣＢの導体から分離される。
図６Ａは垂直信号経路の第５層の電源平面の横断面図である。この垂直信号経路は、信号バイア４０１と、信号バイア４０１の周囲の接地バイア４０２の集合と、接地バイア４０２に接続された導体層からなる接地プレート４０８と、順番に接地バイアと接続する閉じた接地ストリップ線路４０５と、前記接地ストリップ線路とＰＣＢ電源層４０９の間の絶縁スロット４０６により形成される（第１の実施形態に同じ。）。クリアランスホール４０３は、垂直信号経路の信号部分（言い換えれば、内部導電領域）と接地部分（言い換えれば、外部導電領域）を分離する。接地バイア４０２の数は８本である。なお、ここでは、接地バイア４０２の数は８本としたが、適宜選択可能である。信号バイア４０１と接地バイア４０２の距離は、垂直信号経路の必要な特性インピーダンスに対応するように定義できる。垂直信号経路を形成する隣接する接地バイア４０２同士の距離は、例えば、λ／４以下に定義できる。ここで、λは所定の周波数帯においてＰＣＢ絶縁素材の中で最も短い波長である。隣接する接地バイア４０２同士の距離に必要な主要条件は、全ての所定の周波数帯において共振の大きさが異なることである。この場合にも垂直信号経路の電気的特性を向上させることができる。
（第３の実施形態）
図７Ａおよび図７Ｂは、図６Ａおよび図６Ｂに示すのと同じ配置の接地バイアを備えた垂直信号経路を示す。この垂直信号経路も図６Ａおよび図６Ｂと同じ構成の１０層の導体層を有するＰＣＢ中に埋め込まれている。
図７Ｂは垂直信号経路の縦断面図（図７Ａの点線５Ｂ方向）である。
図７Ａは垂直信号経路の第５層の電源平面の横断面図である。この垂直信号経路は、信号バイア５０１と、信号バイア５０１の周囲の接地バイア５０２の集合と、接地バイア５０２に接続された、導体層からなる接地プレート５０８と、順番に接地バイアと接続する閉じた接地ストリップ線路５０５と、前記接地ストリップ線路とＰＣＢ電源層５０９の間の絶縁スロット５０６により形成される。接地バイア５０２の数は８本である。なお、ここでは、接地バイア５０２の数は８本としたが、適宜選択可能である。しかしながら、この垂直信号経路のクリアランスホール５０３は、正方形の接地バイア配置に対応して正方形の形状となっている。この形状により、正方形のクリアランスホールの寸法を適切に選択して、所定の周波数帯域における垂直信号経路の反射減衰量を最小にできる。
例えばこれらの寸法は、３次元全波電磁界ソルバ（例えばＦＤＴＤアルゴリズムに基づく）を用いて、正方形クリアランスホールの側辺をステップ・バイ・ステップ操作で変えることにより、定めることができる。また、このようなクリアランスホールの寸法を定めるのに、既知の最適化手法を使用することもできる。
正方形のクリアランスホールの寸法を適切に選択して、所定の周波数帯域における垂直信号経路の反射減衰量を最小にできる可能性について、以下に説明する。外部導電領域の表面インピーダンスは周波数に大きく依存するが、高速に伝搬する信号に周波数依存性の反射減衰及び挿入損失が生じることは明らかである。表面インピーダンスを０にする近似式を満足する垂直信号経路を形成すれば、周波数依存性がなく、広周波数帯域で反射減衰及び漏れ損失が低い多層ＰＣＢ用垂直信号経路を形成できることになる。
表面インピーダンスを０にする近似式を満足することに基づいて、クリアランスホールの外側領域の断面形態を、外部導電領域中の接地バイアの配置に対応するように画定することができる。この方法によれば、外部導電領域中で接地バイアを正方形に配置すると、正方形断面のクリアランスホールが得られ、接地バイアを円形に配置すると、円形断面のクリアランスホールが得られ、接地バイアを楕円形に配置すると、楕円形断面のクリアランスホールが得られる。即ち、接地バイアのところまでクリアランスホールを広げることで、特性低下の原因である表面インピーダンスを０に近づけることができる。
垂直信号経路中のクリアランスホールの断面寸法の決定は、表面インピーダンスを０にする近似式を満足することと、外部導電領域を形成する際に接地バイアと接地プレートとの接続を確実にすることに基づいている。
上記のように周波数依存性がなく、広周波数帯域で反射減衰及び漏れ損失が低い多層ＰＣＢ用垂直信号経路を形成し、垂直信号経路のより高度な電気的特性を実現できる。
（第４の実施形態）
多層ＰＣＢ中の垂直信号経路は、ＰＣＢ中のマイクロストリップ線路、ストリップ線路、コプレーナ導波路、スロット線路などの、種々の平面伝送線路と結合させることができ、同軸ケーブル、ボンディングワイヤ、大規模集積回路（ＬＳＩ）チップパッケージからのピン、その他にもさらに結合させることができる。
１例として、１２層の導体層を有するＰＣＢ中のストリップ線路に本発明の垂直信号経路を接続する例を、図８Ａおよび図８Ｂに示す。
図８Ｂは垂直信号経路の縦断面図（図８Ａの点線６Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第６、第７、第９、および第１１層である。電源平面は第５層である。信号平面は第１、第３、第８、第１０および第１２層である。単一の信号バイア６０１はクリアランスホール６０３によってＰＣＢの導体から分離される。
図８Ａは垂直信号経路の第５層の電源平面の横断面図に第１０層の信号平面のストリップ線路６１０の横断面図を重ね合わせた図である。両図において、この垂直信号経路は、信号バイア６０１と、信号バイア６０１の周囲の複数の接地バイア６０２の集合と、接地バイア６０２に接続された、導体層からなる接地プレート６０８と、順番に接地バイアと接続する閉じた接地ストリップ線路６０５と、前記接地ストリップ線路とＰＣＢ電源層６０９の間の絶縁スロット６０６により形成される。接地バイア６０２の数は７本である。なお、ここでは、接地バイア６０２の数は７本としたが、適宜選択可能である。ストリップ線路６１０は、例として、第１０層の導体層において垂直信号経路に接続される。垂直信号経路のクリアランスホール６０３は、垂直信号経路の正方形の接地バイア配置に対応して正方形の断面形状をしており、信号バイア６０１と接地バイア６０２の間に配置された導体プレートの効果を減少させて、そのような垂直信号経路のより高い電気的特性を与えることができる。
（第５の実施形態）
多層ＰＣＢ構造中の相互接続回路を、垂直信号経路を用いて構成する他の例を、図９Ａおよび図９Ｂに示す。この垂直信号経路も図８Ａおよび図８Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図９Ｂは垂直信号経路の縦断面図（図９Ａの点線７Ｂ方向）である。
図９Ａは垂直信号経路の第５層の電源平面の横断面図に第１層の信号平面のストリップ線路７１１の横断面図と第１０層の信号平面のストリップ線路７１０の横断面(透過)図を重ね合わせた図である。
この構造では、垂直信号経路によって、ＰＣＢの最上層に配置されたマイクロストリップ線路７１１がＰＣＢ第１０層の導体層に置かれたストリップ線路７１０に接続される。この垂直信号経路は、信号バイア７０１と、信号バイア７０１の周囲の接地バイア７０２の集合と、接地バイア７０２に接続された、導体層からなる接地プレート７０８と、順番に接地バイアと接続する閉じた接地ストリップ線路７０５と、前記接地ストリップ線路とＰＣＢ電源層７０９の間の絶縁スロット７０６により形成される。接地バイア７０２の数は６本である。なお、ここでは、接地バイア７０２の数は６本としたが、適宜選択可能である。垂直信号経路のクリアランスホール７０３は長方形の形状をしており、ここで考えている相互接続に高い電気的特性を持たせている。
（第６の実施形態）
１２層の導体層ＰＣＢの第３および第１０導体層に配置された２つのストリップ線路８１１、８１０を接続する垂直信号経路を、図１０Ａおよび図１０Ｂに示す。この垂直信号経路も図８Ａおよび図８Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１０Ｂは垂直信号経路の縦断面図（図１０Ａの点線８Ｂ方向）である。
図１０Ａは垂直信号経路の第５層の電源平面の横断面図に第３層の信号平面のストリップ線路８１１の横断面図と第１０層の信号平面のストリップ線路８１０の横断面図を重ね合わせた図である。
この垂直信号経路は、信号バイア８０１と、信号バイア８０１の周囲の接地バイア８０２の集合と、接地バイア８０２に接続された、導体層からなる接地プレート８０８と、順番に接地バイアと接続する閉じた接地ストリップ線路８０５と、前記接地ストリップ線路とＰＣＢ電源層８０９の間の絶縁スロット８０６により形成される。接地バイア８０２の数は１０本である。なお、ここでは、接地バイア８０２の数は１０本としたが、適宜選択可能である。この垂直信号経路のクリアランスホール８０３は円形の接地バイア配置に対応して円形の形状となっており、所定の周波数帯域において反射減衰量を最小にできる構造となっている。
（第７の実施形態）
信号バイア９０１の周囲に接地バイア９０２を任意の形状に配置した垂直信号経路の例を図１１Ａおよび図１１Ｂに示す。この垂直信号経路は、多層ＰＣＢの１例としての、８層の導体層を有するＰＣＢ中に埋め込まれている。
図１１Ｂは垂直信号経路の縦断面図（図１１Ａの点線９Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第６および第７層である。電源平面は第５層である。信号平面は第１、第３および第８層である。単一の信号バイア９０１はクリアランスホール９０３によってＰＣＢの導体から分離される。
図１１Ａは垂直信号経路の第５層の電源平面の横断面図である。接地バイア９０２の数は１０本である。なお、ここでは、接地バイア９０２の数は１０本としたが、適宜選択可能である。この垂直信号経路のクリアランスホール９０３は面取り楕円の接地バイア配置に対応して面取り楕円の形状となっている。接地バイアの配置の形状は垂直信号経路の特性インピーダンスに影響を与える重要な要因である。垂直信号経路の信号バイアの周りの接地バイアの配置を選ぶことにより、必要な特性インピーダンスを定義できる。本実施形態のクリアランスホール９０３は、接地バイア９０２のこの配置に対応するように定義でき、ここで考えている垂直信号経路の反射減衰量をより少なくできる。このようなタイプの接地バイアの配置は、あらかじめ定義された隣接する接地バイア間の距離を増加することにより、信号バイアを多層ＰＣＢの導体層に配置された平面伝送線に連結することを可能にする。
このように、信号バイアの周囲の接地バイア９０２とこの接地バイア配置に対応したクリアランスホール９０３の配置により、多層ＰＣＢにおける垂直信号経路の特性インピーダンスを制御して、垂直信号経路の特性インピーダンスを他の相互接続回路と整合させることが可能となる。この多層ＰＣＢにおける垂直信号経路の絶縁性は、接地平面に接続された接地バイア９０２と、絶縁スロット９０６によって電源層９０９から分離された、電源層９０９における閉じた接地ストリップ線路９０５によって実現される。
ここで考えている８層の導体層ＰＣＢに埋め込まれた垂直信号経路の遮蔽特性は、信号バイア９０１の周囲の複数の接地バイア９０２の集合と、接地バイア９０２に接続された、導体層からなる接地プレート９０８と、接地バイア９０２と接続する閉じた接地ストリップ線路９０５と、前記接地ストリップ線路とＰＣＢ電源層９０９の間の絶縁スロット９０６によって定まる。
（第８の実施形態）
図１２Ａおよび図１２Ｂに、多層ＰＣＢにおける垂直信号経路の、他の種類の１つを示す。この垂直信号経路も図８Ａおよび図８Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１２Ｂは垂直信号経路の縦断面図（図１２Ａの点線１０Ｂ方向）である。
図１２Ａは垂直信号経路の第５層の電源平面の横断面図である。この例で、垂直信号経路は、信号バイア１００１と、信号バイア１００１の周囲の接地バイア１００２の集合と、接地バイア１００２に接続された、導体層１００８からの接地プレートと、順番に接地バイアと接続する閉じた接地ストリップ線路１００５と、前記接地ストリップ線路とＰＣＢ電源層１００９の間の絶縁スロット１００６により形成される。接地バイア１００２の数は８本である。なお、ここでは、接地バイア１００２の数は８本としたが、適宜選択可能である。この垂直信号経路の特徴は、クリアランスホール１００３に使用する絶縁素材の構成パラメータである比誘電率と比透磁率が、ＰＣＢの導電層を絶縁する素材の構成パラメータと異なることである。ここで考えている例において、ＰＣＢ絶縁素材の比誘電率はε１であるのに対し、クリアランスホール１００３を充填する素材の比誘電率はε２である。クリアランスホールにそのような別の素材を使用することで、垂直信号経路の寸法を圧縮することが可能となるが、それはこの場合、クリアランスホールの素材を適切に選択することで特性インピーダンスの制御が可能になるためである。
例えば、ＰＣＢが、比誘電率が約４．５に等しく誘電正接が約０．０２４に等しいＦＲ−４で満たされているならば、比誘電率が約２．１に等しく誘電正接が約０．０００５に等しいテフロン（登録商標）を用いてクリアランスホールを満たすことにより、ＦＲ−４の素材のみで満たされている垂直信号経路よりもコンパクトな横方向の寸法である垂直信号経路を設計できる。このことは、低損失伝送線構造の特性インピーダンスの周知の式を用いて説明できる。
Figure 0005088135
 ここで、Ｌは分布インダクタンスであり、Ｃは分布キャパシタンスである。
この式によれば、より低い比誘電率の素材を用いてキャパシタンスを減少することにより、ＰＣＢと垂直信号経路を均一に満たす場合と比較して、同じ特性インピーダンスを供給するのに信号バイアと接地バイアの距離を短くできる。
（第９の実施形態）
図１３Ａ及び図１３Ｂに、ある種類の垂直信号経路を示す。この垂直信号経路も図８Ａおよび図８Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１３Ｂは垂直信号経路の縦断面図（図１３Ａの点線１１Ｂ方向）である。
図１３Ａは垂直信号経路の第５層の電源平面の横断面図に第１０層の信号平面のストリップ線路１１１０の横断面図を重ね合わせた図である。接地バイア１１０２の数は７本である。なお、ここでは、接地バイア１１０２の数は７本としたが、適宜選択可能である。
この垂直信号経路は、信号バイア１１０１と、信号バイア１１０１の周囲の複数の接地バイア１１０２の集合と、順番に接地バイアと接続する閉じた接地ストリップ線路１１０５と、前記接地ストリップ線路と電源層１１０９および接地層１１０８の双方の間の絶縁スロット１１０６と、ストリップ線路１１１０の一部を構成する、導体層からなる接地プレートによって構成される。閉じた接地ストリップ線路１１０５と絶縁スロット１１０６は、ストリップ線路１１１０を構成する接地層（ここで考えている例では第９層と第１１層）を除くすべての接地層において構成される。
（第１０の実施形態）
図１４Ａ及び図１４Ｂに、ある種類の垂直信号経路を示す。この垂直信号経路も図８Ａおよび図８Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１４Ｂは垂直信号経路の縦断面図（図１４Ａの点線１２Ｂ方向）である。
図１４Ａは垂直信号経路の第５層の電源平面の横断面図に第１０層の信号平面のストリップ線路１２１０の横断面図を重ね合わせた図である。この垂直信号経路は、信号バイア１２０１と、信号バイア１２０１の周囲の接地バイア１２０２の集合と、順番に接地バイアと接続する閉じた接地ストリップ線路１２０５と、前記接地ストリップ線路と電源層１２０９、接地層１２０８および信号層１２０７の間の絶縁スロット１２０６と、ストリップ線路１２１０の一部を構成する、導体層からなる接地プレートによって構成される。接地バイア１２０２の数は７本である。なお、ここでは、接地バイア１２０２の数は７本としたが、適宜選択可能である。閉じたストリップ線路と絶縁スロットは、ストリップ線路１２１０を構成する層（ここで考えている例では第９層、第１０層および第１１層）を除くすべての導体層において構成される。
（第１１の実施形態）
図１５Ａおよび図１５Ｂに信号バイアの数が１でない場合も垂直信号経路を形成できる例を示す。
図１５Ｂは垂直信号経路の縦断面図（図１５Ａの点線１３Ｂ方向）であり、絶縁素材によって分離されるＰＣＢ導体層の配置は以下のようになっている。接地平面は第２、第４、第５、第７、第９、および第１１層である。電源平面は第６層である。信号平面は第１、第３、第８、第１０および第１２層である。対になった２つの信号バイア１３０１はクリアランスホール１３０３によってＰＣＢの導体から分離される。
図１５Ａは垂直信号経路の第６層の電源平面の横断面図である。
この垂直信号経路は、対になった２つの信号バイア１３０１と、信号バイア１３０１の周囲の接地バイア１３０２の集合と、接地バイア１３０２に接続された、導体層からなる接地プレート１３０８と、順番に接地バイアと接続する閉じた接地ストリップ線路１３０５と、前記接地ストリップ線路とＰＣＢ電源層１３０９の間の絶縁スロット１３０６により形成される。接地バイア１３０２の数は８本である。なお、ここでは、接地バイア１３０２の数は８本としたが、適宜選択可能である。垂直信号経路のクリアランスホール１３０３は、信号バイア１３０１を垂直信号経路の接地プレートから分離する。
対になった２つの信号バイアにより垂直信号経路を形成する最も重要な理由の１つは、対になった２つの信号バイアが差分相互配線回路において差分信号を送るのに用いることができることである。シングルエンドの信号と比較するならば、差分信号が全く異なる電磁動作を実証することは周知である。特に、差分信号は接地システムからのノイズを著しく除くことができ、放射放出を減少できる。
（第１２の実施形態）
図１６Ａおよび図１６Ｂも信号バイアの数が１でない場合に垂直信号経路を形成できる例を示す。
この垂直信号経路も図１５Ａおよび図１５Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１６Ｂは垂直信号経路の縦断面図（図１６Ａの点線１４Ｂ方向）である。
図１６Ａは垂直信号経路の第６層の電源平面の横断面図である。
この垂直信号経路もまた、対になった２つの信号バイア１４０１と、信号バイア１４０１の周囲の接地バイア１４０２の集合と、接地バイア１４０２に接続された、導体層１４０８からなる接地プレート１４０８と、順番に接地バイアと接続する閉じた接地ストリップ線路１４０５と、前記接地ストリップ線路とＰＣＢ電源層１４０９の間の絶縁スロット１４０６により形成される。接地バイア１４０２の数は８本である。なお、ここでは、接地バイア１４０２の数は８本としたが、適宜選択可能である。しかしながら、この垂直信号経路におけるクリアランスホール１４０３は、楕円形の接地バイア配置に対応して楕円形の断面形状となっている。このことによって例示の垂直信号経路の反射減衰量を最小にできる。最小の反射減衰量を与える楕円形クリアランスホールの寸法は、３次元全波電磁界ソルバあるいは最適化手法を用いることにより、実例に適用することによって定めることができる。
（第１３の実施形態）
図１７も信号バイアの数が１でない場合に垂直信号経路を形成できる例を示す。
図１７は垂直信号経路の電源平面の横断面図である。
信号バイア対の周囲の接地バイアの配置とクリアランスホールの形状および寸法を用いて、高絶縁垂直信号経路の特性インピーダンスを制御することができ、また広い周波数帯域においてこの信号経路が働くようにできる。図１７に、１例として、信号バイア対１５０１の周囲に長方形に配置した接地バイア１５０２と、この配置に対応する長方形のクリアランスホール１５０３を示す。この垂直信号経路もまた、接地バイア１５０２に接続された多層のＰＣＢ導体層からなる接地プレートと、順番に接地バイアと接続する、閉じたストリップ線路１５０５と、前記閉じたストリップ線路とＰＣＢ電源層の間の絶縁スロット１５０６により形成される。接地バイア１５０２の数は１０本である。なお、ここでは、接地バイア１５０２の数は１０本としたが、適宜選択可能である。
（第１４の実施形態）
図１８Ａおよび図１８Ｂも信号バイアの数が１でない場合に垂直信号経路を形成できる例を示す。
この垂直信号経路も図１５Ａおよび図１５Ｂと同じ構成の１２層の導体層を有するＰＣＢ中に埋め込まれている。
図１８Ｂは垂直信号経路の縦断面図（図１８Ａの点線１６Ｂ方向）である。
図１８Ａは垂直信号経路の第６層の電源平面の横断面図にストリップ線路対１６１０とマイクロストリップ線路対１６１１の横断面図を重ね合わせた図である。
図１８Ａおよび図１８Ｂに、１例として、ストリップ線路対１６１０とマイクロストリップ線路対１６１１を接続する垂直信号経路を示す。
この垂直信号経路は、対になった２つの信号バイア１６０１と、信号バイア対１６０１の周囲の接地バイア１６０２の集合と、接地バイア１６０２に接続された導体層からなる接地プレート１６０８と、接地バイアに順番に接続する閉じた接地ストリップ線路１６０５と、前記接地ストリップ線路とＰＣＢ電源層１６０９の間の絶縁スロット１６０６により形成される。接地バイア１６０２の数は１０本である。なお、ここでは、接地バイア１６０２の数は１０本としたが、適宜選択可能である。垂直信号経路のクリアランスホール１６０３は、この高絶縁垂直信号経路において高度な電気的特性を実現するため、矩形の面取りを行っている長方形の接地バイア配置に対応して矩形の面取りを行っている長方形の断面形状を有している。
上述した垂直信号経路の各例は、多層ＰＣＢ技術に適用されるものである。しかしながら、これらの垂直信号経路が、電源導体層と接地導体層を有する如何なる多層構造にも使用できるということは十分理解されよう。
（第１５の実施形態）
１例として、図１９Ａに、チップ１７２０の１つのピンに接続される多層パッケージ１７２１における、垂直信号経路の縦断面図を示す。同図で、多層パッケージの導体層の配置は以下のようになっている。接地平面は第２層と第４層である。電源平面は第３層である。また、図１９Ｂに、第３の導体層における垂直信号経路の横断面図（図１９Ａの点線１７Ｂ方向）を示す。
この垂直信号経路は、信号バイア１７０１と、信号バイア１７０１の周囲の正方形配置（垂直信号経路の接地バイアの一例として）の接地バイア１７０２の集合と、接地バイア１７０２に接続された導体層からなる接地プレート１７０８と、接地バイアに順番に接続する閉じた接地ストリップ線路１７０５と、前記接地ストリップ線路と多層パッケージの電源層１７０９の間の絶縁スロット１７０６により形成される。接地バイア１７０２の数は８本である。なお、ここでは、接地バイア１７０２の数は８本としたが、適宜選択可能である。クリアランスホール１７０３は、垂直信号経路の信号部分と接地部分を分離する。この垂直信号経路では、図１２Ｂで説明したのと同様に、クリアランスホール１７０３に使用する絶縁素材の構成パラメータである比誘電率と比透磁率が、多層パッケージの導体層を絶縁する素材の構成パラメータと異ならせている。
（第１６の実施形態）
他の例として、図２０Ａに、チップ１８２０の１つのピンに接続される多層パッケージ１８２１における縦断面図を示す。同図で、多層パッケージの導体層の配置は図１６Ａと同様である。図２０Ｂに、第３の導体層における垂直信号経路の横断面図（図２０Ａの点線１８Ｂ方向）を示す。この考慮されているケースの垂直信号経路は、信号バイア１８０１と、信号バイア１８０１の周囲の円形配置（垂直信号経路の接地バイアの他の例）の接地バイア１８０２の集合と、接地バイア１８０２に接続された第２の導体層からなる接地プレート１８０８と、接地バイアに順番に接続する第３の導体層における閉じた接地ストリップ線路１８０５と、前記接地ストリップ線路と電源層１８０９の間の絶縁スロット１８０６と、第４の導体層に配置され、この導体層で絶縁スロット１８０６により接地プレートから分離される閉じた接地ストリップ線路１８０５とにより形成される。接地バイア１８０２の数は８本である。なお、ここでは、接地バイア１８０２の数は８本としたが、適宜選択可能である。クリアランスホール１８０３は、垂直信号経路の信号部分と接地部分を分離する。
（第１７の実施形態）
図２１Ａに、チップ１９２０の１つのピンに接続される多層パッケージ１９２１における、垂直信号経路の縦断面図を示す。同図で、７層の導体層パッケージの導体層の配置は以下のようになっている。接地平面は第２層、第４層及び第６層である。電源平面は第３層である。信号平面は第５層である。また、図２１Ｂに、第３の導体層における垂直信号経路の横断面図（図２１Ａの点線１９Ｂ方向）を示す。このケースの垂直信号経路は、信号バイア１９０１と、信号バイア１９０１の周囲の正方形配置（垂直信号経路の接地バイアの他の例）の接地バイア１９０２の集合と、接地バイア１９０２に接続された第２の導体層からなる接地プレート１９０８と、接地バイアに順番に接続する第３の導体層における閉じた接地ストリップ線路１９０５と、前記接地ストリップ線路と電源層１９０９の間の絶縁スロット１９０６と、第４と第６の接地層及び第５の信号導体層に配置され、この導体層で絶縁スロット１９０６により他の導体層から分離される閉じた接地ストリップ線路１９０５とにより形成される。接地バイア１９０２の数は８本である。なお、ここでは、接地バイア１９０２の数は８本としたが、適宜選択可能である。クリアランスホール１９０３は、垂直信号経路の信号部分と接地部分を分離するのに役立つ。
多層ＰＣＢでの使用が提案された高絶縁垂直信号経路の設計方法及び構造は、多層構造をパッケージに応用した多層パッケージングに直接適用可能であることに、留意すべきである。例えば、図６〜１８で示された多層ＰＣＢにおける垂直信号経路の構造は、多層パッケージングにも使用可能である。
更に、提案された高絶縁垂直信号経路は、信号層、接地層及び電源層から構成されるいかなる多層基板技術に対しても、形成可能であることは、明らかである。
絶縁スロットが形成されている導体層として、主たる対象を電源層として記載したが、信号層あるいは接地層に絶縁スロットを設けても良い。
また、図１３Ａおよび図１３Ｂの第９の実施形態のように、電源層と接地層に絶縁スロットを設けたり、図１４Ａおよび図１４Ｂの第１０の実施形態のように、電源層と接地層と信号層とに絶縁スロットを設けたりできるように、電源層、信号層、接地層を各々組み合わせて絶縁スロットを設けることができる。

Claims (20)

  1. 少なくとも１つ以上の信号バイアと、
    該信号バイアの周囲に設けられた複数の接地バイアとを有する垂直信号経路であって、
    複数の導体層と、該導体層間の複数の絶縁層と、を有し、
    少なくとも１つの導体層が、前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、垂直信号経路。
  2. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、電源層である、請求項１に記載の垂直信号経路。
  3. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、接地層である、請求項１に記載の垂直信号経路。
  4. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、信号層である、請求項１に記載の垂直信号経路。
  5. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び接地層である、請求項１に記載の垂直信号経路。
  6. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び信号層である、請求項１に記載の垂直信号経路。
  7. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、接地層及び信号層である、請求項１に記載の垂直信号経路。
  8. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも３つの導体層が、電源層及び接地層及び信号層である、請求項１に記載の垂直信号経路。
  9. 電源層又は接地層又は信号層において前記複数の接地バイアと接続する閉じたストリップ線路を更に有する、請求項１から請求項８のいずれか１項に記載の垂直信号経路。
  10. 前記信号バイアと前記複数の接地バイアとを分離するクリアランスホールを更に有し、
    前記クリアランスホールは、ＰＣＢ絶縁素材の構成パラメータとは異なる構成パラメータである比誘電率と比透磁率を有する絶縁素材で充填されている、請求項１から請求項９のいずれか１項に記載の垂直信号経路。
  11. 少なくとも１つ以上の信号バイアと、
    該信号バイアの周囲に設けられた複数の接地バイアとを含む垂直信号経路を有するプリント基板であって、
    複数の導体層と、該導体層間の複数の絶縁層と、を有し、
    少なくとも１つの導体層が、前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成されるプリント基板。
  12. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、電源層である、請求項１１に記載のプリント基板。
  13. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、接地層である、請求項１１に記載のプリント基板。
  14. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも１つの導体層が、信号層である、請求項１１に記載のプリント基板。
  15. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び接地層である、請求項１１に記載のプリント基板。
  16. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、電源層及び信号層である、請求項１１に記載のプリント基板。
  17. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも２つの導体層が、接地層及び信号層である、請求項１１に記載のプリント基板。
  18. 前記垂直信号経路の外周に、前記垂直信号経路と一定の間隔を有して形成される、少なくとも３つの導体層が、電源層及び接地層及び信号層である、請求項１１に記載のプリント基板。
  19. 電源層又は接地層又は信号層において前記複数の接地バイアと接続する閉じたストリップ線路を更に有する、請求項１１から請求項１８のいずれか１項に記載のプリント基板。
  20. 前記信号バイアと前記複数の接地バイアとを分離するクリアランスホールを更に有し、
    前記クリアランスホールは、ＰＣＢ絶縁素材の構成パラメータとは異なる構成パラメータである比誘電率と比透磁率を有する絶縁素材で充填されている、請求項１１から請求項１９のいずれか１項に記載のプリント基板。
JP2007540931A 2005-10-18 2006-10-10 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ Active JP5088135B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007540931A JP5088135B2 (ja) 2005-10-18 2006-10-10 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005302977 2005-10-18
JP2005302977 2005-10-18
PCT/JP2006/320219 WO2007046271A1 (ja) 2005-10-18 2006-10-10 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ
JP2007540931A JP5088135B2 (ja) 2005-10-18 2006-10-10 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ

Publications (2)

Publication Number Publication Date
JPWO2007046271A1 JPWO2007046271A1 (ja) 2009-04-23
JP5088135B2 true JP5088135B2 (ja) 2012-12-05

Family

ID=37962367

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007540931A Active JP5088135B2 (ja) 2005-10-18 2006-10-10 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ

Country Status (4)

Country Link
US (1) US8035992B2 (ja)
JP (1) JP5088135B2 (ja)
CN (1) CN101292393B (ja)
WO (1) WO2007046271A1 (ja)

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008047852A1 (en) * 2006-10-13 2008-04-24 Nec Corporation Multilayer substrate
WO2009008741A1 (en) * 2007-07-09 2009-01-15 Power Concepts Nz Limited Layered structure connection and assembly
US20090101402A1 (en) * 2007-10-19 2009-04-23 Advantest Corporation Circuit board, and electronic device
US20100256494A1 (en) * 2007-11-16 2010-10-07 Takashi Azuma Ultrasonic imaging system
WO2009081504A1 (en) * 2007-12-25 2009-07-02 Nec Corporation Differential-common mode resonant filters
US8536464B2 (en) 2008-05-26 2013-09-17 Nec Corporation Multilayer substrate
US8379403B2 (en) * 2009-04-02 2013-02-19 Qualcomm, Incorporated Spacer-connector and circuit board assembly
CN101907909A (zh) * 2009-06-05 2010-12-08 鸿富锦精密工业（深圳）有限公司 具有固定孔的主板
US8198547B2 (en) 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
CN102598003B (zh) * 2009-10-20 2015-08-12 日本电气株式会社 互连基板设计支持装置、设计互连基板的方法以及互连基板
CN102201607A (zh) * 2010-03-25 2011-09-28 周建明 基于ltcc技术的微带-带状线转换
US8729405B2 (en) * 2010-03-31 2014-05-20 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2011217278A (ja) * 2010-04-01 2011-10-27 Sumitomo Electric Ind Ltd 信号伝送路
JP2011248768A (ja) * 2010-05-28 2011-12-08 Sony Corp 情報処理装置、情報処理システム及びプログラム
TWI413462B (zh) * 2010-08-27 2013-10-21 Univ Nat Taiwan 鑲嵌式多層電路板及雜訊抑制方法
TWI402007B (zh) * 2010-11-29 2013-07-11 Hon Hai Prec Ind Co Ltd 印刷電路板
US9159625B1 (en) * 2011-01-27 2015-10-13 Amkor Technology, Inc. Semiconductor device
TWI441571B (zh) * 2011-06-10 2014-06-11 Hon Hai Prec Ind Co Ltd 電容效能優化法及應用該電容效能優化法設計的電路板
US8943684B2 (en) 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US20130341078A1 (en) 2012-06-20 2013-12-26 Keith Bryan Hardin Z-directed printed circuit board components having a removable end portion and methods therefor
US9204533B2 (en) * 2011-10-31 2015-12-01 Samsung Electro-Mechanics Co., Ltd. Asymmetrical multilayer substrate, RF module, and method for manufacturing asymmetrical multilayer substrate
WO2013084479A1 (ja) * 2011-12-05 2013-06-13 パナソニック株式会社 無線モジュール
WO2013084496A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 無線モジュール
TWI449475B (zh) * 2012-01-09 2014-08-11 Novatek Microelectronics Corp 電路板
US9439289B2 (en) 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9013891B2 (en) * 2012-03-09 2015-04-21 Finisar Corporation 3-D integrated package
US8822840B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US8866024B1 (en) * 2012-06-22 2014-10-21 Altera Corporation Transceiver power distribution network
CN102892249B (zh) * 2012-08-27 2016-04-20 广东欧珀移动通信有限公司 Pcb板单点接地处理方法
US9859603B2 (en) 2013-01-24 2018-01-02 Nec Corporation Printed wiring board, electronic device, and wiring connection method
WO2015005029A1 (ja) * 2013-07-11 2015-01-15 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
US9245835B1 (en) * 2013-07-31 2016-01-26 Altera Corporation Integrated circuit package with reduced pad capacitance
WO2015045309A1 (ja) * 2013-09-24 2015-04-02 日本電気株式会社 プリント基板及びプリント基板への実装方法
US9560741B2 (en) 2013-10-10 2017-01-31 Curtiss-Wright Controls, Inc. Circuit board via configurations for high frequency signaling
CN104582239A (zh) * 2013-10-24 2015-04-29 鸿富锦精密工业(武汉)有限公司 印刷电路板
CN104853520A (zh) * 2014-02-18 2015-08-19 鸿富锦精密工业(武汉)有限公司 印刷电路板
TWI605736B (zh) * 2014-03-20 2017-11-11 Loss-resistance structure of a high-frequency signal connection pad of a plug-in assembly
US9468103B2 (en) 2014-10-08 2016-10-11 Raytheon Company Interconnect transition apparatus
US9660333B2 (en) 2014-12-22 2017-05-23 Raytheon Company Radiator, solderless interconnect thereof and grounding element thereof
JP6451943B2 (ja) * 2015-02-23 2019-01-16 パナソニックＩｐマネジメント株式会社 高周波モジュール
US9775243B2 (en) * 2015-04-19 2017-09-26 Mellanox Technologies, Ltd. Module compliance boards for quad small form-factor pluggable (QSFP) devices
US9769926B2 (en) * 2015-04-23 2017-09-19 Dell Products L.P. Breakout via system
CN105072800B (zh) * 2015-06-25 2016-04-06 北京中微普业科技有限公司 一种pcb板不同层面实现微波同轴传输的pcb板结构
CN105188266A (zh) * 2015-08-27 2015-12-23 浪潮电子信息产业股份有限公司 一种dual模式高速信号线立体布线的方法
US9780458B2 (en) 2015-10-13 2017-10-03 Raytheon Company Methods and apparatus for antenna having dual polarized radiating elements with enhanced heat dissipation
US20170187419A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Shielded bundle interconnect
US10748843B2 (en) * 2016-11-18 2020-08-18 Advanced Semiconductor Engineering, Inc. Semiconductor substrate including embedded component and method of manufacturing the same
US11088467B2 (en) 2016-12-15 2021-08-10 Raytheon Company Printed wiring board with radiator and feed circuit
US10581177B2 (en) 2016-12-15 2020-03-03 Raytheon Company High frequency polymer on metal radiator
US10541461B2 (en) 2016-12-16 2020-01-21 Ratheon Company Tile for an active electronically scanned array (AESA)
CN108732690A (zh) * 2017-04-18 2018-11-02 苏州旭创科技有限公司 同轴封装结构及光传输组件
US10276282B2 (en) * 2017-07-28 2019-04-30 Raytheon Company Coaxial transmission line structure
US10361485B2 (en) 2017-08-04 2019-07-23 Raytheon Company Tripole current loop radiating element with integrated circularly polarized feed
JP6810001B2 (ja) * 2017-08-24 2021-01-06 株式会社Ｓｏｋｅｎ 高周波伝送線路
US10524351B2 (en) * 2018-01-02 2019-12-31 Qualcomm Incorporated Printed circuit board (PCB) with stubs coupled to electromagnetic absorbing material
JP7084245B2 (ja) * 2018-08-02 2022-06-14 日本ルメンタム株式会社 プリント回路基板、光モジュール、及び光伝送装置
CN111640682B (zh) * 2020-05-31 2022-07-08 西南电子技术研究所（中国电子科技集团公司第十研究所） 分离器件金丝键合过渡结构
CN112020214B (zh) * 2020-09-01 2022-07-19 北京子兆信息技术有限公司 多层高频pcb板及其信号过孔优化方法
CN112186347B (zh) * 2020-09-22 2023-01-31 北京子兆信息技术有限公司 应用于毫米波安检成像的带状线馈电喇叭天线
US11212910B1 (en) * 2020-12-03 2021-12-28 Wanshih Electronic Co., Ltd. High frequency signal cross-layer transmission structure in multi-layer printed circuit board
EP4247128A1 (en) * 2022-03-14 2023-09-20 TTM Technologies, Inc. Shielded signal vias in printed circuit boards for high frequency and broadband signals
CN114945240A (zh) * 2022-05-23 2022-08-26 维沃移动通信有限公司 转接板、电路板和电子设备
US20240074054A1 (en) * 2022-08-25 2024-02-29 The Phoenix Company Of Chicago, Inc. Impedance matched via connections in a printed circuit board
CN115186621B (zh) * 2022-09-07 2023-01-06 材料科学姑苏实验室 一种超导量子电路的通孔结构的设计方法及结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022735A (ja) * 2002-06-14 2004-01-22 Matsushita Electric Ind Co Ltd 部品実装基板
WO2005086554A1 (en) * 2004-03-09 2005-09-15 Nec Corporation Via transmission lines for multilayer printed circuit boards

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014503B2 (ja) * 1991-08-05 2000-02-28 日本特殊陶業株式会社 集積回路用パッケージ
JP3194445B2 (ja) * 1992-09-01 2001-07-30 新光電気工業株式会社 高周波用回路基板の信号回路
JP4195731B2 (ja) 1996-07-25 2008-12-10 富士通株式会社 多層プリント板及びこれを利用した高周波回路装置
JP3668596B2 (ja) 1997-08-07 2005-07-06 株式会社日立製作所 実装基板とそれを用いた電子装置
US6125042A (en) * 1998-04-10 2000-09-26 Lucent Technologies, Inc. Ball grid array semiconductor package having improved EMI characteristics
JP2000183582A (ja) 1998-12-14 2000-06-30 Hitachi Ltd 高速回路実装構造体
JP2000216510A (ja) 1999-01-25 2000-08-04 Nec Corp プリント配線板及びその製造方法並びにプリント配線板におけるコネクタインダクタンス要因の波形歪み低減法
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
JP2000236045A (ja) 1999-02-16 2000-08-29 Mitsubishi Electric Corp 高周波パッケージ
JP3654095B2 (ja) 1999-11-05 2005-06-02 三菱電機株式会社 高周波プリント配線板及びその製造方法
JP2001144511A (ja) * 1999-11-17 2001-05-25 Mitsubishi Electric Corp 平面型導波路の接続用変換器
JP2002009193A (ja) * 2000-04-18 2002-01-11 Matsushita Electric Ind Co Ltd 半導体装置
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
US6670559B2 (en) 2000-12-13 2003-12-30 International Business Machines Corp. Electromagnetic shield for printed circuit boards
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
WO2003021184A1 (en) 2001-09-04 2003-03-13 Zygo Corporation Rapid in-situ mastering of an aspheric fizeau
JP4587625B2 (ja) 2001-09-27 2010-11-24 京セラ株式会社 配線基板とその実装構造
US6747216B2 (en) 2002-02-04 2004-06-08 Intel Corporation Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
US6933450B2 (en) * 2002-06-27 2005-08-23 Kyocera Corporation High-frequency signal transmitting device
JP4012796B2 (ja) * 2002-09-30 2007-11-21 京セラ株式会社 高周波信号伝送用積層構造およびそれを用いた高周波半導体パッケージ
US7091424B2 (en) * 2002-10-10 2006-08-15 International Business Machines Corporation Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
US7047628B2 (en) * 2003-01-31 2006-05-23 Brocade Communications Systems, Inc. Impedance matching of differential pair signal traces on printed wiring boards
JP4467489B2 (ja) * 2005-08-30 2010-05-26 三洋電機株式会社 回路基板およびそれを用いた回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022735A (ja) * 2002-06-14 2004-01-22 Matsushita Electric Ind Co Ltd 部品実装基板
WO2005086554A1 (en) * 2004-03-09 2005-09-15 Nec Corporation Via transmission lines for multilayer printed circuit boards

Also Published As

Publication number Publication date
US8035992B2 (en) 2011-10-11
US20090133913A1 (en) 2009-05-28
CN101292393B (zh) 2013-04-17
WO2007046271A1 (ja) 2007-04-26
CN101292393A (zh) 2008-10-22
JPWO2007046271A1 (ja) 2009-04-23

Similar Documents

Publication Publication Date Title
JP5088135B2 (ja) 垂直信号経路、それを有するプリント基板及びそのプリント基板と半導体素子とを有する半導体パッケージ
US9634370B2 (en) Waveguide structure and printed-circuit board
JP4930590B2 (ja) 多層基板
JP4652230B2 (ja) プリント回路基板用コンパクトビア伝送路およびその設計方法
US9653767B2 (en) Antenna and printed-circuit board using waveguide structure
US8354975B2 (en) Electromagnetic band gap element, and antenna and filter using the same
JP4991296B2 (ja) 多層印刷回路基板用バイア伝送線路
US8994480B2 (en) Resonant elements designed vertically in a multilayer board and filters based on these elements
CN103120038B (zh) 结构体和配线基板
US9214715B2 (en) Hybrid coupler device having plural transmission line structures with unwound-rewound geometry
US20050224912A1 (en) Circuit and method for enhanced low frequency switching noise suppression in multilayer printed circuit boards using a chip capacitor lattice
JP4659087B2 (ja) 差動平衡信号伝送基板
JP4830539B2 (ja) 多層プリント回路基板
JPH10135714A (ja) 積層型導波管線路の結合構造
JP5126625B2 (ja) 小型フィルタリング構造
JP5964785B2 (ja) 高周波伝送線路
JP3748770B2 (ja) 伝送線路基板、高周波伝送構造体およびこれを備えた高周波パッケージ
JP2009094752A (ja) 高周波伝送線路
JP7077137B2 (ja) 伝送線路およびコネクタ
JP2001102819A (ja) 平面線路接続器
KR20230093288A (ko) 안티패드 형성물을 갖는 다층 구조체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120814

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120827

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5088135

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350