TWI413462B - 鑲嵌式多層電路板及雜訊抑制方法 - Google Patents

Description

鑲嵌式多層電路板及雜訊抑制方法

本發明係關於一種鑲嵌式多層電路板及雜訊抑制方法，特別是關於一種利用周期性結構的鑲嵌式多層電路板及雜訊抑制方法。

隨著現今科技快速發展，數位電路操作速度及時脈頻率越來越高，類比電路組成越來越複雜，射頻電路運作的頻段也越來越多，再加上現在的趨勢是將整體印刷式電路板縮小化，甚至往小型的系統型封裝發展，如此一來將造成許多傳送不同訊號的傳輸線將被積成在微小的空間之中。由於大部分的訊號會存在於多層電路板中的接地板與接地板，於是接地板與接地板之間的傳播模態將造成耦合雜訊。舉例來說，當訊號在一條傳輸線傳播，部分能量將耦合至接地板與接地板之間的傳播模態，而這些模態一部分會耦合至另一條傳輸線，一部分會行進至接地板的邊緣，然後將能量輻射至外部空間。由於許多晶片會共用同一塊電源層，故當晶片操作頻率超過電源層的共振頻率之時，電源層的共振將被激發，而將本來應是等電位的電源層，變成電位劇烈變化的電源層，故會讓晶片無法正常操作，甚至不能運作。

針對耦合雜訊的抑制方法有許多種，但幾乎都是針對只有單面有接地面的情況，雖同樣可應用在鑲嵌式電路之中，然而成效卻不顯著。而針對電源層雜訊的抑制，最常見的方式為使用去耦合電容，去耦合電容在自振頻率時可以提供短路的路徑，藉此來抑制電源層的共振模態，但受到寄生電感的限制，難以將自振頻率提高。另一種方法為使用周期性結構，周期性結構可產生電磁能隙來抑制電源層的傳播模態，依照類型來區分共可分成兩種，第一種為蕈狀式結構，缺點是電磁能隙的頻寬不大且需要額外兩層的空間才能應用在鑲嵌式電源層。第二種為平面式結構，雖然擁有較大的電磁能隙頻寬，但若直接應用在鑲嵌式電源層，將不會產生出電磁能隙。

因此，目前極需要一種利用平面周期性結構的鑲嵌式多層電路板及雜訊抑制方法，以使接地板與接地板之間的模態仍然能夠傳播，且不具有電磁能隙。

本發明提供一種鑲嵌式多層電路板，包含：至少二接地層、一電源層以及複數個連通柱。該電源層介於該二接地層之間。每一連通柱電性連接該二接地層，且每一連通柱電性隔離該電源層。該電源層上畫分出複數個週期性輪廓單元，且每一週期性輪廓單元內具有相同數量的連通柱。

較佳地，本發明鑲嵌式多層電路板，進一步包含至少一電路層。

較佳地，該電源層上在每一週期性輪廓單元內該等連通柱的面積總和相同。

較佳地，每一週期性輪廓單元具有一矩形輪廓。

較佳地，該電源層包含複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。

較佳地，該金屬板電性隔離該等連通柱。

較佳地，該電源層包含複數個金屬板，每一金屬板彼此電性連接且具有相同的輪廓。

較佳地，該電源層與該接地層之間具有一雜訊抑制的頻寬。

較佳地，該二接地層之間具有一雜訊抑制的頻寬。

較佳地，在每一週期性輪廓單元內的連通柱數量不超過4。

較佳地，每一週期性輪廓單元具有一方形輪廓。

較佳地，在每一方形輪廓內至少有一連通柱位於該方形輪廓的中央。

較佳地，在每一方形輪廓內有一個連通柱，且該連通柱位於該方形輪廓的中央。

較佳地，在每一方形輪廓內有至少二連通柱，且其中之一連通柱位於該方形輪廓的中央，其餘連通柱的等量部分對稱該方形輪廓的中央呈放射狀分布。

較佳地，在每一方形輪廓內有四個連通柱，且該四個連通柱對稱該方形輪廓的中央呈放射狀分布。

較佳地，該電源層包含一第一電源板與一第二電源板，且該第一電源板與第二電源板彼此電性隔離。

較佳地，該第一電源板與第二電源板分別用於連接不同電壓電位。

較佳地，該第一電源板包含複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。

本發明另一種多層電路板之雜訊抑制方法，該多層電路板包含至少二接地層與一電源層，該電源層介於該二接地層之間，該方法包含：在該電源層上畫分出複數個週期性輪廓單元；在每一週期性輪廓單元內提供相同數量的連通柱；使每一連通柱電性連接二接地層；以及使每一連通柱電性隔離該電源層。

較佳地，本發明之多層電路板之雜訊抑制方法，進一步包含：在該電源層形成複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。

較佳地，本發明之多層電路板之雜訊抑制方法，進一步包含：在每一週期性輪廓單元內配置該等連通柱，使每一週期性輪廓單元內的連通柱面積總和相同。

較佳地，本發明之多層電路板之雜訊抑制方法，進一步包含：規劃每一週期性輪廓單元具有一方形輪廓，且對稱該方形輪廓的中央呈放射狀分布配置等量的連通柱面積。

綜上所述，本發明嵌式多層電路板及雜訊抑制方法利用接地層與接地層間的連通柱，達到抑制接地層與接地層之內所有的耦合訊號。

請參考第一圖，係例示說明本發明鑲嵌式多層電路板之基本結構。鑲嵌式多層電路板100包含三電路層101、104及106、兩接地層102及105與一電源層103。電源層103係位於兩接地層102及105之間，形成鑲嵌式電路。本發明雖以六層電路板做為例示說明，但熟悉本技術領域之人士將可知道本發明可應用於不同數量之多層鑲嵌式電路板中。同時，因本發明之鑲嵌式多層電路板可應用於多層結構，故電源層103與接地層102及105亦可分別形成於不同基板上。

請參照第二圖，係本發明鑲嵌式電路板之第一實施態樣的示意圖。電源層200包含複數個週期性輪廓單元201，且每一週期性輪廓單元201內具有相同數量的連通柱202。每一週期性輪廓單元201包含一個金屬板204，且每一金屬板204彼此電性連接且具有相同的輪廓。每一金屬板204間隔一距離，且該金屬板係以複數個橋部205相連。金屬板204與橋部205之相關配置可參考台灣專利公開號200623974。週期性輪廓單元201一般而言為一矩形輪廓，較佳可為正方形輪廓。然而，非矩形輪廓亦可應用於本發明。例如：三角形輪廓或是六邊形輪廓。

請同時參照第三圖及第四圖。第三圖係週期性輪廓單元201之放大示意圖，且第四圖為本發明鑲嵌式電路板之第一實施態樣的剖面示意圖。如圖所示，上接地層401與電源層200間的距離為h1，且下接地層402與電源層200間的距離為h2。每一連通柱202電性連接上接地層401及下接地層402，且每一連通柱的中心彼此間的距離為p。連通柱202一般而言係為一圓柱，半徑以r表示。每一連通柱202與電源層200間係以一間隙203分隔，以電性隔離連通柱202與電源層200。間隙203可為一空氣間隙或以一絕緣材料填充。連通柱202的中心與金屬板204的邊緣之距離為c。連通柱中心202至輪廓單元201邊緣之最近距離為d。

金屬板204與透過連通柱202電性相連之接地層401及402可形成一合成之等效電容。同時，相鄰之金屬板204可等效為一電容，且橋部205可等效為電感效應。因此利用上述並接之等效電容及電感效應，可達到一具有寬頻之截止帶(Stop band)，在該截止帶中之訊號不易向外傳播，可達到抑制雜訊干擾之目的，並且在截止帶的電磁輻射亦可被有效地抑制。

為了進一步說明本發明的優勢，以下將建立模型以說明連通柱較佳的配置方式。一般而言，因為多層電路板各基板的高度，相較其長度及寬度而言係非常小的，故在z方向沒有場的變化，又因電場模態同時必須滿足在接地板上的切線電場為零，所以只有TM_Z 模態可以存在。因在接地板之間的電磁波模態的截止頻率和在單一個單元的四周放置完美磁導體當作邊界條件時的共振頻率相同，故連通柱之較佳配置方式的問題可被簡化成求出在單一單元的四周放置完美磁導體當作邊界條件時的共振頻率。

請參考第五A圖和第五B圖，為了進一步的簡化問題，結構被分解成兩個子結構。第一個子結構為挖空接地板501，其具有一中空圓柱狀空間，且挖空接地板501的輸入阻抗被定為Z _L 。第二個子結構為連通柱502，其形狀大小與該中空圓柱狀空間相同，且連通柱502輸入阻抗被定為Z _R 。將兩個子結構的交界面定為端口，且因為兩個子結構的模態必須滿足在交界面的邊界條件，故Z _L 和Z _R 之間的關係可被表示成

Z _L (ω)=Z _R (ω)^* 。　(1)

因為完美電導體的切線電場為零，故Z _R 等於零，則(1)可以被重寫成

Z _L (ω)=0。　(2)

此外，可假想挖空接地板501結合與該中空圓柱狀空間大小相同之一圓柱狀接地板將形成一實心接地板503(如第五C圖所示)。實心接地板503的阻抗等於挖空接地板501與該圓柱狀接地板的並聯。然而該圓柱狀接地板的阻抗通常很大，故實心接地板503的輸入阻抗可被用來近似挖空接地板501的阻抗。實心接地板503的輸入阻抗可利用Green函數中的eigenfunctions展開來求得，首先將Helmholz方程式寫成

其中(x,y )為觀察點的位置，而(x',y' )為訊號源的位置。Green函數中的eigenfunctions展開可被表示成

其中a 為連通柱之間的間距或是單元的長度，ε _i 被定義如下

其中i 為m 或n 　(5)

eigenfunctions的eigenvalues被表示如下

當端口被均勻的電流密度激發時，在端口上平均電壓V 可被表示如下

其中h 為接地板的厚度，r 為連通柱的半徑。帶入(4)進去(7)，則平均電壓V 可被重寫如下

帶入(5)進入(8)，並簡化式子，則平均電壓V 可被重寫如下

帶入(6)和m=2m' 與n=2n' 進入(9)，則平均電壓V 可被重寫如下

在端口的總電流可被表示如下

I=J _Z 2πr 。　(11)

帶入(10)和(11)進入(2)，則eigenvalue等式可被表示如下

基於馬克思威爾方程式(Maxwell’s equation)的scaling特性和接地板為單一介質，若截止頻率被單元的長度與基板之介電常數的平方根正規化，則正規化後的截止頻率將只被連通柱半徑與單元長度的比值決定。因未具有連通柱之單元接地板的共振頻率也是單元的長度與基板之介電常數的平方根的函數，故具有連通柱之單元接地板的截止頻率可以用未具有連通柱之單元接地板的共振頻率做正規化，則截止頻率可被表示如下

其中f _n (r/a )為正規化後的截止頻率。帶入(13)進入(12)並簡化式子，則eigenvalue等式可被重寫如下

顯然在(14)裡面只有連通柱半徑與單元長度的比值為獨立變數來決定接地板之間模態的截止頻率。雖然(14)由無限多的數列組成，但數列的收斂速度很快，在這裡取m =n =20為數列的上限，而被計算出來的截止頻率呈現在表1。為了驗證上述解析解的正確性，將解析解與利用模擬軟體HFSS所模擬出來的結果做比較，如第六圖所示，可以清楚的發現解析解(以實線表示)與模擬結果(以虛線表示)相當的一致。如此一來便可利用(13)與表1(如第七圖所示)來評估連通柱半徑與連通柱間距所造成的截止頻率。

為進一步說明本發明鑲嵌式多層電路板之優勢，請參考第八圖及第九圖。第八圖係一參考電源層800之示意圖，第九圖係測量埠之剖面示意圖。第八圖顯示了參考電源層800的Port 1-3之位置，其與第2圖中所示之Port 1-3之位置相同。如第九圖所示，電源層800位於接地層901及902之間。探針903與電源層800電性連接以做為輸入或輸出埠，形成一個Port。輸出端904可電性連接測量儀器，以測量每一個Port之訊號大小。本說明書之實施例中，每一個測量埠皆係以第九圖所示之方式與電源層連接。

請參考第十圖，係比較電源層200中Port 1至Port 2的正向穿透係數(Transmission coefficient))S21與參考電源層800中Port 1至Port 2的正向穿透係數S21。曲線1001及曲線1003係分別用HFSS模擬軟體，模擬參考電源層800及電源層200之Port 1至Port 2的正向穿透係數S21。曲線1002及曲線1004係實際計測量參考電源層800及電源層200之Port 1至Port 2的正向穿透係數S21。由第十圖可知本發明之鑲嵌式多層電路板中的電源層200之正向穿透係數係小於未使用本發明之電源層800之正向穿透係數。

請參考第十一圖，係比較電源層200中Port 1至Port 3的正向穿透係數S31與參考電源層800中Port 1至Port 3的正向穿透係數S31。曲線1101及曲線1103係分別用HFSS模擬軟體，模擬參考電源層800及電源層200之Port 1至Port 3的正向穿透係數S31。曲線1102及曲線1104係實際測量參考電源層800及電源層200之Port 1至Port 3的正向穿透係數S31。由第十一圖可知本發明之鑲嵌式多層電路板中的電源層200之正向穿透係數係小於未利用本發明的電源層800之正向穿透係數。

請同時參考第十二圖及第十三圖。第十二圖係說明第二圖所示實施例之色散圖，第十三圖係說明不具有連通柱結構但具有周期性金屬板的多層電路板之色散圖。三角形線及稜形線係為電源層與接地層傳播模態，圓點線為接地層與接地層傳播模態。第十二圖之實施例之參數如下列所示：h1=0.1 mm,h2=0.5 mm,p=6.3 mm,r=0.15 mm,c=0.45 mm,d=3.15 mm。比較兩圖，可知第十二圖中接地層與接地層間的雜訊傳播模態已經被提高，且接地層與接地層間的雜訊傳播模態截止頻率大於4.8GHZ。由上述說明可知，本發明之鑲嵌式多層電路板的電源層與接地層間具有雜訊抑制的頻寬，且二接地層之間具有雜訊抑制的頻寬。如第十二圖所示，該等頻寬係在0.931GHz至4.828 GHz。

請同時參考第十四圖至第十六圖。第十四圖係不具有連通柱結構的一參考電源層之示意圖，第十五圖係本發明發明鑲嵌式多層電路板的第二實施例之示意圖，第十六圖係本發明鑲嵌式多層電路板的第三實施例之示意圖。如圖所示，電源層1400、1500及1600具有兩個電源板。電源層1400具有左電源板1401及右電源板1402，電源層1500具有左電源板1501及右電源板1502，電源層1600具有左電源板1601及右電源板1602。左電源板及右電源板彼此電性隔離，分別連接不同電壓電位。

如第十五圖所示，左電源板1501及右電源板1502分別包括複數個週期性輪廓單元1503，且每一週期性輪廓單元1503內具有相同數量的連通柱1504。

如第十六圖所示，左電源板1601包含複數個金屬板1605，且每一週期性輪廓單元1603內具有相同數量的連通柱1604。每一金屬板1605係彼此電性連接且分別對應週期性輪廓單元1603。

請同時參考第十七圖，係比較參考電源層1400中Port 1至Port 2的正向穿透係數S21、電源層1500中Port 1至Port 2的正向穿透係數S21與電源層1600中Port 1至Port 2的正向穿透係數S21。曲線1701、曲線1703及曲線1705係分別用HFSS模擬軟體，模擬參考電源層1400、電源層1500及電源層1600之Port 1至Port 2的正向穿透係數S21。曲線1702、曲線1704及曲線1706係實際測量參考電源層1400、電源層1500及電源層1600之Port 1至Port 2的正向穿透係數S21。由第十七圖可知本發明之鑲嵌式多層電路板中的電源層1500及1600之正向穿透係數係小於未使用本發明之參考電源層1400之正向穿透係數。可知，該等實施例之鑲嵌式多層電路板的電源層與接地層間具有雜訊抑制的頻寬，且二接地層之間具有雜訊抑制的頻寬。

如第二圖及第二十圖所示，第二十圖係本發明對應第二圖實施例之連通柱配置方式的示意圖。電源層2000包含複數個方形週期性輪廓單元2001，且每一週期性輪廓單元2001內具有四個連通柱2002，四個連通柱2002形成一正方形排列。每個連通柱2002之半徑為r，彼此之間相距a/2，每個連通柱2002與週期性輪廓單元2001邊緣的最短垂直距離為a/4。本發明雖揭露單一週期性輪廓單元係具有四個連通柱之實施例，然不同數量之連通柱配置亦可用於本發明。請參考第十八圖，係本發明一種連通柱配置方式的示意圖。電源層1800包含複數個方形週期性輪廓單元1801，且每一週期性輪廓單元1801內具有一個連通柱1802。每個連通柱1802之半徑為r，且位於週期性輪廓單元1801之中心。同時，請參考第十九圖，係本發明另一種連通柱配置方式的示意圖。電源層1900包含複數個方形週期性輪廓單元1901。中心連通柱1902係位於週期性輪廓單元1901之中心，角落連通柱1903係位於週期性輪廓單元1901之四個角落。因此，每個週期性輪廓單元1901係包含每個角落連通柱1903的四分之一。因此，每個輪廓單元1901共包含二個連通柱。一般而言，每一週期性輪廓單元內的連通柱數量不超過4個。

如上所述，本發明之鑲嵌式多層電路板的連通柱配置並不局限於上列所述配置方式。較佳地，每一方形輪廓內至少有一連通柱位於該方形輪廓的中央。

本發明一種實施態樣中，電源層上在每一週期性輪廓單元內連通柱的面積總和相同。

本發明一種實施態樣中，在每一方形輪廓內有至少二連通柱，且其中之一連通柱位於該方形輪廓的中央，其餘連通柱的等量部分對稱該方形輪廓的中央呈放射狀分布。

本發明一種實施態樣中，在每一方形輪廓內有四個連通柱，且該四個連通柱對稱該方形輪廓的中央呈放射狀分布。

由上述敘述可知，本發明實為一新穎、進步且具產業實用性之發明。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

100．．．鑲嵌式多層電路板

101．．．電路層

102．．．接地層

103．．．電源層

104．．．電路層

105．．．接地層

106．．．電路層

200．．．電源層

201．．．週期性輪廓單元

202．．．連通柱

203．．．間隙

204．．．金屬板

205．．．橋部

401．．．上接地層

402．．．下接地層

800．．．電源層

901．．．接地層

902．．．接地層

903．．．探針

904．．．輸出端

1001-1004．．．曲線

1101-1104．．．曲線

1400．．．電源層

1401．．．左電源板

1402．．．右電源板

1500．．．電源層

1501．．．左電源板

1502．．．右電源板

1503．．．週期性輪廓單元

1504．．．連通柱

1600．．．電源層

1601．．．左電源板

1602．．．右電源板

1603．．．週期性輪廓單元

1604．．．連通柱

1605．．．金屬板

1701-1706．．．曲線

1800．．．電源層

1801．．．週期性輪廓單元

1802．．．連通柱

1900．．．電源層

1901．．．週期性輪廓單元

1902．．．中心連通柱

1903．．．角落連通柱

2000．．．電源層

2001．．．週期性輪廓單元

2002．．．連通柱

第一圖係例示說明本發明鑲嵌式多層電路板之基本結構。

第二圖係本發明鑲嵌式電路板之第一實施態樣的示意圖。

第三圖係週期性輪廓單元之放大示意圖。

第四圖為本發明鑲嵌式電路板之第一實施態樣的剖面示意圖。

第五圖係說明挖空接地板、連通柱、及實心接地板之模型。

第六圖係模型解析解與模擬結果之比較圖。

第七圖係利用解析解得到之正規化後接地板之間電磁波模態的截止頻率表。

第八圖係參考電源層之示意圖。

第九圖係測量埠之剖面示意圖。

第十圖係本發明之第一實施例電源層中Port 1至Port 2的正向穿透係數S21與參考電源層中Port 1至Port 2的正向穿透係數S21的比較圖。

第十一圖係本發明之第一實施例電源層中Port 1至Port 3的正向穿透係數S31與參考電源層中Port 1至Port 3的正向穿透係數S31的比較圖。

第十二圖係本發明第一實施例之色散圖。

第十三圖係說明不具有連通柱結構的多層電路板之色散圖。

第十四圖係不具有連通柱結構的一參考電源層之示意圖。

第十五圖係本發明發明鑲嵌式多層電路板的第二實施例之示意圖。

第十六圖係本發明鑲嵌式多層電路板的第三實施例之示意圖。

第十七圖係參考電源層中Port 1至Port 2的正向穿透係數S21、第二實施例電源層中Port 1至Port 2的正向穿透係數S21與第三實施例電源層中Port 1至Port 2的正向穿透係數S21的比較圖。

第十八圖係本發明一種連通柱配置方式的示意圖

第十九圖係本發明另一種連通柱配置方式的示意圖。

第二十圖係本發明第一實施例連通柱配置方式的示意圖。

200．．．電源層

201．．．週期性輪廓單元

202．．．連通柱

203．．．間隙

204．．．金屬板

205．．．橋部

Claims (23)

1. 一種鑲嵌式多層電路板，包含：至少二接地層與一電源層，該電源層介於該二接地層之間；以及複數個連通柱，每一連通柱電性連接該二接地層，且每一連通柱電性隔離該電源層；其中，在該電源層上畫分出複數個週期性輪廓單元，且每一週期性輪廓單元內具有相同數量的連通柱。
2. 如申請專利範圍第1項所述之鑲嵌式多層電路板，進一步包含至少一電路層。
3. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中該電源層上在每一週期性輪廓單元內該等連通柱的面積總和相同。
4. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中每一週期性輪廓單元具有一矩形輪廓。
5. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中該電源層包含複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。
6. 如申請專利範圍第5項所述之鑲嵌式多層電路板，其中該金屬板電性隔離該等連通柱。
7. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中該電源層包含複數個金屬板，每一金屬板彼此電性連接且具有相同的輪廓。
8. 如申請專利範圍第7項所述之鑲嵌式多層電路板，其中該金屬板電性隔離該等連通柱。
9. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中在該電源層與該接地層之間具有一雜訊抑制的頻寬。
10. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中在該二接地層之間具有一雜訊抑制的頻寬。
11. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中在每一週期性輪廓單元內的連通柱數量不超過4。
12. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中每一週期性輪廓單元具有一方形輪廓。
13. 如申請專利範圍第12項所述之鑲嵌式多層電路板，其中在每一方形輪廓內至少有一連通柱位於該方形輪廓的中央。
14. 如申請專利範圍第12項所述之鑲嵌式多層電路板，其中在每一方形輪廓內有一個連通柱，且該連通柱位於該方形輪廓的中央。
15. 如申請專利範圍第12項所述之鑲嵌式多層電路板，其中在每一方形輪廓內有至少二連通柱，且其中之一連通柱位於該方形輪廓的中央，其餘連通柱的等量部分對稱該方形輪廓的中央呈放射狀分布。
16. 如申請專利範圍第12項所述之鑲嵌式多層電路板，其中在每一方形輪廓內有四個連通柱，且該四個連通柱對稱該方形輪廓的中央呈放射狀分布。
17. 如申請專利範圍第1項所述之鑲嵌式多層電路板，其中該電源層包含一第一電源板與一第二電源板，且該第一電源板與第二電源板彼此電性隔離。
18. 如申請專利範圍第17項所述之鑲嵌式多層電路板，其中該第一電源板與第二電源板分別用於連接不同電壓電位。
19. 如申請專利範圍第17項所述之鑲嵌式多層電路板，其中該第一電源板包含複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。
20. 一種多層電路板之雜訊抑制方法，該多層電路板包含至少二接地層與一電源層，該電源層介於該二接地層之間，該方法包含：在該電源層上畫分出複數個週期性輪廓單元；在每一週期性輪廓單元內提供相同數量的連通柱；使每一連通柱電性連接二接地層；以及使每一連通柱電性隔離該電源層。
21. 如申請專利範圍第20所述之多層電路板之雜訊抑制方法，進一步包含：在該電源層形成複數個金屬板，每一金屬板彼此電性連接且分別對應一週期性輪廓單元。
22. 如申請專利範圍第20所述之多層電路板之雜訊抑制方法，進一步包含：在每一週期性輪廓單元內配置該等連通柱，使每一週期性輪廓單元內的連通柱面積總和相同。
23. 如申請專利範圍第20所述之多層電路板之雜訊抑制方法，進一步包含：規劃每一週期性輪廓單元具有一方形輪廓，且對稱該方形輪廓的中央呈放射狀分布配置等量的連通柱面積。