JP5075904B2 - 回路設計図、検査方法、および処理方法 - Google Patents
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- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
- G03F1/84—Inspecting
Description
204…外部ポート
206…ストレージポート
208…自動ローダ
210…アーム
210’…アームの別の状態
210”…アームのさらに別の状態
212…ロボット
214…レチクル
216…レチクルストッカステーション
250…トランジスタの表象
252…拡散層の電子表象
254…ポリ層の電子表象
256…フラグ付きクリティカル領域
258…アクティブ領域
260…ポリシリコンの条片
300…回路パターンデータベース
302…ポリシリコンの条片
304…クリティカルな部分
306…ベース表象
308…シャドウ表象
310…フラグ付き領域
400…回路パターンレイアウト
402,404,406,408…図形
410…セルA
412…セルB
500…第1の例のデータベース
502…セルAの規定
504…セルBの規定
506…セルのリスト
520…第2の例のデータベース
530…第3の例のデータベース
650…レチクル検査ステーション
652…コンピュータシステム
654…設計者の意図に関するデータ
802a…エッジの正の差
802b…エッジの負の差
804a…テスト形状の平均幅
804b…ベースライン形状の平均幅
806…テスト形状
808…ベースライン形状
852…ベースライン形状
854…エッジの差
856…テスト形状
858…ベースライン形状
860…テスト形状
900…レチクル検査ステーション−レチクルストッカステーション
Claims (40)
- 集積回路の設計においてコンピュータによる設計の自動化(EDA)ツールとともに使用される回路設計図であって、
前記回路設計図は、コンピュータ可読媒体上に格納され、集積回路上の前記回路設計図の少なくとも一層に関するレイアウトパターンの電子表象を含み、
前記レイアウトパターンは、
特定のフラグに関連付けられた第1のレイアウト領域と、
前記特定のフラグに関連付けられていない第2のレイアウト領域と
を備え、
前記第1のレイアウト領域は、レチクルまたは集積回路上の第1の処理領域に対応し、
前記第2のレイアウト領域は、前記レチクルまたは前記集積回路上の第2の処理領域に対応し、
前記第1のレイアウト領域の前記特定のフラグは、前記レチクルまたは前記集積回路における前記対応する第1の処理領域が、前記レチクルまたは前記集積回路上の前記第2の処理領域上で実行される第2の検査処理または製造処理と異なる第1の検査処理または製造処理を経ることを示し、
前記第1のレイアウト領域の前記特定のフラグは、前記電子表象を形成する図形に付されたタグとして、検査システムまたは製造システムによって可読である、回路設計図。 - 請求項1に記載の回路設計図であって、前記回路設計図は再使用可能である回路設計図。
- 請求項1または請求項2に記載の回路設計図であって、
前記第1および第2の検査処理または製造処理は、レチクルの検査処理、レチクルの製造処理、集積回路の製造処理、製造された集積回路の検査処理のうちいずれかの工程である回路設計図。 - 請求項1ないし請求項3のいずれか一項に記載の回路設計図であって、
前記回路設計図は、
(i)前記第1のレイアウト領域を示すことなく前記レイアウトパターン全体を含むベース表象と、
(ii)前記レイアウトパターン全体を示すことなく前記第1のレイアウト領域をフラグ付けするシャドウ表象と
を含む、回路設計図。 - 請求項4に記載の回路設計図であって、
前記ベース表象および前記シャドウ表象は、合わせて単一のレチクルを製造または検査するための命令を提供するように構成されている回路設計図。 - 請求項4または請求項5に記載の回路設計図であって、
前記ベース表象は、単一のレチクルに変換されるように構成され、
前記シャドウ表象は、前記単一のレチクルの検査に使用される検査システムに命令を提供するように構成されている、回路設計図。 - 請求項1ないし請求項6のいずれか一項に記載の回路設計図であって、
前記第1の検査処理は、
厳しい基準の閾値を使用して、前記レチクルまたは前記集積回路における前記第1の処理領域を前記第1のレイアウト領域と比較する工程と、
通常の基準の閾値を使用して、前記レチクルまたは前記集積回路における前記第1の処理領域の外側にある前記第2の処理領域を、前記第1のレイアウト領域の外側にある前記第2のレイアウト領域と比較する工程と
を含む回路設計図。 - 請求項1ないし請求項6のいずれか一項に記載の回路設計図であって、
前記第1の検査処理は、厳しい基準の閾値を使用して、前記レチクルまたは前記集積回路における前記第1の処理領域を前記第1のレイアウト領域と比較する工程を含み、
前記レチクルまたは前記集積回路における前記第1の処理領域の外側にある前記第2の処理領域は、前記第1のレイアウト領域の外側にある前記第2のレイアウト領域と比較されない、回路設計図。 - 請求項8に記載の回路設計図であって、
前記厳しい基準の閾値は、前記レチクルの第1の処理領域の線幅を、前記第1のレイアウト領域の線幅と比較するために使用される、回路設計図。 - 請求項8に記載の回路設計図であって、
前記厳しい基準の閾値は、前記レチクルの第1の処理領域の面積を、前記第1のレイアウト領域の面積と比較するために使用される、回路設計図。 - 請求項1ないし請求項10のいずれか一項に記載の回路設計図であって、
前記第1の検査処理は、前記第1の処理領域中に欠陥があるか否かを判断するために実行される、回路設計図。 - 請求項1ないし請求項11のいずれか一項に記載の回路設計図であって、
前記第1の検査処理または製造処理は、前記第2のレイアウト領域に関連付けられた前記第2の検査処理または製造処理とは質的に異なる、回路設計図。 - 請求項1ないし請求項12のいずれか一項に記載の回路設計図であって、
前記レイアウトパターンは、レチクルまたは集積回路上の第3の処理領域に対応する第3のレイアウト領域を含み、
前記第3のレイアウト領域は、前記第1の検査処理または製造処理とは量的に異なる第3の検査処理または製造処理を示す第2のフラグに関連付けられている、回路設計図。 - 請求項1ないし請求項12のいずれか一項に記載の回路設計図であって、
前記レイアウトパターンは、レチクルまたは集積回路上の第3の処理領域に対応する第3のレイアウト領域を含み、
前記第3のレイアウト領域は、前記第1の検査処理または製造処理とは質的に異なる第3の検査処理または製造処理を示す第2のフラグに関連付けられている、回路設計図。 - パターンが形成された処理対象を検査する方法であって、
前記パターンの表象を用意する工程であって、前記表象は、前記表象を形成する図形に付されたタグによってフラグ付けされた複数のフラグ領域と、フラグ付けされていない非フラグ領域とを有し、前記フラグ領域および前記非フラグ領域の各々は、前記パターンにおける個々の領域に対応する、工程と、
前記処理対象上に前記パターンの少なくとも一部を形成する処理を前記処理対象上で実施する工程と、
前記処理対象上において前記パターンが形成された領域のうち、前記表象の前記非フラグ領域に対応する領域のみを検査し、前記表象の前記フラグ領域を検査しないことによって、前記処理対象上に形成されたパターンの欠陥を検査する工程と
を備える方法。 - 前記処理対象は集積回路である請求項15に記載の方法。
- 前記処理対象はレクチルである請求項15または請求項16に記載の方法。
- 前記表象は前記パターンの電子表象である請求項15ないし請求項17のいずれか一項に記載の方法。
- 処理対象を処理する方法であって、
前記処理対象のためのレイアウトパターンの電子表象を処理システムに用意する工程であって、前記電子表象は、前記処理対象の関連クリティカル領域に特殊な製造技術が必要であることを、前記電子表象を形成する図形に付されたタグによって前記処理システムに示すフラグ付きクリティカル領域を有する、工程と、
前記電子表象の前記フラグ付きクリティカル領域に関連付けられた前記処理対象の前記関連クリティカル領域を前記特殊な製造技術で製造し、前記処理対象の他の領域を前記特殊な製造技術とは異なる標準的な製造技術で製造することによって、前記電子表象に基づいて前記処理対象を製造する工程と
を備える方法。 - 請求項19に記載の方法であって
前記電子表象の前記フラグ付きクリティカル領域は、前記処理システムによって可読なフラグを含む方法。 - 請求項19または請求項20に記載の方法であって、
前記電子表象の前記フラグ付きクリティカル領域は、前記レイアウトパターンの全体をベース表象と共に規定するシャドウ表象に規定されている方法。 - 請求項19ないし請求項21のいずれか一項に記載の方法であって、さらに、
前記処理対象の前記関連クリティカル領域を、前記処理対象の他の部分とは異なる態様で検査する工程を含む方法。 - クリティカル領域に関連付けられた特殊分析領域と、通常領域に関連付けられた通常分析領域とを有する処理対象を検査する方法であって、
前記処理対象の電子表象を用意する工程であって、前記電子表象は、前記通常分析領域に関連付けられた通常領域と、前記電子表象を形成する図面に付されたタグによって前記特殊分析領域に関連付けられたフラグ付きクリティカル領域とを有する、工程と、
前記処理対象のテスト像を用意する工程と、
前記テスト像の予想パターンを含むベースライン表象を用意する工程と、
(i)前記処理対象の前記通常分析領域に対応する前記テスト像の領域および前記ベースライン表象の領域を、通常の分析によって比較し、(ii)前記処理対象の前記特殊分析領域に対応する前記テスト像の領域および前記ベースライン表象の領域を、前記通常の分析とは異なる特殊な分析によって比較することによって、前記テスト像を前記ベースライン表象と比較する工程と
を備える方法。 - 請求項23に記載の方法であって、
前記テスト像は電子光学像である方法。 - 請求項23または請求項24に記載の方法であって、
前記特殊な分析は、前記通常の分析より厳しい基準の閾値によって実行される方法。 - 請求項23ないし請求項25のいずれか一項に記載の方法であって、
前記通常の分析は、第1の閾値を使用して、前記テスト像および前記ベースライン表象における対応する形状のエッジ位置を比較し、
前記特殊な分析は、第2の閾値を使用して、前記テスト像および前記ベースライン表象における対応する形状のエッジ位置を比較する、方法。 - 請求項23ないし請求項26のいずれか一項に記載の方法であって、
前記特殊な分析は、前記テスト像および前記ベースライン表象における対応する形状の線幅を比較する方法。 - 請求項27に記載の方法であって、
前記対応する形状はゲート電極である方法。 - 請求項23ないし請求項25のいずれか一項に記載の方法であって、
前記特殊な分析は、前記テスト像および前記ベースライン表象における対応する形状の面積を比較する方法。 - 請求項29に記載の方法であって、
前記対応する形状はバイアスホールまたはコンタクトホールである方法。 - 請求項23ないし請求項30のいずれか一項に記載の方法であって、
前記比較する工程は、前記特殊分析領域における特殊なパラメータが、前記ベースライン表象の特殊分析領域に関連付けられたパラメータに含まれる第1の閾値の範囲内であるか否かを判断する工程を備える方法。 - 請求項31に記載の方法であって、
前記比較する工程は、さらに、前記特殊分析領域における通常のパラメータが、前記ベースライン表象の通常分析領域に関連付けられたパラメータに含まれる第2の閾値の範囲内であるか否かを判断する工程を備える方法。 - 請求項32に記載の方法であって、
前記第2の閾値は前記第1の閾値より大きい値を有する方法。 - 請求項32または請求項33に記載の方法であって、
前記特殊なパラメータは前記特殊分析領域の平均幅または線幅である方法。 - 請求項34に記載の方法であって、
前記通常のパラメータは前記テスト像の通常分析領域におけるエッジ位置である方法。 - 請求項32または請求項33に記載の方法であって、
前記特殊なパラメータは前記特殊分析領域における形状の面積である方法。 - 請求項23ないし請求項36のいずれか一項に記載の方法であって、
前記特殊な分析は、前記通常の分析と質的に異なるアルゴリズムを実行する方法。 - 前記処理対象は集積回路である請求項23ないし請求項37のいずれか一項に記載の方法。
- パターンが形成された処理対象を検査する方法であって、
前記パターンの表象を用意する工程であって、前記表象は、前記表象を形成する図形に付されたタグによってフラグ付けされた複数のフラグ領域と、フラグ付けされていない非フラグ領域とを有し、前記フラグ領域および前記非フラグ領域の各々は、前記パターンにおける個々の領域に対応する、工程と、
前記処理対象上に前記パターンの少なくとも一部を形成する処理を前記処理対象上で実施する工程と、
前記処理対象上において前記パターンが形成された領域のうち、前記表象の前記フラグ領域に対応する領域のみを検査し、前記表象の前記非フラグ領域を、欠陥を許容可能な領域として検査しないことによって、前記処理対象上に形成されたパターンの欠陥を検査する工程と
を備える方法。 - 前記処理対象は集積回路である請求項39に記載の方法。
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