JP5022951B2 - 半導体製造システム - Google Patents

Description

本発明は半導体製造システムに係り、特に設計、製造及び検査の精度向上及びスループットの向上を図ることのできる半導体製造システムに関する。

あるツールが処理結果を標準フォーマット準拠のファイルに出力する場合において、別のツールの入力フォーマットが前記標準フォーマットに準拠していない場合、前記標準フォーマット準拠の出力ファイルを前記別の入力フォーマットに変換するという作業が必要になる。

例えば、非特許文献１の１８０頁Ｆｉｇ１０−１には、あるツールが処理結果を標準フォーマット準拠のファイルに出力し、該出力を別のツールに入力し、これを前記標準フォーマットとは別のフォーマット準拠のファイルに出力することを繰り返すことで所望のフォーマットの処理結果をを得ることが示されている。

また、特許文献１には、個々の装置の特性に合わせて、装置に入力するファイルのフォーマットを変更し、更にファイルの内容にソート等の処理を施すことが示されている。例えば、マスク製造装置の入力となるＣＡＤフォーマットのファイルの内容を加工して、マスク検査装置の入力とすることにより、マスク検査の効率化を図ることが示されている。

また、特許文献２には、前記標準フォーマット準拠のファイルを読み込み、装置内部独自のフォーマットに変換する処理をおこなうことが示されている。例えばマスク製造装置の一つである電子線描画装置では、ＣＡＤフォーマットのファイルを入力し、該ファイルに収められている図形を要素図形例えば矩形や台形の集合に分解し、独自の描画フォーマットに変換することが示されている。

また、特許文献３には、前述のようなフォーマット変換の問題を避けるため、論理設計に共通データベースを設けることが示されている。
Reuse Methodology Manual(ISBN 0-7923-8175-0) 特開２００２−２９６７５３号公報 特開２００２−２９９２１１号公報 ＵＳＰ ６，５０５，３２８

前記従来技術は、ツール間での連携および装置間での連携を、標準フォーマットに準拠したファイルをやりとりすることによって実現していた。このため、フォーマット変換等の煩雑な作業が必要であり、また、前記変換において精度の低下あるいは情報の欠落が生じる。特に、マスク製造用データとなるＣＡＤフォーマットデータの場合には、情報の欠落が著しい。

マスク製造用データとしては、ＧＤＳＩＩというＣＡＤフォーマットを利用することが一般的である。しかし、このＣＡＤフォーマットで表現できる情報は図形情報のみである。すなわち、半導体に係る情報は含まれていない。従って、個々の図形情報を、半導体素子や配線やダミーパターン等の個別部品として識別することはできない。このため、個々の図形ごと、すなわち個々の部品毎に最適な処理を施すことができない。

前記特許文献２に示すように、ＣＡＤフォーマットをマスク製造装置とマスク検査装置で共用することにより、フォーマット変換等の煩雑な作業をなくすることはできる。しかし、マスク検査装置の検査スループットを上げるには不十分である。すなわち、共通データベースを設けることでフォーマット変換の煩雑さを軽減することはできる。しかし前記共通データベースは論理回路設計分野でのデータに限定することで実現しており、マスク製造装置やマスク検査装置等の論理回路設計以降の工程に利用しようとする場合には、現状と同等の処理しか実現きない。

本発明は、これらの問題点に鑑みてなされたもので、半導体の設計、製造及び検査に係る情報をシームレスに扱うことのできる半導体製造システムを提供する。

本発明は上記課題を解決するため、次のような手段を採用した。

半導体設計、製造、検査に関わる複数の情報を、これら各情報間の関連性を表す情報と共に記憶する記憶装置と、該記憶装置、半導体検査装置、半導体製造装置及び半導体設計計算機間をそれぞれ接続するネットワークを備え、半導体設計計算機、前記半導体検査装置及び前記半導体製造装置は、前記ネットワークを介して前記記憶装置にアクセスし、前記関連性を表す情報及び複数の前記半導体製造、検査に関わる情報に対して、前記関連性をたどることによりアクセス可能である。

本発明は、以上の構成を備えるため、半導体の設計、製造及び検査に係る情報をシームレスに扱うことのできる半導体製造システムを提供することができる。

以下、本発明の実施形態を添付図面を参照しながら説明する。図１は、本発明の実施形態にかかる半導体製造システムを説明する図である。図１は、記憶装置（ボリューム）３０００〜３００３、設計環境である計算機１００１〜１００２、製造装置４０００〜４００１及び検査装置４００２を記憶装置用ネットワーク（例えばＳＡＮ（ストレージエリアネットワーク））を利用した半導体製造システムを示している。

図に示すように、ボリューム３０００は論理設計情報１０のインスタンス、チップ情報２０のインスタンス、ネット情報３０のインスタンス、レイヤ情報４０のインスタンス、素子情報５０のインスタンス、セル情報６０のインスタンス、配置情報７０のインスタンス、及び図形情報９０の子クラスのインスタンスを記憶する。

また、ボリューム３００１は材質情報１２０、及び処理結果１３０を記憶する。ボリューム３００２は優先度情報１４０を記憶する。ボリューム３００３は特性情報１００の子クラスのインスタンス、及びプロセス情報１１０のインスタンスとを記憶する。また、これらのボリュームはＳＡＮ２０００に接続される。

また、計算機１０００、１００１、１００２、マスク用電子線描画装置等のリソグラフ装置４０００、ＣＶＤ等のプロセス装置４００１、ＳＥＭ等の検査装置４００２はＳＡＮ２０００及びネットワーク５０００に接続する。

記憶装置用ネットワーク２０００としてＳＡＮを用いる場合には、ネットワークメディアとしてＦＣ（ファイバチャネル）を利用する。この場合には、ＦＣ−ＳＣＳＩ等のプロトコルを使用する。また、Ｅｔｈｅｒｎｅｔ（登録商標）を利用する場合には、ｉＳＣＳＩ等のプロトコルを使用することとなる。なお、記憶装置用ネットワークがＷＡＮ（ワイドエリアネットワーク）の場合には、ＦＣとＥｔｈｅｒｎｅｔ（登録商標）等の混在環境とすることで構築が可能となる。例えば、ＦＣ−ＩＰやｉＦＣＰ等のプロトコル変換を介在させることにより、長距離伝送部分はＩＰパケットで通信することが可能になる。このため大規模な記憶装置用ネットワーク２０００を実現することが可能である。なお、前記ボリュームは、物理的な記憶装置、もしくは論理的な記憶装置を示す単位である。ネットワークをこのように構成することにより、物理的もしくは論理的に分散している記憶装置に記憶されている情報をどの装置からも参照することが可能となる。

図２は、論理情報をＵＭＬ(Unified Modeling Language：統一モデリング言語)の表記に従い、クラスで表現した図である。

論理設計情報１０は、要求仕様や論理設計情報などを情報である。この論理設計情報１０と対応するチップに係る情報がチップ情報２０である。チップ情報２０は、ネット情報３０とレイヤ情報４０と関連する。また、ネット情報３０は、素子情報５０及びセル情報６０と関係し、複数の素子情報５０およびセル情報６０との接続に係る情報を保持する。

レイヤ情報４０は、半導体製造における拡散層、配線層などの各層に係る情報との関連を保持する。また、レイヤ情報４０は材質情報１２０との関係を保持する。チップ情報２０と装置情報１７０は、装置の処理結果１２０によって関連付けられている。

セル情報６０は、プロセス毎に用意される機能部品であり、該部品は複数の層の積み重ねにより実現されるため複数のレイヤ情報４０との関係がある。また、該部品は、トランジスタなどの機能部品と配線などの接続部品の組み合わせで実現されているため、複数の素子情報５０の配置や接続経路の情報を保持する配置情報７０を保持している。さらに、素子は現実には形状をもつため、該形状に係る情報を保持するために複数の図形情報９０を保持する。なお、該図形情報９０は、前記レイヤ情報４０との双方向の関連を保持している。

このように情報の関連を保持することにより、上流の論理設計情報１０から情報の関連をたどることで下流の素子情報５０やセル情報６０を参照することが可能となる。また、標準的な機能を有するセルと、該セルを構成する基本的な素子と、該素子の現実の形状に係る情報を管理することが可能となる。

素子をそのＣＡＤ情報を用いて単なる図形として管理する場合は、素子の種別毎にその製造工程および検査工程を管理することは困難である。しかし、本実施形態のように、素子を例えば素子の機能情報を含む素子情報５０，プロセス毎に用意した機能部品を含むセル情報５０等の情報を用いて管理することにより、素子をその種別毎にその製造工程および検査工程を管理することが可能であり、例えば、素子の種別毎の製造の最適化および検査対象の絞込み等をを実施することができる。

図３は、論理情報である素子情報の関連をクラスで表現した図である。素子情報５０は、基本的な動作をおこなう部品であり、実際の形状に係る図形情報９０との関連を保持している。また、素子情報５０は、該素子の特性にかかる特性情報１００との関連を保持する。該特性情報１００はプロセスへの依存度が高いためプロセス情報１１０との関係がある。また、プロセス情報１１０は、材質情報１２０との関係を保持する。なお、素子情報５０は、さまざまな装置の情報と関係する場合があるので、装置情報１７０との関係を保持する。さらに、素子情報５０は、各素子の優先度情報１４０との関連を保持する。

素子情報５０は、すべての素子の親クラスであり、実際の素子は、図示しないトランジスタ、コンタクト、配線、ビア、パッドのような子クラスが継承関係にある。例えば、前記トランジスタには、特性情報としてトランジスタ特有のトランジスタ特性との関連を保持する。この場合、前記トランジスタ特性には、ＳＰＩＣＥモデルで利用されるデバイスパラメータの情報等を保持する。

このように情報の関連を保持することにより、各素子、該素子の現実の形状に係る情報、及び該素子の特性を管理することが可能となる。これにより、素子固有の形状や特性の情報、例えば、マスク製造における描画したい図形と光近接補正（ＯＰＣ）を考慮した描画すべき図形の双方の図形を図形情報９０として管理することができる。

図４は、論理情報である図形情報をクラスで表現した図である。図形情報９０は、図形を表現する情報を保持するものであり、少なくとも図形の外接領域を示す始点の座標９１、及び終点の座標９２を有する。座標９１は、Ｘ座標とＹ座標を保持するクラスである。なお、図形情報９０は親クラスであり、子クラスである領域９８は複数の図形を含む。

また、図形情報９０は、図示しない経路、多角形、矩形、扇型もしくは楕円、ドーナッツ、ドット、台形などの標準的な図形形状の子クラスを派生する。前記経路は、幅や端点形状などのスタイルの情報を有し、１線分の開始と終了に相当する２つの座標９１の情報との関連を保持する。前記多角形は、充填形態などのスタイルの情報を有し、三角形に相当する３つの座標の情報との関連を保持する。前記矩形は、前記多角形と同様に充填形態などのスタイルの情報を有する。前記扇形もしくは楕円は、開始角および終了角の情報を有する。前記ドーナッツは、外円の半径である外半径と内円の半径である内半径を有する。前記ドットは、前記矩形のパターンが固定の形態である。前記台形は、短辺を示す２つの座標との関連を有する。 このように図形情報を抽象化して管理することにより、情報の扱いを簡略化することが可能となり、ＣＡＤデータなどのフォーマットに依存することなく、情報のやり取りが可能となる。

図５は、論理的情報である図形情報、描画情報等の関連をクラスで表現した図である。図は、図形情報、電子線マスク描画装置もしくは電子線直接描画装置の開口情報、それらの描画結果を検査するマスク検査装置の画像情報または該マスクを使用したステッパ−の処理結果を検査するウェハ検査装置の画像情報の関連を示す。

開口情報１８０は図形情報９０の派生クラスである。開口情報１８０は、実際の開口との対応をつけるために番号等の情報を有する。実際の開口はアパーチャと呼ばれる基板に複数存在するので、この関係を模擬するためにアパーチャ情報１９０は複数の開口情報１８０との関連を保持し、各開口情報１８０はアパーチャ情報１９０との関連を保持している。また、開口情報１８０は、照射条件１５０でのテスト描画の結果である描画画像１４０との関係を保持している。描画画像１４０は、画像情報１６０の子クラスである。

このように、開口情報１８０及び該開口によるテスト描画の結果を保持することにより、装置の実描画結果である描画画像と前記テスト描画画像の比較が可能となり、開口による描画不良の抽出を容易に行うことができる。

図６は、アパーチャと開口の例を示した図である。アパーチャ情報１９０に対応するアパーチャ１３１は、複数のアパーチャカテゴリ１３２を備える。また、アパーチャカテゴリ１３２は複数の開口１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８を備える。

次に、半導体の製造装置及び検査装置における処理について説明する。

図７は、図形密度に応じて描画装置のステージ速度を可変制御する例を説明する図である。描画領域内に存在する図形の密度に応じて、ステージ速度を可変にすることで描画速度を調整することができる。

描画装置は描画可能領域内の図形情報のインスタンスを取得する（ステップ１００）。図形情報のインスタンスは、図２のチップ情報２０とレイヤ情報４０の関係、及びレイヤ情報４０と図形情報９０の関連をもとに取得することができる。次いで、ステージ移動方向（Ｙ軸）の図形密度を計算する（ステップ１１０）。インスタンスがなくなるまで、図形密度を計算し（ステップ１２０）、図形密度を判定する（ステップ１３０）。

図形密度が高い場合はステージの移動速度を遅くし（ステップ１４０）、図形密度の低い場合はステージの移動速度を早くする（ステップ１５０）。また、図形密度に変化がなければ、移動速度を維持する。このようにステージの移動速度を調整することにより、スループットを改善できるとともに、図形密度の高いところにおける図形の精度を十分に確保することができる。

図８は、図形密度に応じてステージ速度をスケジューリングする例を説明する図である。図に示すように、描画領域内に存在する図形の密度に応じてステージ速度をスケジューリングする。描画装置は、ステージ移動長が最長で、かつ描画幅が最大となるストライプと呼ばれる描画単位がある。

まず、このストライプ領域の図形情報のインスタンスを取得する（ステップ１０２）。次いでステージ移動方向（Ｙ軸）の図形分布を計算する（ステップ１１２）。インスタンスがなくなるまで、図形密度分布を計算する（ステップ１２２）。次いで、Ｙ軸方向の図形密度の分布を探査する（ステップ１３２）。図形密度が低い位置はステージの移動スケジュールを高速に設定し（ステップ１４２）、図形密度が高い位置は低速に設定する（ステップ１５２）。

図形情報のインスタンスがなくなるまで、各インスタンス毎に移動スケジュールを設定する（ステップ１６２）。このように、移動スケジュールを設定するすることにより、設定したスケジュールをもとにスループットおよび描画の精度を推測することができる。また、スループットおよび精度に問題があるばあいには描画前にスケジュールを変更することができる。
図９は、描画領域内に存在する素子の役割に応じてステージ速度を可変にする例を説明する図である。描画領域内に存在する素子の役割に応じてステージ速度を可変にすることにより、描画速度を調整することができる。

描画装置は、描画可能領域内に存在する素子の素子情報のインスタンスを取得し（ステップ２００）、素子の役割情報のインスタンスを取得する（ステップ２１０）。次いで、素子の役割を判定する（ステップ２２０）。役割は、素子クラス５０の機能メンバデータから取得することができる。素子の役割をもとに要求される描画の精度を判定し、高精度が求められない素子、例えばダミーパッドの場合にはステージの移動速度を早くする（ステップ２５０）。また、高精度が求められる素子、例えばトランジスタのゲートの場合にはステージの速度を遅くする（ステップ２４０）。以上の処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ２６０）。

このように描画する素子の役割に応じてステージ速度を可変にするすることで、スループットを改善することができる。また、高精度が要求される素子はその精度を高精度に保持することができる。

図１０は、描画領域内に存在する素子の役割に応じてステージ速度をスケジューリングする例を説明する図である。まず、描画装置は、前記ストライプ領域の素子情報のインスタンスを取得し（ステップ２０２）、ステージ移動方向に沿って各素子の役割情報のインスタンスを取得する（ステップ２１２）。次いで取得した素子の役割情報をもとに各素子の役割を判定する（ステップ２２２）。

精度が要求される素子に対応する図形の位置ではステージ移動速度を低速に設定し（ステップ２４２）、精度が要求されない素子に対応する図形の位置では高速に設定する（ステップ２５２）。以上の処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ２６２）。

このようにして、各素子の役割に応じて移動速度のスケジュールを作成することができる。また、作成したスケジュールをもとに事前にスループットおよび精度を推測することができる。このためスループットあるいは精度に問題がある場合、描画前に作成したスケジュールを変更することができる。

図１１は、素子の優先度（重要度）に応じてステージ速度を可変にする例を説明する図である。素子の優先度に応じてステージ速度を可変にすることのより描画速度を調整することができる。

描画装置は、描画可能領域内の素子のインスタンスを取得する（ステップ３００）。次いで素子の優先度情報のインスタンスを取得する（ステップ３１０）。

優先度は、優先度クラス１２０のレベルメンバデータから取得することができる。次いで優先度を判定する（ステップ３２０）。素子の優先度が高い場合、例えば素子が基準電圧を作成する素子のゲートの場合にはステージの移動速度を低速に設定する（ステップ３３０）。素子の優先度が低い場合はステージの移動速度を高速に設定する（ステップ３４０）。この処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ３５０）。このように素子の優先度に応じてステージ速度を可変にするすることにより、スループットを改善することができるとともに、素子の優先度に応じた精度で描画を行うことができる。

図１２は、素子の優先度（重要度）に応じてステージ速度をスケジューリングする例を説明する図である。まず、描画装置は、前記ストライプ領域の素子情報のインスタンスを取得する（ステップ３０２）。ステージ移動方向に沿って各素子の優先度情報のインスタンスを取得する（ステップ３１２）。次いで、優先度を判定し（ステップ３２２）、判定した素子の優先度に応じて、優先度が高い素子に対応する図形の位置ではステージの稼動スケジュールを低速に設定する（ステップ３４２）。優先度が低い素子に対応する図形の位置ではステージの稼動スケジュールを高速に設定する（ステップ３５２）。この処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ３６２）。

このように素子の優先度（重要度）に応じてステージ速度をスケジューリングすることができる。また、作成したスケジュールをもとに事前にスループットおよび精度を推測できる。また、推測したスループットあるいは精度に問題がある場合には、描画前にスケジュールを変更することができる。

図１３は、複数の半導体層（レイヤ）の図形情報を元にマスクデータに補正を施す処理を説明する図である。まず、被補正層の図形情報のインスタンスを取得する（ステップ４００）。次いで、他層のレイヤ情報のインスタンスを取得し（ステップ４１０）、さらに他層の図形情報のインスタンスを取得する（ステップ４２０）。次いで、前記取得した被補正層の図形情報と他層の図形情報をもとに補正を実施し（ステップ４３０）、補正情報を記憶する（ステップ４４０）。この処理を必要な数の層の全てについて補正を実施する（ステップ４５０）。

このように複数の半導体層（レイヤ）の図形情報を元にマスクデータに補正を施すことにより、例えば電子線描画装置における電子の透過および反射による影響を補正することができる。

図１４は、複数の半導体層の情報を元に検出した図形の面積及び図形の重なりをもとにマスクデータに補正を施す処理を説明する図である。まず、被補正層の情報を取得する（ステップ４０２）。次いで、他層のレイヤ情報のインスタンスを取得し（ステップ４１２）、さらに他層の図形情報のインスタンスを取得する（ステップ４２２）。次いで、被補正層の図形と重なる領域あるいは被補正層の図形に影響がおよぶ近接領域に存在する図形のインスタンスを選択する（ステップ４３２）。次いで、前記選択した他層の図形の重なった部分の面積および層膜厚の相関をもとにマスクデータに補正を施す（ステップ４４２）。次いで、補正情報を記憶する（ステップ４５２）。以上の処理を必要な数の層について実施する（ステップ４６２）。

このように補正に係る図形を被補正層の図形と重なる領域あるいは被補正層の図形に影響がおよぶ近接領域に存在する図形に限定することにより補正計算処理に要する時間を短縮することができる。

図１５は、複数の半導体層の各層を構成する材料の材質情報をもとに補正をおこなう処理を説明する図である。まず、被補正層の素子情報のインスタンスを取得する（ステップ５００）。次いで、他層のレイヤ情報のインスタンスを取得し（ステップ５１０）、さらに他層の材質情報のインスタンスを取得する（ステップ５２０）。次いで、被補正層の材質情報と他層の材質情報に基き補正を実施し（ステップ５３０）、補正情報を記憶する（ステップ５４０）。以上の処理を必要な数の層について実施する（ステップ５４０）。

このように各層の材質に応じた補正を実施することができる。このため、例えば電子線描画装置における電子の透過および反射による影響を考慮することができ、補正の精度を向上させることができる。

図１６は、検査結果のインスタンスを取得し、取得したインスタンスをもとに描画データに補正をかける例を説明する図である。図では、マスクを製造するためのマスク用電子線描画装置、前記マスクを検査するマスク検査装置、前記マスクを使用して露光する露光装置、及び前記マスクのパターンが焼き付けられたウェハを検査するウェハ検査装置を使用する場合を例に説明している。

まず、図形情報のインスタンスを取得（ステップ６００）。該図形情報に相当するマスク検査結果を取得する（ステップ６１０）。図の例では、流れ図の左方に図示するように、マスク検査結果と図形情報との間にはずれがないことがわかる。次いで、前記図形情報に相当するウェハ検査結果を取得する（ステップ６２０）。図の例では、ウェハ検査結果は図形情報よりも右にずれていることがわかる。前記図形情報とマスク検査結果とウェハ検査結果とを元に精度の許容範囲にあるかどうかを判断し（ステップ６３０）、許容範囲外のときには、前記図形情報とマスク検査結果とウェハ検査結果との相関関係を導き出す（ステップ６４０）。図の例では、図形のずれがベクトルとして右方向への一定値が得られる。次いで、この相関関係を元に、図形情報に補正を施す（ステップ６５０）。図の例では、ずれのベクトルを補正するために、逆方向つまり左方向に図形情報をずらす。次いで前記補正した情報を記憶する（ステップ６６０）。以上の処理を図形が存在するまで繰り返す（ステップ６７０）。

このように、描画データに補正をかけることにより、ステッパー等の露光装置での不具合を上流側の処理である図形情報のインスタンスにフィードバックすることができる。なお、図の例では図形情報にフィードバックしているが、論理設計情報まで遡ってフィードバックをかけることも可能である。このようにフィードバックをかけることにより、各装置の機差に応じたデータ修正を行うことができる。

図１７は、図形情報に基づいてレジストの種類を選択する処理を説明する図である。まず、領域内の図形を取得し（ステップ７００）、図形の総面積を計算する（ステップ７１０）。描画領域の面積と図形の総面積（露光面積）との差分と、図形の総面積を比較し（ステップ７２０）、図形の総面積が大きい場合にはネガレジストを選択する（ステップ７３０）。また、図形の総面積が小さい場合にはポジレジストを選択する（ステップ７４０）。これにより露光面積を低減することができる。

図１８は、素子情報に基づいて、該素子を検査すべきか否かを決定する処理を説明する図である。図の例では、被検査対象素子の役割（用途）に応じて検査すべきか否かを判定するものである。まず、検査領域内の素子情報のインスタンスを取得する（ステップ８００）。次いで、素子情報の役割情報のインスタンスを取得する（ステップ８１０）。役割情報が予め設定した条件に合致するか否かを判定する（ステップ８２０）。例えば、ダミーパッドの場合には検査せず、その他の場合には検査を実行する（ステップ８３０）。以上の処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ８４０）。

このように役割に応じて検査対象の絞込みをすることにより検査のスループットを向上することが可能となる。

図１９は、被検査対象素子の優先度（重要度）情報に基いて検査すべきか否かを決定する処理を説明する図である。まず、検査領域内の素子情報のインスタンスを取得する（ステップ９００）。次いで素子情報の優先度情報のインスタンスを取得する（ステップ９１０）。次いで優先度に応じて検査すべきか否かを判定する（ステップ９２０）。検査すべき優先度の素子の場合には検査を実行する（ステップ９３０）。以上の処理を素子情報のインスタンスがなくなるまで繰り返す（ステップ９４０）。

このように優先度に応じて検査対象の絞込みをすることにより検査のスループットを向上することが可能となる。

図２０は、図形情報における補正情報に基いて検査すべきか否かを決定する処理を説明する図である。図の例では、補正を施された部分のみを検査している。

まず、検査領域内の図形情報（流れ図の左方に示す）のインスタンスを取得する（ステップ１０００）。次いで、補正情報のインスタンスを取得する（ステップ１０１０）。補正情報は、補正前の図形情報９０とは別に、図形情報９０のインスタンスとして素子情報５０の描画情報のひとつとして保持することが可能である。前記図形情報と前記補正情報との図形演算を行う（ステップ１０２０）。ここでは図形の差分を求める。差分図形が存在する場合にはステージを差分図形上に移動し（ステップ１０３０）、該図形部分を検査する（ステップ１０４０）。

次いで、差分図形の有無を判定し（ステップ１０５０）、差分図形がなくなるまで前記ステージの移動と検査を繰り返す。以上の処理を図形情報のインスタンスがなくなるまで繰り返す（ステップ１０６０）。

このように検査対象を補正が施された部分に絞り込むことにより検査のスループットを向上することが可能となる。

図２１は、図形情報に基いて予め設定した特定形状を有する部分のみ検査対象ととして設定する処理を説明する図である。まず、検査領域内の図形情報のインスタンスを取得する（ステップ１１００）。次いで、描画データを取得し（ステップ１１１０）、形状の判定を行う（ステップ１０２０）。例えば、４５度、１３５度、２２５度、３１５度の頂点を有するかどうかを判定する。該判定で一致する図形の場合には検査を実行する（ステップ１１３０）。以上の処理を図形情報のインスタンスがなくなるまで繰り返す（ステップ１１４０）。

このように特定形状の部分に検査対象を絞り込むことにより検査のスループットを向上することが可能となる。

図２２は、図形情報に基づいてセルプロジェクションによる描画を判定し、セルプロジェクションによる描画と判定した場合は検査対象から外す処理を説明する図である。図の例では、セルプロジェクションによる描画は均一でかつ高精度の描画を安定して行うことができることを前提に検査対象から外す。まず、処理領域内の図形情報のインスタンスを取得する（ステップ１２００）。次いで、前記図形情報の描画情報のインスタンスを取得する（ステップ１２１０）。描画情報が図形情報９０の子クラスである開口情報１２０に、セルプロジェクションを実行するためのアパーチャ番号が付与されているかを判定する（ステップ１２２０）。描画情報にセルプロジェクションのアパーチャ番号が付与されたいた場合には検査せず、描画の座標情報のみの場合には検査を実行する（ステップ１２３０）。以上の処理を図形情報のインスタンスがなくなるまで繰り返す（ステップ１２４０）。

このように検査の必要のない部分を検査対象から外すことにより検査のスループットを向上することが可能となる。

図２３は、素子の役割に応じて、補正の是非を判定する例を示す図である。図では補正として光学的近接補正（ＯＰＣ）を例に説明する。まず、領域内の素子情報のインスタンスを取得する（ステップ１３００）。次いで素子情報の役割情報のインスタンスを取得する（ステップ１３１０）。前記役割情報が、予め設定した条件に合致するかどうかを判定する（ステップ１３２０）。前記条件と一致する場合にはＯＰＣを実行する（ステップ１３３０）。

前記条件としては、例えば配線層において、ダミーパッドであれば精度を必要としないため「ＯＰＣ不要」と設定し、配線やビアであれば精度を要するため「ＯＰＣ必要」と設定しておく。なお、配線を「ＯＰＣ必要」と設定する場合において、例えば電源配線やクロック配線は厳密にＯＰＣを施し、その他の配線については粗くＯＰＣを施す等差別化して設定することもできる。以上の処理を図形情報のインスタンスが存在するまで繰り返し実行する（ステップ１３４０）。

このように補正すべき対象を絞り込むことにより、補正処理の時間を短縮することが可能となる。

図２４は、半導体製造システムにおける計算機および記憶装置の配置例を示す図である。図の例では、計算機および記憶装置を物理的に分離する。また、各装置間では論理的に計算機および記憶装置を共有することができる。

クリーンルーム５０１０には、リソグラフ装置４０００、プロセス装置４００１、検査装置４００２が設置されており、それぞれはスイッチやファブリックなどの中継装置２０１０に接続されている。計算機室５０２０には、計算機１０００，１００１，１００２が設置されており、それぞれはスイッチやファブリックなどの中継装置２０２０に接続されている。データセンタ５０３０には、記憶装置３０００，３００１，３００２，３００３が設置されており、それぞれはスイッチやファブリックなどの中継装置２０３０に接続されている。また、クリーンルーム５０１０、計算機室５０２０、データセンタ５０３０はそれぞれ通信路２１００、及び２１１０を介して接続されている。

このように構成することにより、例えば、装置が設置される半導体製造現場のクリーンルーム５０１０に計算機及び記憶装置を設置すること不要となるため、クリーンルーム５０１０の床面積を削減することが可能となる。また、クリーンルームの施工および維持コストを低減することができる。

また、計算機１０００、１００１、１００２をクリーンルーム５０１０から排除することにより、計算機の入れ替え等の保守作業が容易になるとともに、廃熱やＥＭＣの問題を軽減することが可能となる。さらに、重要なデータであるインスタンスはクリーンルーム５０１０とは別のデータセンタ５０３０で管理することが可能となり、地震等の災害対策にも有利である。

また、通信路２１００、２１１０、及びスイッチまたはファブリック２０１０、２０２０、２０３０を選択することにより、半導体製造システムの分散規模をスケーラブルに変更することが可能となる。例えば、通信路２１００、２１１０、スイッチまたはファブリック２０１０、２０２０、２０３０をファイバ・チャネル対応とし、光ケーブルを採用すると、最長１０Ｋｍの範囲での分散が可能である。また、通信路２１００、２１１０を広域ＩＰ網とすると、世界規模の分散が可能となる。

以上説明したように本実施形態によれば、半導体の設計製造及び検査に係る情報を論理的に記録し、更に記録した情報に優先度等のメタデータを付与する。これにより半導体の論理設計、製造、及び検査部門間においてデータをシームレスに扱うことができる。このためフォーマット変換が不要となり、かつフォーマット変換に伴うデータの欠落がなくなる。これにより設計製造及び検査の各部門における処理の精度を向上することができ、また、スループットを向上することができる。

本発明の実施形態にかかる半導体製造システムを説明する図である。 論理情報をＵＭＬの表記に従い、クラスで表現した図である。 論理情報である素子情報の関連をクラスで表現した図である。 論理情報である図形情報をクラスで表現した図である。 論理的情報である図形情報、描画情報等の関連をクラスで表現した図である。 アパーチャと開口の例を示した図である。 図形密度に応じて描画装置のステージ速度を可変制御する例を説明する図である。 図形密度に応じてステージ速度をスケジューリングする例を説明する図である。 描画領域内に存在する素子の役割に応じてステージ速度を可変にする例を説明する図である。 描画領域内に存在する素子の役割に応じてステージ速度をスケジューリングする例を説明する図である。 素子の優先度に応じてステージ速度を可変にする例を説明する図である。 素子の優先度に応じてステージ速度をスケジューリングする例を説明する図である。 複数の半導体層（レイヤ）の図形情報を元にマスクデータに補正を施す処理を説明する図である。 複数の半導体層の情報を元に検出した図形の面積及び図形の重なりをもとにマスクデータに補正を施す処理を説明する図である。 複数の半導体層の各層を構成する材料の材質情報をもとに補正をおこなう処理を説明する図である。 検査結果のインスタンスを取得し、取得したインスタンスをもとに描画データに補正をかける例を説明する図である。 図形情報に基づいてレジストの種類を選択する処理を説明する図である。 素子情報に基づいて、該素子を検査すべきか否かを決定する処理を説明する図である。 被検査対象素子の優先度情報に基いて検査すべきか否かを決定する処理を説明する図である。 図形情報における補正情報に基いて検査すべきか否かを決定する処理を説明する図である。 図形情報に基いて予め設定した特定形状を有する部分のみ検査対象ととして設定する処理を説明する図である。 図形情報に基づいてセルプロジェクションによる描画を判定し、セルプロジェクションによる描画と判定した場合は検査対象から外す処理を説明する図である。 素子の役割に応じて、補正の是非を判定する例を示す図である。 半導体製造システムにおける計算機および記憶装置の配置例を示す図である。

符号の説明

１０ 論理設計情報
２０ チップ情報
３０ ネット情報
４０ レイヤ情報
５０ 素子情報
６０ セル情報
７０ 配置情報
９０ 図形情報
１００ 特性情報
１１０ プロセス情報
１２０ 材質情報
１３０ 処理結果
１４０ 優先度情報
１５０ 照射条件
１６０ 画像情報
１７０ 装置情報
１８０ 開口情報
１９０ アパーチャ情報
１０００，１００１，１００２ 計算機
２０００ 記憶装置用ネットワーク（ＳＡＮ）
３０００，３００１，３００２，３００３ 記憶装置
４０００ リソグラフ装置
４００１ プロセス装置
４００２ 検査装置
５０００ ＬＡＮ

Claims (5)

1. 半導体設計、製造、検査に関わる複数の情報を、これら各情報間の関連性を表す情報と共に記憶する記憶装置と、
   該記憶装置、半導体検査装置、半導体製造装置及び半導体設計計算機間をそれぞれ接続するネットワークを備え、
   半導体設計計算機、前記半導体検査装置及び前記半導体製造装置は、前記ネットワークを介して前記記憶装置にアクセスし、前記関連性を表す情報及び複数の前記半導体製造、検査に関わる情報に対して、前記関連性をたどることによりアクセス可能であることを特徴とする半導体検査システム。
2. 請求項１記載の半導体検査システムにおいて、
   前記半導体検査装置は前記半導体設計、製造、検査に関わる複数の情報のうち素子の役割に基づいて検査対象を選択することを特徴とする半導体検査システム。
3. 請求項１記載の半導体検査システムにおいて、
   前記半導体設計、製造、検査に関わる複数の情報のうち素子の優先度の情報に基づいて検査対象を決定することを特徴とする半導体検査システム。
4. 請求項１記載の半導体製造システムにおいて、
   前記半導体検査装置は前記半導体設計、製造、検査に関わる複数の情報のうち補正情報に基づいて検査位置を決定することを特徴とする半導体検査システム。
5. 請求項１記載の半導体検査システムにおいて、
   前記記憶装置を複数備え、前記半導体設計、製造、検査に関わる複数の情報が、複数の記憶装置に分かれて記憶されていることを特徴とする半導体検査システム。

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