JP2004226965A - 光近接効果補正のために集積回路を分類する方法及びシステム - Google Patents

光近接効果補正のために集積回路を分類する方法及びシステム Download PDF

Info

Publication number
JP2004226965A
JP2004226965A JP2003425354A JP2003425354A JP2004226965A JP 2004226965 A JP2004226965 A JP 2004226965A JP 2003425354 A JP2003425354 A JP 2003425354A JP 2003425354 A JP2003425354 A JP 2003425354A JP 2004226965 A JP2004226965 A JP 2004226965A
Authority
JP
Japan
Prior art keywords
local task
instructions
region
readable medium
computer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003425354A
Other languages
English (en)
Inventor
Alexandre E Andreev
アレクサンドレ・イー・アンドリーブ
Ivan Pavisic
イヴァン・パヴィシック
Lav D Ivanovic
ラブ・ディー・イヴァノヴィック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JP2004226965A publication Critical patent/JP2004226965A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441Optical proximity correction [OPC]

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

【課題】計算資源及び時間を著しく節約できる光近接効果補正(OPC)の方法を提供すること。
【解決手段】ICチップを複数の局所タスク領域に分割するステップ204と、一致する局所タスク領域を識別するステップ206と、OPC分類モジュールによって一致する局所タスク領域を対応するグループに分類するステップ212と、一致する局所タスク領域のそれぞれのグループにOPCを実行するステップ216とによって構成される。
【選択図】図2

Description

この出願は、同日に出願され同じものに譲渡された同時継続中の"Method and System for Hierarchy Driven Chip Covering for OPC Purposes"と題する米国特許出願の関連出願である。
本発明は、集積回路チップ・デザインに関し、更に詳しくは、集積回路デザインに対して光近接効果補正を実行することに関する。
集積回路(IC)の最小形状サイズは、年ごとに縮小してきている。このサイズの縮小に伴い、様々なプロセス上の制限により、ICの製造はより困難になっている。そのような制限が生じている製造技術の分野の1つの領域に、フォトリソグラフィがある。
フォトリソグラフィは、レジスト・コーティングされたシリコン・ウエハの領域を選択的に放射パターンに露光させ、露光されたレジストを現像してウエハ層の領域を選択的に保護することを含む。
フォトリソグラフィ装置の中心的な構成要素として、ICデザインにおける1つの層の形状に対応するパターンを含む「レチクル」がある。レチクルは、典型的には、パターニングのなされたクロムなどの光を遮断する材料で被覆された透明のガラス板を含む。レチクルは、予め選択された波長を有する放射を生じさせる放射源と「ステッパ」装置の一部を形成する合焦(焦点)レンズとの間に配置される。ステッパの下側には、レジストで被覆されたシリコン・ウエハが置かれる。放射源からの放射がレチクルの上に向けられると、光はガラスを通過し(クロム・パターンを有していない領域)、レジスト被覆されたシリコン・ウエハの上に射影される。このようにして、レチクルのイメージがレジストに転写される。
光は、レチクルを通過する際に、クロムのエッジによって屈折され散乱される。これにより、射影されたイメージは、いくらかの丸みやそれ以外の光学的な歪みを生じる。そのような効果は、形状のサイズが大きなレイアウト(測長(クリティカル・ヂメンジョン、CD)が約1ミクロンよりも大きなレイアウト)の場合には比較的小さな困難しか生じないが、1ミクロンよりも小さな形状を有するレイアウトでは、無視することができない。この問題は、フォトリソグラフィ・プロセスにおいて用いられる光の波長に近い形状サイズを有するICデザインでは、特に顕著になる。
この問題に対処するため、光近接効果補正(OPC)と称されるレチクル補正技術が、開発されている。光近接効果補正は、回折及び散乱の歪み効果を克服するように選択された位置においてレチクル・デザインに暗い領域を加え、及び/又は、暗い領域を取り除くことを含む。典型的には、OPCは、所望のICパターンのデジタル表現に対して実行される。第1に、デジタル・パターンが、光学的な歪みが生じる領域を識別するソフトウェアを用いて評価される。次に、光近接効果補正がなされて、歪みが補償される。この結果として得られるパターンが、最終的に、レチクル・ガラスの上に転写される。
現在行われているOPCは、レチクル・デザインのデジタル表現を修正することを含む。この修正は、OPCを実行するのに適したソフトウェアを有するワークステーションなどのコンピュータによって実行される。デザイン上のCDよりも小さな距離だけ離間している点が順に評価され、必要に応じて補正される。それぞれの点の評価には、周囲の形状を2次元的に分析し、問題のある回折が生じる可能性があるかどうかが判断される。可能性があると判断される場合には、適切な補正(例えば、セリフ又はセグメントの除去)が行われる。
マスク・デザイン全体の補正を行う際にOPCを用いることに伴う問題点は、集積回路デザインを光学的に補正するためには時間及び計算能力の点で実質的な負担が存在するということである。例えば、それほど複雑とはいえない集積回路デザインであっても、OPCアルゴリズムを最新で最速のワークステーションにおいて用いたとしても、OPCを用いて補正を行うには少なくとも数日を要する場合がある。
OPCの計算的なコストは、補正には複数の小さなセリフをデザイン形状のコーナーに加えたり、ラインの横方向のセクションから取り除いたり、それに追加したり、移動させたりすることを含むことが多いということを考えれば、理解できるであろう。修正は、非常に精細な粒度で当初のパターンを評価した後でのみ、なされる。典型的には、約0.02マイクロメートル未満(0.25ミクロンのCD技術を用いる場合)だけしか分離されていない潜在的な補正点を評価することが含まれる。典型的なレチクル・デザインには、平均サイズが0.5x0.5マイクロメートルの、約5000万から1億個の「矩形」が含まれることに注意してほしい。それぞれの矩形におけるそしてその周囲の形状は、2次元的に評価されなければならない。例えば、考慮している点が補正されるべきであるのかという判断は、周囲の点の5x5のグリッドをまず評価した後でなければ可能ではないのである。このプロセスには非常に時間を要するし、著しい量の計算資源が要求される。というのは、1つのICチップにおいてOPCを実行するには、きわめて大量のデータの評価が必要であるからである。
従って、必要であるのは、ICチップにおいてOPCを効率的かつ正確に実行するためのシステム及び方法である。本発明は、そのような必要性に向けられたものである。
本発明は、ICチップを一致する(congruent)タスクで構成されるグループに分類することによって、ICチップ上でOPCを実行する方法及びシステムを提供する。本発明のシステム及び方法は、ICチップを複数の局所タスク領域に分割するステップと、一致する局所タスク領域を識別するステップと、一致する局所タスク領域を対応するグループに分類するステップと、一致する局所タスク領域のそれぞれのグループにOPCを実行するステップと、を含む。
ICチップにおいて一致する局所タスク領域を識別してグループ化することにより、この出願において開示されている方法及びシステムによると、ただ1つのOPC手順(例えば、評価や補正)だけが、一致する局所タスク領域のグループごとに実行される必要がある。評価されるデータ量と実行される補正の数とは、OPCがICチップ・デザインの反復的な部分に対して実行されないために、著しく減少し、その結果として、計算資源及び時間が著しく節約できる。
本発明は、ICチップ・デザインに対してOPCを実行する方法及びシステムに関する。以下の説明は、この技術分野の当業者が本発明を実施し使用することを可能にするようになされており、特許出願としてその要件を満たすようになされている。好適実施例や包括的な原理及び特徴に対する様々な修正は、当業者には容易に明らかになるはずである。従って、本発明は、実施例に限定されることはなく、ここに記載されている原理及び特徴と一貫性を有する最も広い範囲に解釈されるべきである。
既に述べたように、OPCは、潜在的な光回折効果を考慮してマスク・デザインを補正する技術である。従来型のシステムでは、マスク・デザインが完全に作成された後で、OPC技術を用いて補正がなされる。OPC技術の例として、Otto, et al., Automate Optical Proximity Correction - A Rules-based Approach, SPIE Optical/Laser Microlithography VII, March 1994, and Helmsen et al. 3D Lithography Cases for Exploring Technology Solutions and Benchmarking Simulators, SPIE: Optical/Laser Microlithography VI, pp. 382-394, March 1994がある。これらの文献は、その全体をこの出願において援用する。上述したように、集積回路デザインの全体に対してOPCを実行するには、相当な時間と計算資源が必要になる。その理由は、マスク・デザインにおける膨大な数の微小な形状に対する大量のデータを評価し補正しなければならないからである。
本発明の方法及びシステムは、データの同一のグループを整理統合することによってOPCのために評価されるデータ量を減少させることを目指している。ICチップ・デザインは、典型的には、チップの全体を通じて反復される多数の要素すなわち構築ブロックから構成されている。これらの構築ブロックは階層的であり、その要素の階層上の位置に応じて、セル、マイクロセル、コアなどと称される。例えば、セルは単純なフリップフロップやSRAM回路を表し、他方で、マイクロセルは複数のセルが組み込まれているより複雑な要素(例えば、大型の加算器)を表している。最も低いレベルの構築ブロックとして
多角形があるが、これは、形状とも称される。
ICチップは、多数の形状を含むのが典型的であるが、マイクロセルは比較的少数を含むのが一般的である。マイクロセルはICチップ・デザインの全体を通じて反復的に使用されるので、一致する(すなわち、同一又は類似する)形状の配置が固有である。
本発明によると、ICチップ・デザインは、局所タスク領域に分割される。一致する、すなわち、同一又は類似の、局所タスク領域が、次に、識別されグループ化される。一致する局所タスク領域をグループ化することによって、あるグループにおけるただ1つの代表的な局所タスク領域からのデータが評価され補正される必要がある。これにより、OPCのために評価されるデータ量が減少し、それにより、時間及び計算資源が節約される。結果的に得られる補正は、そのグループの中のすべての局所タスク領域に適用することができる。
本発明は、ソフトウェア・プログラムとして実現されるが、このソフトウェア・プログラムは、ある好適実施例では、図1に示されている工学用ワークステーション又はそれ以外のタイプのコンピュータ・システム102上で動作する。本発明が動作しうる環境を図解しているブロック図である図1を参照すると、ワークステーション102は、例えば通常のハードディスク記憶装置などの不揮発性記憶装置106に結合されたマイクロプロセッサ104を含む。このハードディスク記憶装置106は、セル・ライブラリ128を含む。セル・ライブラリ128は、セルの集合を表す物理データベースであり、例えば形状タイプ、マイクロセル、コアなどのデザイン要素の任意の組合せを含むことがある。マイクロプロセッサ104とハードディスク記憶装置106とは、ランダム・アクセス・メモリ(RAM)などの揮発性記憶装置110に結合されている。モニタ112は、ユーザ・インターフェースを表示するために、ワークステーション102に結合されている。
RAM110は、動作中は、例えばUNIX(登録商標)などのオペレーティング・システム(O/S)114と、従来型の入出力(I/O)モジュール116と、ICチップ・デザイン118と、光近接効果補正(OPC)モジュール120と、OPC分類モジュール122とを記憶する。ICチップ・デザイン118は、入出力(I/O)モジュール116を介して、デザイナ(図示せず)によって提出される。好ましくは、ICチップ・デザイン118は、OPC分類モジュール122がデザインを解釈することを可能にする例えばGDSIIなどの何らかのフォーマットで記述されている。OPC分類モジュール122はOPCモジュール120に結合されており、本発明に従って、ICチップ・デザイン118からのデータを分類して、補正のためにOPCモジュール120に提出する。
OPC分類モジュール122の機能を、図2の流れ図と関連させて論じる。図2には、本発明の好適実施例に従ってICチップの分類を実行するプロセス200が図解されている。図1及び2を参照すると、プロセスは、OPC分類モジュール122がセル・ライブラリ128に記憶されICチップ・デザイン118において用いられる可能性があるすべての形状のタイプを識別するステップ202において、開始する。それぞれの形状のタイプに対して、図3に示されているように、インデクスが割り当てられ、原点が選択される。
図3は、それぞれ「1」及び「2」とインデクスが付された2つの例示的な形状(300、302)を図解している図である。原点は、形状境界付けボックスの左下のコーナーに選択され、図3では、「x」によって表されている。
図1及び2を再び参照すると、可能性のある形状タイプがすべていったんインデクス付けされると、分類モジュール122は、ステップ204において、ICチップ・デザイン118を局所タスク領域のマトリクスに分割する。好適実施例では、このマトリクスは、正方形のマトリクスであり、それぞれがサイズSを有しており、Sは補正手順の複雑度の関数である。典型的には、局所タスク領域のサイズは、5−10λの範囲にある。ただし、ここでλは、フォトレジストを露光するのに用いられる光の波長である。好ましくは、Sは、ICチップ・デザインのレイアウトのグリッド・サイズの倍数である。そして、このグリッド・サイズは、デザインの間にマイクロセルの配置に用いられる最小のグリッドである。
それぞれの局所タスク領域は、OPC手順が施されるICチップの面積を表している。すなわち、この局所タスク領域における形状ラインは、補正の対象となる。OPCとフォトリソグラフィとの性質上、局所タスク領域の中で実行されるどの補正も、その局所タスク領域の周囲の領域における形状ラインに影響を及ぼす。この影響を受ける領域は、光学的影響領域(region of optical influence)として知られている。
図4は、サイズSを有する局所タスク領域502と、その周囲にありサイズdを有する光学的影響領域504とを図解しているブロック図である。光学的影響領域dは、ほぼ、2λである。局所タスク領域502によって画定される領域とその周囲にある光学的影響領域とは、拡張タスク領域500と称される。従って、局所タスク領域502における形状ラインを補正する際には、拡張タスク領域500における形状ラインも考慮しなければならない。
図1及び2を再び参照すると、ICチップ・デザイン118がいったん局所タスク領域502に分割されると、分類モジュール122は、ステップ206において、マトリクスにおけるそれぞれの局所タスク領域Lに対して特性ベクトルC(L)を生成する。特性ベクトルは、局所タスク領域502の中における形状とその相対的な向き及び位置とを記述する。好適実施例では、特性ベクトルは、nをLに対する拡張されたタスク領域500と交差する形状の数として、次の通りである。
(数1)
C(L)=((n,(i1,f1,a1,x1,y1),…(in,fn,an,xn,yn))
要素(ik,fk,ak,xk,yk)は、拡張されたタスク領域500と交差するk番目の形状であり、ikは形状タイプのインデクスであり、fk及びakは垂直方向のフリップ及び回転角度を表し、xk及びykは局所タスク領域502の中心との関係で形状の元点からの座標を表す。
図5は、例えば、拡張されたタスク領域500‘を表し、この領域を通過して形状1(300’)及び2(302‘)が交差する(図3に図解されている)。形状1(300’)は、そのx軸に沿って1回反転(フリップ)され、次いで、その正常なすなわち元の位置から反時計回りに90度回転されている(図3に示されている)。図2(302‘)は、その正常な位置にある。すなわち、フリップもゼロであり、回転もゼロである。S=1600の場合には、局所タスク領域502’に対する結果的な特性ベクトルは、次の通りである。
(数2)
C(L502`)=(2,(2,0,0,1000,−1800),(1,1,90,−1400,400))
このように、すべての局所タスク領域502に対して、特性ベクトルはステップ206で生成される。
本発明の好適実施例では、分類モジュール122は、例えばGDSIIフォーマットで、ICチップ・デザイン118を横断することによって、それぞれの特性ベクトルを生成する。当業者に知られているように、ICチップ・デザイン118は、粒度の上昇のレベルに従って階層的に記述される。階層の最も低いレベルには、個々の形状例がある。
図6は、本発明の好適実施例によって特性ベクトルを生成するプロセス600を図解する流れ図である。このプロセスは、ステップ601において、すべての特性ベクトルをゼロの値に初期化することによって開始する。次に、ステップ602において、分類モジュール122は、ICチップの階層的な記述を横断して、第1の形状例(例えば、図5における形状1 300‘)を識別する。ステップ604では、形状例(300’)の絶対位置は、当業者には知られているように、階層的な記述を介してICチップの中で決定される。
次に、分類モジュール122は、ステップ606において、形状例(300‘)と交差する拡張されたタスク領域(例えば、図5の500’)を識別する。拡張されたタスク領域500‘がいったん識別されると、形状例300’によって影響を受ける局所タスク領域502‘も識別される。ステップ608では、分類モジュール122は、これらの局所タスク領域502’と関連する特性ベクトルを更新して、形状例300‘の記述を含ませる。
ステップ610では、階層的なレイアウト記述をもう一度横断することによって、更に形状例が存在するかどうかが判断される。更に形状例が存在する場合には、次の形状例(例えば、図5の形状2 302‘)がステップ612で識別され、上述したプロセスのステップがそれぞれの形状例に対して反復される。階層全体が横断されすべての形状例が分析されると、局所タスク領域502’に対するすべての特性ベクトルが更新される。
図2を再度参照すると、分類モジュール122がいったんステップ206で特性ベクトルを生成すると、これらは、相互に適切に比較が可能であるような一様のフォーマットで配置されなければならない。従って、ステップ208では、特性ベクトルは「正規化」される。
図7は、本発明の好適実施例に従って特性ベクトルを正規化するプロセス700を図解している流れ図である。正規化プロセスは、分類モジュール122が第1の局所タスク領域502‘を識別した後で、ステップ702を介して開始する2ステップによるプロセスである。第1のステップでは、関連する特性ベクトルが、ステップ704において、形状インデクスによって昇べきの順にソートされる。従って、例えば、図5に表されている局所タスク領域502’に対する特性ベクトルは、ソートの後では、次のようになる。
(数3)
C(L502`)=(2,(1,1,90,−1400,400),(2,0,0,1000,−1800))
次に、ステップ706において、局所タスク領域502‘に対する拡張されたタスク領域500‘が操作され、それによって、第1の形状例300’はその「正常な」位置にあるようになる。すなわち、ベクトルのパラメータは、fi=0及びai=0である。もう一度、図5の拡張されたタスク領域500‘を参照すると、形状1(300’)をその正常な位置に配置するために、拡張されたタスク領域500‘は、そのy軸に沿って反転させ、反時計回りに270度回転させることができる。この操作の後で結果的に得られる拡張されたタスク領域500”は、図8に示されている。
図8は、正規化の後の拡張されたタスク領域500”を図解している。示されているように、形状1(300”)は、今や、正常の位置にあり、形状2(302”)は1回反転され、反時計回りに90度回転されている。従って、局所タスク領域502“に対する正規化された特性ベクトルは、次の通りである。
(数4)
C(L502“)=(2,(1,0,0,400,−1400),(2,1,90,−1800,1000))
もう一度図7を参照すると、ステップ708において、局所タスク領域502‘が更に存在するかどうかが判断される。存在する場合には、次の局所タスク領域502’が識別され(ステップ710)、その特性ベクトルが上述したプロセスに従って正規化される。
図1及び2をもう一度参照すると、ステップ208においてすべての特性ベクトルがすべて正規化されると、これらの特性ベクトルは、ステップ210においてどの局所タスク領域502“が一致するのかを判断するために比較される。その正規化された特性ベクトルが同一である場合には、局所タスク領域502”は一致する。ステップ212では、分類モジュール122は、一致する局所タスク領域502“をグループ化すなわち分類し、ステップ214において、異なる局所タスク領域126のリストを生成する。ステップ216では、リスト126が補正のためにOPCモジュール120に提出される。このようにして、ICチップ・デザインを評価し補正する代わりに、OPCモジュール120は、リストにある局所タスク領域502”を評価し補正するだけである。OPCモジュール120によって分析されるデータ量は、著しく減少し、従って、時間及び計算資源が節約される。
一致する特性ベクトルを比較し分類することによって、補正のためにOPCモジュールに提出されるデータ量は著しく減少する。しかし、特性ベクトルをソートして分類するのは困難なタスクである場合がある。というのは、これらのベクトルは長いのが通常であるからである。従って、好適実施例では、OPC分類モジュール122におけるハッシング点ユニット124(図1)がそれぞれの正規化された特性ベクトルをハッシングして、対応するハッシュ値を生じさせる。これらのハッシュ値を比較することによって、ソート及び分類のプロセスが著しく簡略化される。
図9は、本発明の好適実施例に従い、特性ベクトルをソートし分類してOPCモジュール120に提出されるリスト126を生じさせるプロセス800を図解している流れ図である。ステップ802では、ハッシュ・ユニット124が、サイズがNxNである2つのランダムな正規ビット・マトリクスA及びBを選択する。ここで、Nは例えば32などの定数である。次に、それぞれの特性ベクトルが一連のビットとして扱われ(ステップ804)、次のように、Nのm個のグループに分割される。ただし、ここで、X1,…,XmはサイズがNのビット・ベクトルである。特性ベクトルは、単純に、異なる方法であらわすことができ、計算操作は全く含まれていないことに注意すべきである。
(数5)
C(L)=(X1,…,Xm
次に、ステップ806では、ハッシング・ユニット124は、以下の反復的な手順に従って、それぞれの特性ベクトルに対するハッシュ値H(L)を計算する。
(数6)
1=X1
2=AXH1+B
3=AxH2+B

m=AXHm-1+B=H(L)
結果的に得られるハッシュ値H(L)は、短く一定サイズのベクトル(例えば、32ビット)であり、これは、特性ベクトルをソートし分類するのに実際的である。ステップ808では、ソート及び分類がハッシュ値によって実行される。一致しない局所タスク領域が同じハッシュ値を有する可能性は小さいが有限であるから、特性ベクトルによる追加的なサブ分類がステップ810において実行される。このようにして、このプロセスの最後には、一致する局所タスク領域502“は、正規化された特性ベクトルを相互に比較しなくても、分類がなされる。
ICチップを一致する局所タスク領域に分類してOPC補正を実行する方法及びを異常で開示した。ICチップにおける一致する局所タスク領域を識別してグループ化することにより、一致する局所タスク領域のグループごとに、ただ1つのOPC手順(例えば、評価及び補正)が実行されればよくなる。評価されるデータ量と実行される補正の回数とは、OPCがICチップ・デザインの反復的な部分については実行されないので、著しく減少し、従って、計算資源及び時間を著しく節約できる。
以上で、本発明を示された実施例に従って説明したが、この技術分野の当業者であれば、これらの実施例を変更でき、変更されたものが本発明の精神及び範囲内にあるようにできることを容易に理解するであろう。従って、特許請求の範囲の精神及び範囲から逸脱せずに、当業者によって多くの修正が可能である。
本発明が動作する環境を図解しているブロック図である。 本発明の好適実施例に従ってOPCの分類を実行するプロセスを図解している流れ図である。 2つの例示的な形状のタイプの図解である。 光学的な影響の例示的な局所タスク領域とそれに関連する領域とを図解するブロック図である。 形状が交差するタイプの例示的な拡張されたタスク領域を図解するブロック図である。 本発明の好適実施例による特性ベクトルを生成するプロセスを図解している流れ図である。 本発明の好適実施例による特性ベクトルを正規化するプロセスを図解している流れ図である。 図5の拡張されたタスク領域の、それが操作された後の状態を図解しているブロック図である。 本発明の好適実施例による特性ベクトルを分類するプロセスを図解している流れ図である。

Claims (33)

  1. 集積回路(IC)チップ・デザインに対して光近接効果補正(OPC)を実行する方法であって、
    (a)前記ICチップを複数の局所タスク領域に分割するステップと、
    (b)一致する局所タスク領域を識別するステップと、
    (c)一致する局所タスク領域を対応するグループに分類するステップと、
    (d)一致する局所タスク領域のそれぞれのグループにOPCを実行するステップと、
    を含むことを特徴とする方法。
  2. 請求項1記載の方法において、識別するステップ(b)は、
    (b1)それぞれの局所タスク領域に対して特性ベクトルを生成するステップを更に含むことを特徴とする方法。
  3. 請求項2記載の方法において、識別するステップ(b)は、
    (b2)前記特性ベクトルを比較して一致する局所タスク領域を決定するステップを更に含むことを特徴とする方法。
  4. 請求項2記載の方法において、識別するステップ(b)は、
    (b2)前記特性ベクトルのそれぞれを正規化するステップを更に含むことを特徴とする方法。
  5. 請求項4記載の方法において、識別するステップ(b)は、
    (b3)前記正規化された特性ベクトルを比較して一致する局所タスク領域を判断するステップを更に含むことを特徴とする方法。
  6. 請求項4記載の方法において、識別するステップ(b)は、
    (b3)前記正規化された特性ベクトルのそれぞれをハッシングして対応するハッシュ値を生じさせるステップと、
    (b4)前記対応するハッシュ値を比較するステップと、
    (b5)前記対応する特性ベクトルによって前記ハッシュ値を下位分類するステップと、
    を更に含むことを特徴とする方法。
  7. 請求項4記載の方法において、生成するステップ(b1)は、
    (b1i)前記ICチップ・デザインにおいて用いられそれぞれにインデクスが割り当てられている複数の形状タイプを提供するステップと、
    (b1ii)それぞれの局所タスク領域に対して、前記局所タスク領域に対する拡張されたタスク領域と交差する1つ又は複数の形状タイプに基づいて特性ベクトルを生成するステップであって、前記拡張されたタスク領域は、前記局所タスク領域と、前記局所タスク領域の周囲にあり光学的影響領域に対応する領域とを含む、ステップと、
    を更に含むことを特徴とする方法。
  8. 請求項7記載の方法において、局所タスク領域に対する特性ベクトルは、それぞれの交差する形状タイプと、前記局所タスク領域の中心における原点との関係でのその向き及び位置とを記述することを特徴とする方法。
  9. 請求項7記載の方法において、前記正規化ステップ(b2)は、
    (b2i)形状タイプ・インデクスの増加により前記特性ベクトルをソートするステップと、
    (b2ii)前記局所タスク領域を操作して、第1の形状タイプを所定の元の向きに配置するステップと、
    を更に含むことを特徴とする方法。
  10. 請求項1記載の方法において、前記分割ステップ(a)は、
    (a1)複数の正方形の局所タスク領域を提供するステップであって、前記局所タスク領域のそれぞれのサイズは前記ICチップのレイアウト・グリッド・サイズの整数倍である、ステップを更に含むことを特徴とする方法。
  11. 請求項1記載の方法において、
    (e)補正されるべき異なる局所タスク領域のリストを生成するステップと、
    (f)前記リストを補正のためにOPCに提出するステップと、
    を更に含むことを特徴とする方法。
  12. 請求項7記載の方法において、前記生成するステップ(b1ii)は、
    (b1ii(a))それぞれの特性ベクトルをゼロ値に初期化するステップと、
    (b1ii(b))ICチップ・デザインの階層を横断して第1の形状タイプ例を識別するステップと、
    (b1ii(c))前記識別された形状タイプ例のレイアウト・グリッドの上に絶対位置を決定するステップと、
    (b1ii(d))前記識別された形状タイプ例と交差する1つ又は複数の拡張されたタスク領域を識別するステップであって、拡張されたタスク領域は、前記局所タスク領域と、前記局所タスク領域の周囲にあり光学的影響領域に対応する領域とを含む、ステップと、
    (b1ii(e))ステップ(b1ii(d))において識別された拡張されたタスク領域と関連する局所タスク領域と対応する特性ベクトルを更新して、前記識別された形状タイプ例を記述するステップと、
    (b1ii(f))前記ICチップ・デザイン階層を横断して次の形状タイプ例を識別するステップと、
    (b1ii(g))ステップ(b1ii(c))ないし(b1ii(f))を、すべての形状タイプ例が識別されるまで反復するステップと、
    を更に含むことを特徴とする方法。
  13. 集積回路(IC)チップ・デザインに対して光近接効果補正を実行するコンピュータ・ベースのシステムであって、
    記憶装置と、
    前記記憶装置に結合されており、前記ICチップ・デザインを複数の局所タスク領域に分割し、一致する局所タスク領域を識別し、一致する局所タスク領域を対応するグループに分類する分類モジュールと、
    前記分類モジュールに結合されており、一致する局所タスク領域のそれぞれのグループに対して光近接効果補正を実行する光近接効果補正モジュールと、
    を備えていることを特徴とするシステム。
  14. 請求項11記載のシステムにおいて、前記ICチップ・デザインにおいて用いられる複数の形状タイプは前記記憶装置に記憶され、それぞれの形状タイプにはインデクスが割り当てられることを特徴とするシステム。
  15. 請求項12記載のシステムにおいて、前記分類モジュールは、更に、それぞれの局所タスク領域に対して、前記局所タスク領域に対する拡張されたタスク領域と交差する1つ又は複数の形状タイプに基づいて特性ベクトルを生成し、前記拡張されたタスク領域は、前記局所タスク領域と、光学的影響領域とを備えていることを特徴とするシステム。
  16. 請求項13記載のシステムにおいて、前記分類モジュールは、前記特性ベクトルのそれぞれを正規化することを特徴とするシステム。
  17. 請求項16記載のシステムにおいて、前記分類モジュールに結合されており前記正規化された特性ベクトルのそれぞれをハッシングして対応するハッシュ値を生じさせるハッシング・ユニットを更に含んでおり、前記分類モジュールは、前記対応するハッシュ値を比較して、前記対応する特性ベクトルによって前記ハッシュ値を下位分類することを特徴とするシステム。
  18. 請求項12記載のシステムにおいて、前記分類モジュールは、更に、補正されるべき異なる局所タスク領域のリストを生成し、前記リストを補正のために前記光近接効果モジュールに提出することを特徴とするシステム。
  19. 集積回路(IC)チップ・デザインに対して光近接効果補正(OPC)を実行するプログラミング命令を含むコンピュータ可読媒体であって、前記プログラミング命令は、
    (a)前記ICチップを複数の局所タスク領域に分割する命令と、
    (b)一致する局所タスク領域を識別する命令と、
    (c)一致する局所タスク領域を対応するグループに分類する命令と、
    (d)一致する局所タスク領域のそれぞれのグループにOPCを実行する命令と、
    であることを特徴とするコンピュータ可読媒体。
  20. 請求項19記載のコンピュータ可読媒体において、識別する命令(b)は、
    (b1)それぞれの局所タスク領域に対して特性ベクトルを生成する命令を更に含むことを特徴とするコンピュータ可読媒体。
  21. 請求項20記載のコンピュータ可読媒体において、識別する命令(b)は、
    (b2)前記特性ベクトルを比較して一致する局所タスク領域を決定する命令を更に含むことを特徴とするコンピュータ可読媒体。
  22. 請求項20記載のコンピュータ可読媒体において、識別する命令(b)は、
    (b2)前記特性ベクトルのそれぞれを正規化する命令を更に含むことを特徴とするコンピュータ可読媒体。
  23. 請求項22記載のコンピュータ可読媒体において、識別する命令(b)は、
    (b3)前記正規化された特性ベクトルを比較して一致する局所タスク領域を判断する命令を更に含むことを特徴とするコンピュータ可読媒体。
  24. 請求項22記載のコンピュータ可読媒体において、識別する命令(b)は、
    (b3)前記正規化された特性ベクトルのそれぞれをハッシングして対応するハッシュ値を生じさせる命令と、
    (b4)前記対応するハッシュ値を比較する命令と、
    (b5)前記対応する特性ベクトルによって前記ハッシュ値を下位分類する命令と、
    を更に含むことを特徴とするコンピュータ可読媒体。
  25. 請求項22記載のコンピュータ可読媒体において、生成する命令(b1)は、
    (b1i)前記ICチップ・デザインにおいて用いられそれぞれにインデクスが割り当てられている複数の形状タイプを提供する命令と、
    (b1ii)それぞれの局所タスク領域に対して、前記局所タスク領域に対する拡張されたタスク領域と交差する1つ又は複数の形状タイプに基づいて特性ベクトルを生成する命令であって、前記拡張されたタスク領域は、前記局所タスク領域と、前記局所タスク領域の周囲にあり光学的影響領域に対応する領域とを含む、命令と、
    を更に含むことを特徴とするコンピュータ可読媒体。
  26. 請求項25記載のコンピュータ可読媒体において、局所タスク領域に対する特性ベクトルは、それぞれの交差する形状タイプと、前記局所タスク領域の中心における原点との関係でのその向き及び位置とを記述することを特徴とするコンピュータ可読媒体。
  27. 請求項25記載のコンピュータ可読媒体において、前記正規化命令(b2)は、
    (b2i)形状タイプ・インデクスの増加により前記特性ベクトルをソートする命令と、
    (b2ii)前記局所タスク領域を操作して、第1の形状タイプを所定の元の向きに配置する命令と、
    を更に含むことを特徴とするコンピュータ可読媒体。
  28. 請求項19記載のコンピュータ可読媒体において、前記分割命令(a)は、
    (a1)複数の正方形の局所タスク領域を提供する命令であって、前記局所タスク領域のそれぞれのサイズは前記ICチップのレイアウト・グリッド・サイズの整数倍である、命令を更に含むことを特徴とするコンピュータ可読媒体。
  29. 請求項19記載のコンピュータ可読媒体において、
    (e)補正されるべき異なる局所タスク領域のリストを生成する命令と、
    (f)前記リストを補正のためにOPCに提出する命令と、
    を更に含むことを特徴とするコンピュータ可読媒体。
  30. 請求項25記載のコンピュータ可読媒体において、前記生成する命令(b1ii)は、
    それぞれの特性ベクトルをゼロ値に初期化する命令と、
    ICチップ・デザインの階層を横断して第1の形状タイプ例を識別する命令と、
    前記識別された形状タイプ例のレイアウト・グリッドの上に絶対位置を決定する命令と、
    前記識別された形状タイプ例と交差する1つ又は複数の拡張されたタスク領域を識別する命令であって、拡張されたタスク領域は、前記局所タスク領域と、前記局所タスク領域の周囲にあり光学的影響領域に対応する領域とを含む、命令と、
    前記命令において識別された拡張されたタスク領域と関連する局所タスク領域と対応する特性ベクトルを更新して、前記識別された形状タイプ例を記述する命令と、
    前記ICチップ・デザイン階層を横断して次の形状タイプ例を識別する命令と、
    前記命令を、すべての形状タイプ例が識別されるまで反復する命令と、
    を更に含むことを特徴とするコンピュータ可読媒体。
  31. 集積回路(IC)チップ・デザインに対して光近接効果補正(OPC)を実行する方法であって、
    (a)前記ICチップを複数の局所タスク領域に分割するステップと、
    (b)それぞれの局所タスク領域に対して、前記局所タスク領域に対する拡張されたタスク領域と交差する1つ又は複数の形状タイプに基づいて特性ベクトルを生成するステップであって、前記拡張されたタスク領域は、前記局所タスク領域と、前記局所タスク領域の周囲にあり光学的影響領域に対応する領域とを含む、ステップと、
    (c)前記特性ベクトルのそれぞれの正規化するステップと、
    (d)前記正規化された特性ベクトルのそれぞれをハッシングして、対応するハッシュ値を生じさせるステップと、
    (e)前記対応するハッシュ値をソートするステップと、
    (f)前記対応する特性ベクトルによって前記ハッシュ値を下位分類するステップと、
    (g)一致する局所タスク領域に対応する特性ベクトルのそれぞれのグループに対してOPCを実行するステップと、
    を含むことを特徴とする方法。
  32. 請求項31記載の方法において、ハッシングのステップ(d)は、
    (d1)サイズがNxNである第1及び第2のランダム正規ビット・マトリクスを選択するステップと、
    (d2)それぞれの特性ベクトルをサイズがNのビット・ベクトルのm個のグループに分割するステップと、
    (d3)mビットのベクトルの第1のグループを前記第1のマトリクスと反復的に乗算し、前記第2のマトリクスを加算することによってそれぞれの特性ベクトルに対するハッシュ値を計算するステップと、
    を含むことを特徴とする方法。
  33. 請求項32記載の方法において、Nが32であることを特徴とする方法。
JP2003425354A 2002-12-20 2003-12-22 光近接効果補正のために集積回路を分類する方法及びシステム Pending JP2004226965A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/327,304 US7093228B2 (en) 2002-12-20 2002-12-20 Method and system for classifying an integrated circuit for optical proximity correction

Publications (1)

Publication Number Publication Date
JP2004226965A true JP2004226965A (ja) 2004-08-12

Family

ID=32393140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003425354A Pending JP2004226965A (ja) 2002-12-20 2003-12-22 光近接効果補正のために集積回路を分類する方法及びシステム

Country Status (4)

Country Link
US (1) US7093228B2 (ja)
EP (1) EP1431820B1 (ja)
JP (1) JP2004226965A (ja)
DE (1) DE60334275D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006276745A (ja) * 2005-03-30 2006-10-12 Fujitsu Ltd フォトマスクの製造方法、及びそのフォトマスクを用いた半導体装置の製造方法
JP2009229623A (ja) * 2008-03-21 2009-10-08 Fujitsu Microelectronics Ltd パターンデータの作成方法、そのパターンデータを作成するプログラム、及び、そのプログラムを含む媒体
KR101068321B1 (ko) 2008-12-19 2011-09-28 주식회사 하이닉스반도체 취약 지점 검출 방법
KR20200022741A (ko) * 2018-08-23 2020-03-04 삼성전자주식회사 반도체 소자의 제조 방법, 극 자외선 노광 방법 및 광 근접 보정 방법

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7069535B2 (en) * 2003-06-03 2006-06-27 Lsi Logic Corporation Optical proximity correction method using weighted priorities
US7269804B2 (en) * 2004-04-02 2007-09-11 Advanced Micro Devices, Inc. System and method for integrated circuit device design and manufacture using optical rule checking to screen resolution enhancement techniques
US7653892B1 (en) 2004-08-18 2010-01-26 Cadence Design Systems, Inc. System and method for implementing image-based design rules
JP4593236B2 (ja) * 2004-10-29 2010-12-08 株式会社日立ハイテクノロジーズ 寸法計測走査型電子顕微鏡システム並びに回路パターン形状の評価システム及びその方法
US7343581B2 (en) * 2005-06-27 2008-03-11 Tela Innovations, Inc. Methods for creating primitive constructed standard cells
US8149866B2 (en) * 2005-10-14 2012-04-03 Dell Products L.P. System and method for filtering communications at a network interface controller
US7604909B2 (en) * 2005-12-29 2009-10-20 Asml Masktools B.V. Method for improved manufacturability and patterning of sub-wavelength contact hole mask
US7493589B2 (en) * 2005-12-29 2009-02-17 Asml Masktools B.V. Method, program product and apparatus for model based geometry decomposition for use in a multiple exposure process
US7590968B1 (en) 2006-03-01 2009-09-15 Tela Innovations, Inc. Methods for risk-informed chip layout generation
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US20070283306A1 (en) * 2006-05-30 2007-12-06 Matthias Koefferlein Layout cells, layout cell arrangement, method of generating a layout cell, method of generating a layout cell arrangement, computer program products
US7577049B1 (en) 2006-08-08 2009-08-18 Tela Innovations, Inc. Speculative sense enable tuning apparatus and associated methods
US7979829B2 (en) * 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US7669175B2 (en) * 2007-05-11 2010-02-23 International Business Machines Corporation Methodology to improve turnaround for integrated circuit design using geometrical hierarchy
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
JP5309623B2 (ja) * 2008-03-10 2013-10-09 富士通セミコンダクター株式会社 階層構造を用いたフォトマスクデータの処理方法、フォトマスクデータ処理システム、および、製造方法
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8381152B2 (en) 2008-06-05 2013-02-19 Cadence Design Systems, Inc. Method and system for model-based design and layout of an integrated circuit
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8832621B1 (en) 2011-11-28 2014-09-09 Cadence Design Systems, Inc. Topology design using squish patterns
US9244857B2 (en) * 2013-10-31 2016-01-26 Oracle International Corporation Systems and methods for implementing low-latency lookup circuits using multiple hash functions
US9262578B2 (en) * 2014-04-25 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit manufacturing
KR102343850B1 (ko) * 2015-05-06 2021-12-28 삼성전자주식회사 광 근접 보정에서 공통의 바이어스 값을 이용하여 마스크를 제작하는 방법
US10162928B2 (en) 2015-12-02 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of designing a semiconductor device, system for implementing the method and standard cell
CN111948915B (zh) * 2020-08-18 2022-12-02 上海华力微电子有限公司 提高opc修正效率的方法
US11886788B2 (en) * 2021-03-25 2024-01-30 Siemens Industry Software Inc. Duplicate circuit section identification and processing for optical proximity correction (OPC) processes in electronic design automation (EDA) applications

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955348A (ja) * 1995-08-11 1997-02-25 Nippon Telegr & Teleph Corp <Ntt> 図形データの圧縮方法および図形パタン発生装置
JPH09319067A (ja) * 1995-12-22 1997-12-12 Toshiba Corp 光近接効果補正方法
JPH10149378A (ja) * 1996-11-19 1998-06-02 Sony Corp データ処理方法,マスクパターンのデータ処理方法,データ処理装置及びマスクパターンのデータ処理装置
JPH10153851A (ja) * 1996-11-22 1998-06-09 Sony Corp 露光データの補正方法,露光方法,フォトマスク,半導体装置,露光データの補正装置,露光装置及び半導体装置の製造装置
JPH10319572A (ja) * 1997-05-22 1998-12-04 Sony Corp ハーフトーン位相シフトマスクの製造方法
JPH11102062A (ja) * 1997-07-31 1999-04-13 Toshiba Corp マスクデータ作成方法及びその作成装置、マスクデータ補正方法及びマスクデータ補正装置コンピュータ読み取り可能な記録媒体
JPH11168065A (ja) * 1997-09-30 1999-06-22 Toshiba Corp マスクデータ設計方法
JP2001013669A (ja) * 1999-06-30 2001-01-19 Toshiba Corp マスク描画データ作成方法、作成装置および記録媒体
JP2001281836A (ja) * 2000-03-30 2001-10-10 Sony Corp フォトマスクパターンの補正方法、フォトマスクの製造方法および記録媒体
JP2002329658A (ja) * 2001-05-01 2002-11-15 Fujitsu Ltd 光近接効果補正方法
JP2002543470A (ja) * 1999-04-30 2002-12-17 メンター・グラフィクス・コーポレーション 補正の再使用による合理的なicマスク・レイアウトの光学的プロセス補正

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07191199A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd 荷電粒子ビーム露光システム及び露光方法
JPH08297692A (ja) * 1994-09-16 1996-11-12 Mitsubishi Electric Corp 光近接補正装置及び方法並びにパタン形成方法
US5885734A (en) * 1996-08-15 1999-03-23 Micron Technology, Inc. Process for modifying a hierarchical mask layout
US6370679B1 (en) * 1997-09-17 2002-04-09 Numerical Technologies, Inc. Data hierarchy layout correction and verification method and apparatus
KR100313851B1 (ko) * 1998-04-10 2001-12-12 윤종용 화상표시장치용마이크로미러디바이스
JP2000162758A (ja) * 1998-11-30 2000-06-16 Matsushita Electric Ind Co Ltd 光学的近接効果補正方法
US6467076B1 (en) 1999-04-30 2002-10-15 Nicolas Bailey Cobb Method and apparatus for submicron IC design
US6373568B1 (en) * 1999-08-06 2002-04-16 Cambridge Research & Instrumentation, Inc. Spectral imaging system
US6194104B1 (en) * 1999-10-12 2001-02-27 Taiwan Semiconductor Manufacturing Company Optical proximity correction (OPC) method for improving lithography process window
US6505323B1 (en) * 2000-02-17 2003-01-07 Avant! Corporation Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuit memory devices using bit cell detection and depth first searching techniques
DE10017767A1 (de) 2000-04-10 2001-10-18 Infineon Technologies Ag Verfahren zur Herstellung von Masken für die Fertigung von Halbleiterstrukturen
US6416907B1 (en) * 2000-04-27 2002-07-09 Micron Technology, Inc. Method for designing photolithographic reticle layout, reticle, and photolithographic process
JP2001304109A (ja) * 2000-04-28 2001-10-31 Toyota Industries Corp 斜板式圧縮機
US6978436B2 (en) 2000-07-05 2005-12-20 Synopsys, Inc. Design data format and hierarchy management for phase processing
US6539521B1 (en) * 2000-09-29 2003-03-25 Numerical Technologies, Inc. Dissection of corners in a fabrication layout for correcting proximity effects
JP2002229179A (ja) 2001-02-07 2002-08-14 Nec Microsystems Ltd 光近接効果補正方法
JP2003016463A (ja) * 2001-07-05 2003-01-17 Toshiba Corp 図形の輪郭の抽出方法、パターン検査方法、パターン検査装置、プログラムおよびこれを格納したコンピュータ読み取り可能な記録媒体
US6560766B2 (en) * 2001-07-26 2003-05-06 Numerical Technologies, Inc. Method and apparatus for analyzing a layout using an instance-based representation
JP3871949B2 (ja) * 2002-03-27 2007-01-24 株式会社東芝 マスクデータ作成装置及びマスクデータ作成方法
US7249342B2 (en) * 2002-07-12 2007-07-24 Cadence Design Systems, Inc. Method and system for context-specific mask writing
JP2006502422A (ja) * 2002-07-12 2006-01-19 ケイデンス デザイン システムズ インコーポレイテッド コンテクスト特定型のマスク検査のための方法及びシステム
US7000208B2 (en) * 2002-07-29 2006-02-14 Synopsys,Inc. Repetition recognition using segments

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955348A (ja) * 1995-08-11 1997-02-25 Nippon Telegr & Teleph Corp <Ntt> 図形データの圧縮方法および図形パタン発生装置
JPH09319067A (ja) * 1995-12-22 1997-12-12 Toshiba Corp 光近接効果補正方法
JPH10149378A (ja) * 1996-11-19 1998-06-02 Sony Corp データ処理方法,マスクパターンのデータ処理方法,データ処理装置及びマスクパターンのデータ処理装置
JPH10153851A (ja) * 1996-11-22 1998-06-09 Sony Corp 露光データの補正方法,露光方法,フォトマスク,半導体装置,露光データの補正装置,露光装置及び半導体装置の製造装置
JPH10319572A (ja) * 1997-05-22 1998-12-04 Sony Corp ハーフトーン位相シフトマスクの製造方法
JPH11102062A (ja) * 1997-07-31 1999-04-13 Toshiba Corp マスクデータ作成方法及びその作成装置、マスクデータ補正方法及びマスクデータ補正装置コンピュータ読み取り可能な記録媒体
JPH11168065A (ja) * 1997-09-30 1999-06-22 Toshiba Corp マスクデータ設計方法
JP2002543470A (ja) * 1999-04-30 2002-12-17 メンター・グラフィクス・コーポレーション 補正の再使用による合理的なicマスク・レイアウトの光学的プロセス補正
JP2001013669A (ja) * 1999-06-30 2001-01-19 Toshiba Corp マスク描画データ作成方法、作成装置および記録媒体
JP2001281836A (ja) * 2000-03-30 2001-10-10 Sony Corp フォトマスクパターンの補正方法、フォトマスクの製造方法および記録媒体
JP2002329658A (ja) * 2001-05-01 2002-11-15 Fujitsu Ltd 光近接効果補正方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006276745A (ja) * 2005-03-30 2006-10-12 Fujitsu Ltd フォトマスクの製造方法、及びそのフォトマスクを用いた半導体装置の製造方法
JP4728676B2 (ja) * 2005-03-30 2011-07-20 富士通セミコンダクター株式会社 フォトマスクの製造方法、及びそのフォトマスクを用いた半導体装置の製造方法
JP2009229623A (ja) * 2008-03-21 2009-10-08 Fujitsu Microelectronics Ltd パターンデータの作成方法、そのパターンデータを作成するプログラム、及び、そのプログラムを含む媒体
KR101068321B1 (ko) 2008-12-19 2011-09-28 주식회사 하이닉스반도체 취약 지점 검출 방법
US8266555B2 (en) 2008-12-19 2012-09-11 Hynix Semiconductor Inc Method for manufacturing an exposure mask
KR20200022741A (ko) * 2018-08-23 2020-03-04 삼성전자주식회사 반도체 소자의 제조 방법, 극 자외선 노광 방법 및 광 근접 보정 방법
KR102632559B1 (ko) * 2018-08-23 2024-02-02 삼성전자주식회사 반도체 소자의 제조 방법, 극 자외선 노광 방법 및 광 근접 보정 방법

Also Published As

Publication number Publication date
EP1431820A3 (en) 2004-12-29
US20040123265A1 (en) 2004-06-24
US7093228B2 (en) 2006-08-15
EP1431820A2 (en) 2004-06-23
EP1431820B1 (en) 2010-09-22
DE60334275D1 (de) 2010-11-04

Similar Documents

Publication Publication Date Title
US7093228B2 (en) Method and system for classifying an integrated circuit for optical proximity correction
US8102408B2 (en) Computer-implemented methods and systems for determining different process windows for a wafer printing process for different reticle designs
US7000208B2 (en) Repetition recognition using segments
JP3073156B2 (ja) マクロセルライブラリ上での光学近接修正のためのシステム及び方法
US6370679B1 (en) Data hierarchy layout correction and verification method and apparatus
US6470489B1 (en) Design rule checking system and method
US5705301A (en) Performing optical proximity correction with the aid of design rule checkers
US7765515B2 (en) Pattern match based optical proximity correction and verification of integrated circuit layout
US6453452B1 (en) Method and apparatus for data hierarchy maintenance in a system for mask description
US6194104B1 (en) Optical proximity correction (OPC) method for improving lithography process window
US6560766B2 (en) Method and apparatus for analyzing a layout using an instance-based representation
Spence Full-chip lithography simulation and design analysis: how OPC is changing IC design
US20060075379A1 (en) Method and system for managing design corrections for optical and process effects based on feature tolerances
US20020144230A1 (en) System and method for correcting design rule violations in a mask layout file
KR102653951B1 (ko) 반도체 소자의 레이아웃 패턴 분할 방법 및 이를 포함하는 광 근접 보정 방법
US20060200790A1 (en) Model-based SRAF insertion
KR20010024117A (ko) 디자인 룰 체킹 시스템 및 방법
US20060143589A1 (en) Method and system for reticle-wide hierarchy management for representational and computational reuse in integrated circuit layout design
US6782524B2 (en) Photomask and integrated circuit manufactured by automatically correcting design rule violations in a mask layout file
US10720419B2 (en) Layout modification method for exposure manufacturing process
US11714349B2 (en) Mask optimization process
KR20010024116A (ko) 데이터 계층 레이아웃 교정 및 검증 방법과, 그 장치들
US11989873B2 (en) Stochastic contour prediction system, method of providing the stochastic contour prediction system, and method of providing EUV mask using the stochastic contour prediction system
US10310372B1 (en) Full-chip hierarchical inverse lithography
Abboud et al. Mask data processing in the era of multibeam writers

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100413

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101224

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20110225