JP5049470B2 - 電荷捕獲型不揮発性メモリのための電荷平衡消去による動作スキーム - Google Patents

Description

本発明は、電気的消去可能プログラマブル不揮発性メモリに関し、特にバイアス装置を備える電荷捕獲メモリ、さらにメモリ内の電荷を修正するしきい値電圧上昇および下降動作に関する。

ＥＥＰＲＯＭと呼ばれる電荷記憶構造およびフラッシュ・メモリをベースとする電気的消去可能プログラマブル不揮発性メモリ技術は種々の近代的用途で使用される。ＥＥＰＲＯＭおよびフラッシュ・メモリ用には多数のメモリ・セル構造が使用される。集積回路のサイズが小さくなるにつれて、スケーラビリティのためおよび製造プロセスが簡単であるために、電荷捕獲誘電体層をベースとするメモリ・セル構造が俄然注目されてきている。電荷捕獲誘電体層をベースとするメモリ・セル構造は、業界で例えばＮＲＯＭ、ＳＯＮＯＳおよびＰＨＩＮＥＳと呼ばれる構造を含む。これらのメモリ・セル構造は、窒化珪素のような電荷捕獲誘電体層内に電荷を捕獲することによりデータを記憶する。負の電荷を捕獲すると、メモリ・セルのしきい値電圧は上昇する。メモリ・セルのしきい値電圧は、電荷捕獲層から負の電荷を除去すると低減する。

従来のＳＯＮＯＳデバイスは、例えば、３ナノメートル未満の超薄型底部酸化物を使用し、チャネル消去のために直接トンネル効果を行うバイアス装置を使用する。この技術を使用した場合、消去速度は速くなるが、超薄型の底部酸化物を通して電荷は漏洩するために電荷の保持期間が短くなる。

ＮＲＯＭデバイスは、電荷のロスを防止するために、例えば、３ナノメートルより厚く、通常約５乃至９ナノメートルの比較的厚い底部酸化物を使用している。直接トンネル効果の代わりに、バンド・ツウ・バンド・トンネル効果（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）によるホット・ホール注入ＢＴＢＴＨＨをセルを消去するために使用することができる。しかし、ホット・ホール注入は酸化物に損傷を与え、そのため高しきい値セル内で電荷のロスが起こり、低しきい値セル内で電荷が増大する。さらに、電荷捕獲構造に消去するのが難しい電荷の累積が起こるために、プログラムおよび消去サイクル中の消去時間を徐々に増大しなければならない。このような電荷の蓄積が起こるのは、ホール注入点および電子注入点が相互に一致しないで、消去パルスの後でいくつかの電子が残るからである。さらに、ＮＲＯＭフラッシュ・メモリ・デバイスのセクタ消去中に、プロセスの変動（チャネル長さの変動など）により、各セルの消去速度が異なる。消去速度がこのように異なるので、消去状態のＶｔ分布が大きくなり、この場合、いくつかのセルが消去しにくくなり、いくつかのセルが過度に消去される。それ故、プログラムおよび消去サイクルを多数回反復すると、目標しきい値Ｖｔのウィンドウが閉じ、耐久性の低下が観察される。この現象は、この技術をスケールダウンするにつれてますます深刻になる。

さらに、電荷捕獲メモリ・デバイスは、電荷捕獲層内で浅いエネルギー・レベルおよび深いエネルギー・レベルの両方で電子を捕獲する。浅いレベルで捕獲された電子は、深いエネルギー・レベル内に捕獲された電子より急速に捕獲状態から抜け出す傾向がある。浅いレベルの電子は電荷保持に有意の役割を果たす。優れた電荷保持状態を維持するために、電子を深いエネルギー・レベルのところで捕獲することが好ましい。

それ故、メモリ・セルを動作不能にする消去動作後のしきい値電圧の増大を起こさないで、多数回プログラムしたりまた消去したりすることができ、電荷の保持および信頼性が改善されたメモリ・セルの開発が待望されている。

メモリ・セルを動作させる方法、このようなメモリ・セルを含む集積回路のためのアーキテクチャは、耐久性が優れていて、信頼性が高い。電荷捕獲タイプのメモリ・セルのための電荷平衡動作について説明する。この電荷平衡動作は、（−Ｖ_Ｇまたは正の基板電圧＋Ｖ_ＳＵＢまたは−Ｖ_Ｇおよび＋Ｖ_ＳＵＢの組合わせを供給することにより）基板への負のゲート電圧の供給を含むゲートからチャネルへのバイアス装置誘起Ｅフィールド援用電子排出、および／またはゲートから電荷捕獲構造へのＥフィールド援用電子注入により平衡された、薄い底部誘電体を含む実施形態用のホールの直接トンネル効果を含む。この場合、アース電圧または低い正の電圧がソースおよびドレインに供給される。実際の時間的制限内で本発明の電荷平衡動作を行うための、ゲートとメモリ・セルのチャネル内の基板との間の電圧は、約−０．７Ｖ／ナノメートルより大きく、下記の例の場合には、約−１．０Ｖ／ナノメートルより小さい。それ故、チャネル上にゲート電極、頂部酸化物層、電荷捕獲層および底部酸化物層を有するメモリ・セルの場合には、電荷平衡動作のためのゲートと基板間のバイアスは、頂部誘電体、電荷捕獲誘電体および底部誘電体の合計のナノメートル単位の大体の実効酸化物厚さに、約−０．７乃至−１．１Ｖ／ナノメートルを掛けたものに等しい。

電荷平衡動作中、ゲート注入および電子のトラップからの脱出は、動的平衡または平衡状態を確立する傾向があるような方法で起こる場合がある。ゲート注入電子は、ホット・ホール消去後に残るホール・トラップを中和することができる。それ故、電荷平衡動作は、ホット・ホール注入による損傷を最小限度に低減するために、強力な「電気焼き鈍し」を行う。また信頼性試験により、この電荷平衡動作は、多数のプログラムおよび消去Ｐ／Ｅサイクル後の電荷のロスを大幅に低減することが分かっている。

上記技術による方法は、第１のバイアス装置を通してメモリ・セルのしきい値電圧を低減するステップと、第２のバイアス装置を通してメモリ・セルのしきい値電圧を上昇するステップと、メモリ・セルのゲートに、第１および第２のバイアス装置のうちの一方に関連する電荷平衡パルスのような第３のバイアス装置を適用するステップとを含む。第３のバイアス装置は、電子の第１の運動および電子の第２の運動を引き起こすものと見なすことができる。ゲートが基板に対して負の電圧を有している場合には、電子の第１の運動はゲートから電荷捕獲構造に向かい（電子ゲート注入）、電子の第２の運動は電荷捕獲構造から基板へ向かう（チャネルへの電子排出）。ゲートが基板に対して正の電圧を有している場合には、電子の第１の運動は基板から電荷捕獲構造に向かい、電子の第２の運動は、電荷捕獲構造からゲートに向かう。電子の第１の運動の速度は、しきい値電圧が増大するにつれて低減するか、またはしきい値電圧が低減するにつれて増大する。電子の第２の運動の速度は、しきい値電圧が増大するにつれて増大し、しきい値電圧が低減するにつれて、低減する。電子が移動すると、しきい値電圧は目標しきい値に向かって収束する。この技術は、またチャネルの一方の側または他方の側上の電荷の集中とは反対に、メモリ・セルのチャネルの全長をほぼ横切って、しきい値電圧が目標しきい値に近づいた場合、電荷捕獲層内の電荷の分布の平衡をとる傾向があるバイアス装置を含む。

他の態様によれば、本発明は、基板と、基板上のメモリ・セルと、メモリ・セルに結合しているコントローラ回路とを備える集積回路を提供する。各メモリ・セルは、あるしきい値電圧を有し、電荷捕獲構造と、ゲートと、基板内のソース領域およびドレイン領域とを有する。コントローラ回路は、第１のバイアス装置を通してしきい値電圧を低減するためのロジック、第２のバイアス装置を通してしきい値電圧を上昇するためのロジック、および第３のバイアス装置を適用するためのロジックを含む。第３のバイアス装置は、電子の第１の運動および電子の第２の運動を起こし、しきい値電圧を収束電圧の方向に収束させる。

もう１つの実施形態は、基板と、基板上のメモリ・セルと、メモリ・セルに結合しているコントローラ回路とを備える集積回路を提供する。各メモリ・セルは、あるしきい値電圧を有し、電荷捕獲構造と、ゲートと、基板内のソース領域およびドレイン領域とを有する。コントローラ回路は、第１のバイアス装置を通してしきい値電圧を上昇するためのロジック、第２のバイアス装置および第３のバイアス装置を適用することにより、しきい値電圧を低減するためにコマンドに応答するロジックを含む。第２のバイアス装置を通して、メモリ・セルのしきい値電圧は低減する。第３のバイアス装置は、電子の第１の運動および電子の第２の運動を起こし、しきい値電圧を収束電圧の方向に収束させる。

もう１つの実施形態は、基板、基板上のメモリ・セル、およびメモリ・セルに結合しているコントローラ回路を含む集積回路を供給する。各メモリ・セルは、あるしきい値電圧を有し、電荷捕獲構造と、ゲートと、基板内のソース領域およびドレイン領域とを含む。コントローラ回路は、第１のバイアス装置を適用するためのロジックを含む。第１のバイアス装置は、ホールの運動、電子の第１の運動、および電子の第２の運動を起こさせる。ホールの運動の際に、ホールは電荷捕獲構造の方向に移動し、メモリ・セルのしきい値電圧を低減する。電荷の移動により、しきい値電圧は収束電圧の方向に収束する。

いくつかの実施形態の場合には、第３のバイアス装置が、電荷捕獲構造からホールを除去する。例えば、電荷捕獲構造内へ電子が移動すると、捕獲されているホールが電荷捕獲構造の方向に移動している電子と再結合する。

いくつかの実施形態の場合には、しきい値電圧の上昇および下降の任意のサイクルの前に、電荷捕獲構造に平衡電荷を追加するために電荷平衡バイアス装置が使用される。例えば、しきい値電圧の上昇および下降の任意のサイクルの前に、追加した電子がメモリ・セルのしきい値電圧を上昇する。ある実施形態の場合には、しきい値電圧の上昇および下降の任意のサイクルの前のこの上昇したしきい値電圧は、第１のバイアス装置および第２のバイアス装置を通して達成することができる最低しきい値電圧よりも低い。他の実施形態の場合には、しきい値電圧の上昇および下降の任意のサイクルの前のこの上昇したしきい値電圧は、メモリ・セルのプログラム確認電圧および消去確認電圧よりも低い。

本明細書に記載の技術のいくつかの実施形態は、電荷捕獲構造を有するメモリ・セルの動作方法を含む。この方法は、第２のバイアス装置を通してメモリ・セルのしきい値を上昇する際の、第１のバイアス装置を通してメモリ・セルのしきい値を低減するステップを含む。複数のしきい値電圧上昇および下降サイクルが起こるか、起こる可能性が高い時間が経過した後で、電荷捕獲構造の電荷の分布を平衡させるために、第３のバイアス装置が適用される。時間間隔を置いて適用した場合、電荷平衡動作は、比較的長いパルス（下記の実施形態の場合には１秒であるような）を含み、そのためメモリ・セルは平衡状態になるか、ほぼ平衡状態になる。第３のバイアス装置を適用するステップを含む、電荷平衡動作間の時間間隔は、特定の実施に適している種々の方法で決定される。例えば、時間間隔は、一定の時間間隔で電荷平衡動作を行わせるように、タイマを使用して決定することができる。別の方法の場合、時間間隔は、プログラムおよび消去サイクル用のカウンタにより決定することができる。別の方法としては、時間間隔は、電源のオン／オフ等を含むデバイスの動作中の時間の経過を示す他の要因により決定することもできる。

この技術のいくつかの実施形態は、電荷捕獲構造の負の電荷を低減させる第１のバイアス装置、およびゲートと電荷捕獲構造との間、および電荷捕獲構造とチャネルとの間で平衡電荷トンネリング（ｂａｌａｎｃｅｄ ｃｈａｒｇｅ ｔｕｎｎｅｌｉｎｇ）を誘起する傾向がある第２のバイアス装置を含む低しきい値状態を確立するための第１の手順（通常は消去である）を適用するステップを含むメモリ・セルを動作するための方法を含む。第２の手順（通常はプログラムである）は、電荷捕獲構造で負の電荷を増大させる第３のバイアス装置を含むメモリ・セル内に高しきい値状態を確立するために使用される。低しきい値状態を確立するための手順で電荷平衡パルスを印加するいくつかの実施形態の場合には、電荷平衡パルスは、平衡状態を達成するほど長くてはいけないが、しきい値の幅を幾分狭め、電荷捕獲構造内の電荷の平衡をとるために、十分長いものでなければならない（下記の実施形態の場合には、５０乃至１００ミリ秒）。

本明細書に記載の電荷平衡および消去技術は、例えば、セクタ消去のように、消去動作をスタートする消去コマンドに応じてスタートするシーケンスのような任意のシーケンスで行うことができる。消去手順の一部として電荷平衡動作を適用することにより、この動作は、必ずしも平衡状態を達成しなくてもよいが、電荷捕獲構造内の電荷の分布を平衡させる傾向があるもっと短い時間間隔の電荷平衡パルスにより適用することができる。例えば、比較的短い電荷平衡パルスを消去の前に印加することができる。この場合、電荷平衡パルスは、消去状態Ｖｔ分布を狭くするために、ホット・ホール注入の前の電荷捕獲構造内の負の電荷により、電子排出電流をより大きくする傾向があり、消去が容易になる。別の方法としては、比較的短い電荷平衡パルスを消去後に印加することができる。この場合、電荷平衡パルスは、ホール・トラップを中和し、電荷保持を改善するために、電荷平衡構造内のもっと多い正の電荷のために、電子の注入をもっと多くする傾向がある。

ＮＲＯＭ類似のフラッシュ・メモリ・デバイスの場合には、セクタ消去は、ホット・ホール消去手順により行われる。上記技術の実施形態の場合には、ホット・ホール消去手順と組合わせて、追加の電荷平衡動作が行われる。電荷平衡動作は自己収束特性を有しているので、過度消去のセルのしきい値電圧を容易に上昇することができ、消去の難しいセルのしきい値電圧を容易に低減することができる。また、メモリ・セルのアレイを横切る低いしきい値状態用の目標しきい値電圧の分布は、電荷平衡動作により狭くすることができる。ＳＯＮＯＳタイプのメモリ・セルの場合には、ＦＮトンネリングは電荷平衡パルスと組合わせて、消去手順のために使用される。

電荷平衡をホット・ホール消去と組合わせる他の方法は、電荷平衡のための負のゲート電圧バイアス装置中に若干ソースおよびドレイン上の接合バイアスをオンする方法である。この状況の場合、ホット・ホール注入、ゲート注入および電子のトラップからの脱出が同時に起こる。このハイブリッド消去方法も、従来のホット・ホール消去方法と比較した場合、耐久性も優れているし、信頼性も高い。

この技術は、巧みな消去アルゴリズムを示唆している。ユーザは、優れた耐久性および信頼性を得るために、電荷平衡および消去の適当なシーケンスを設計することができる。負のゲート・トンネリングをベースとする電荷平衡動作は、よりよい消去状態しきい値電圧制御、および許容できる消去速度を達成するために、ホット・ホール注入または他のバイアス装置と一緒に使用される。電荷平衡／ホット・ホール消去は、過度消去セルおよび消去が難しいセルに対して同時にしきい値電圧を収束することができる。

電荷平衡動作は、ホール・トラップを中和するための電気焼き鈍しステップとしての働きをすることができ、そのためデバイスの信頼性が大幅に改善される。
電荷平衡方法および消去方法は、消去動作中、任意のシーケンスで組合わせることができるし、またはこれらの方法を同時にオンにすることができる。

もう１つの方法の実施形態も、多重バイアス装置を使用する。第１のバイアス装置を通して、メモリ・セルのしきい値電圧が上昇する。しきい値電圧を低減するためのコマンドに応じて、第２のバイアス装置および第３のバイアス装置が適用される。第２のバイアス装置を通して、メモリ・セルのしきい値電圧は下降する。第３のバイアス装置は、しきい値電圧を収束電圧の方向に収束させる電荷平衡パルスを有する。いくつかの実施形態の場合には、しきい値電圧を低減するためのコマンドに応じて、第２のバイアス装置の後で第３のバイアス装置が適用される。いくつかの実施形態の場合には、しきい値電圧を低減するためのコマンドに応じて、第３のバイアス装置が第２のバイアス装置の前に適用される。いくつかの実施形態の場合には、しきい値電圧を低減するためのコマンドに応じて、第３のバイアス装置が、第２のバイアス装置の前および後に適用される。さらにいくつかの実施形態の場合には、電荷平衡のための第３のバイアス装置が、第２のバイアス装置と同時におよび一緒に適用される。

もう１つの実施形態は、基板、基板上のメモリ・セル、およびメモリ・セルに結合しているコントローラ回路を含む集積回路を供給する。各メモリ・セルは、あるしきい値電圧を有し、電荷捕獲構造と、ゲートと、基板内のソース領域およびドレイン領域とを有する。コントローラ回路は、第１のバイアス装置を通してしきい値電圧を上昇する（プログラム）ためのロジック、第２のバイアス装置および第３のバイアス装置を適用することにより、しきい値電圧を低減する（消去）ためのコマンドに応答するロジックを含む。第２のバイアス装置を通して、メモリ・セルのしきい値電圧が低減する。第３のバイアス装置は、電荷の動きの平衡をとるので、しきい値電圧は目標電圧の方向に収束する。

いくつかの実施形態の場合には、しきい値電圧の上昇および下降の任意のサイクルの前に、電荷捕獲構造に電荷を追加するために電荷平衡バイアス装置が適用される。例えば、しきい値電圧の上昇および下降の任意のサイクルの前に、セルの電荷捕獲構造内の平衡分布内に電子を追加すると、メモリ・セルのしきい値電圧が上昇する。

この技術の実施形態によるプログラミング・アルゴリズムは、メモリ・デバイスの電荷捕獲構造内の電子捕獲スペクトルを変更するための再充填サイクルを含む。再充填サイクルは、電荷捕獲構造内の負の電荷を増大するためにバイアス装置を適用するステップを含む。その後で、短い電荷平衡パルスが、電荷捕獲構造内の浅いトラップから電子を放出する傾向がある。電荷捕獲構造内の負の電荷を増大するために、それらにバイアス装置が反復して適用される。１つまたはそれ以上の再充填サイクルが、電荷捕獲構造内のもっと深いトラップ内の電子の相対的な集中を増大し、プログラム動作の目標である高しきい値状態を維持するために適用される。浅いレベルの電子は、深いレベルの電子より速い速度でトラップから抜け出る傾向がある。電荷平衡パルスの後で、しきい値電圧は少し下降し、デバイスを元のプログラム確認しきい値レベルに戻すために電荷の再プログラム、すなわち「再充填」が行われる。電荷平衡／再充填プロセスの反復により、捕獲スペクトルは深いレベルの電子の方向にシフトする。この現象は、「スペクトル・ブルー・シフト」と呼ばれる。再充填プロセスにより、多数のプログラムおよび消去サイクルにより激しく損傷したデバイスでも、電荷保持が大幅に改善する。それ故、再充填プロセスは、電荷捕獲メモリ・デバイス内での電荷保持を改善するための効果的な働きをする。さらに、再充填方法を使用した場合、電荷を喪失しないで、底部誘電体、電荷捕獲構造、および頂部誘電体用にもっと薄い誘電体層を使用することができる。誘電体層が薄くなると、電荷捕獲メモリ・デバイスのデバイス・サイズを容易にもっと小さくすることができる。

もう１つの実施形態は、基板、基板上のメモリ・セル、およびメモリ・セルに結合しているコントローラ回路を含む集積回路を供給する。各メモリ・セルは、あるしきい値電圧を有し、電荷捕獲構造と、ゲートと、基板内のソース領域およびドレイン領域とを含む。コントローラ回路は、上記再充填手順によるしきい値電圧を上昇する（プログラム）ためのロジックを含む。

電荷平衡動作の目標しきい値は、頂部誘電体を通してのゲートから電荷捕獲構造への電荷トンネリング、底部誘電体を通しての電荷捕獲構造からチャネルへの電荷トンネリングの相対量を含む多くの要因に依存する。目標しきい値がもっと低い場合には、電子トンネル効果によるゲートから電荷捕獲構造への注入電流は、電子トンネリングによる電荷捕獲構造からチャネルへの排出電流より低減する。この低減は、比較的高い仕事関数を有するゲート材料を使用して、頂部誘電体内のトンネリングを禁止することにより、この技術の実施形態で達成される。
本発明の技術の他の態様および利点は、下記の図面、詳細な説明および特許請求の範囲を読めば理解することができる。

図１（Ａ）は、電荷捕獲メモリ・セルの略図である。基板は、ｎ＋ドーピング領域１５０および１６０、およびｎ＋ドーピング領域１５０および１６０の間に位置するｐドーピング領域１７０を含む。メモリ・セルの残りの部分は、基板上の底部誘電構造１４０、底部誘電構造１４０（底部酸化物）上の電荷捕獲構造１３０、電荷捕獲構造１３０上の頂部誘電構造１２０（頂部酸化物）、酸化物構造１２０上のゲート１１０を含む。代表的な頂部誘電体としては、厚さ約５乃至１０ナノメートルの二酸化珪素およびシリコン・オキシナイトライド、または例えば、Ａｌ_２Ｏ_３を含む他の類似の高誘電率材料等がある。代表的な底部誘電体としては、厚さ約３乃至１０ナノメートルの二酸化珪素およびシリコン・オキシナイトライド、または他の類似の高誘電率材料等がある。代表的な電荷捕獲構造としては、厚さ約３乃至９ナノメートルの窒化珪素、またはＡｌ_２Ｏ_３、ＨｆＯ_２等のような金属酸化物を含む他の類似の高誘電率材料等がある。電荷捕獲構造は、電荷捕獲材料の連続していない一組のポケットまたは粒子、または図に示すような連続している層であってもよい。電荷捕獲構造１３０は、電子１３１で示すような電荷を捕獲している。

ＮＲＯＭ類似のセル用のメモリ・セルは、例えば、厚さ３ナノメートル乃至１０ナノメートルの底部酸化物、厚さ３ナノメートル乃至９ナノメートルの電荷捕獲層、および厚さ５乃至１０ナノメートルの頂部酸化物を有する。ＳＯＮＯＳ類似のセル用のメモリ・セルは、例えば、厚さ１ナノメートル乃至３ナノメートルの底部酸化物、厚さ３ナノメートル乃至５ナノメートルの電荷捕獲層、および厚さ３ナノメートル乃至１０ナノメートルの頂部酸化物を有する。

いくつかの実施形態の場合には、ゲートは、ｎ型シリコンの固有の仕事関数より大きいか、または約４．１ｅＶより大きいか、および好適には、例えば、約５ｅＶより大きいｅＶを含む約４．２５ｅＶより大きい仕事関数を有する材料を含む。代表的なゲート材料としては、ｐ型ポリ、ＴｉＮ、Ｐｔおよび他の高仕事関数金属および材料等がある。本発明の技術の実施形態に適している比較的高い仕事関数を有する他の材料としては、Ｒｕ、Ｉｒ、ＮｉおよびＣｏを含むがこれらに限定されない金属、Ｒｕ−ＴｉおよびＮｉ−Ｔ、金属窒化物を含むがこれらに限定されない金属合金、およびＲｕＯ_２を含むがこれに限定されない金属酸化物等がある。高仕事関数のゲート材料を使用すれば、通常のｎ型ポリシリコン・ゲートよりも、電子トンネリングに対する注入バリアが高くなる。頂部誘電体としての二酸化珪素を含む、ｎ型ポリシリコン・ゲートの注入バリアは、約３．１５ｅＶである。それ故、本発明の技術の実施形態は、ゲートおよび頂部誘電体用に約３．４ｅＶより高い約３．１５ｅＶより高く、好適には約４ｅＶより高い注入バリアを有する材料を使用する。二酸化珪素頂部誘電体を含むｐ型ポリシリコン・ゲートの場合には、注入バリアは約４．２５ｅＶであり、収束したセルの結果としてのしきい値は、図１（Ｂ）を参照しながら以下にさらに詳細に説明するように、二酸化珪素頂部誘電体を含むｎ型ポリシリコン・ゲートを有するセルと比較すると約２ボルトに低減する。

図１（Ａ）の場合には、メモリ・セルは、プログラムおよび消去サイクルを全然経験しないで、捕獲された電荷は、例えば、半導体製造プロセスによるものである。このようなメモリ・セルのアレイ内においては、製造プロセスによりメモリ・セル内に捕獲された電荷の量は、アレイ全体を通して有意に変化する場合がある。

本明細書内で通常使用するように、プログラミングという用語はメモリ・セルのしきい値電圧を上昇することを意味し、消去という用語はメモリ・セルのしきい値電圧を低減することを意味する。しかし、本発明は、プログラミングという用語がメモリ・セルのしきい値電圧の上昇を意味し、消去という用語がメモリ・セルのしきい値電圧の低減を意味する製品および方法、およびプログラミングという用語がメモリ・セルのしきい値電圧の低減を意味し、消去という用語がメモリ・セルのしきい値電圧の上昇を意味する製品および方法両方を含む。

図１（Ｂ）は、任意のプログラムおよび消去サイクル前に追加した電荷を含む、図１（Ａ）の電荷捕獲メモリ・セルの略図である。０Ｖの電位がソース１５０、ドレイン１６０および基板１７０に供給される。底部酸化物を横切って、約０．７乃至１．０Ｖ／ｎｍまたはそれより高いＥフィールドを誘起するために十分な−２０Ｖの電位がゲート１１０に供給される。このバイアス装置は、ゲートから電荷捕獲層への電子注入電流、および電荷捕獲構造からチャネルへの電子排出電流の両方を誘起することにより、電荷捕獲構造１３０内の電荷の分布を平衡させる傾向がある。この平衡状態は、十分な時間の経過後に動的バランスすなわち平衡に達し、その場合、メモリ・セルのしきい値電圧は目標しきい値に収束し、それによりチャネルの全長を横切って電荷の分布が平衡する。このバイアス装置はメモリ・セルのチャネルを横切ってほぼ対称である。セルがバイアス装置の適用を受ける前に少量の電荷を有している場合には、このバイアス装置は、電子１３２のような電荷を電荷捕獲構造１３０に追加する。しかし、製造誘起応力により、またはそうでない場合、デバイスが電界内でプログラムされ消去される前に、電荷捕獲構造内に捕獲された電荷の量は、１つの集積回路上のメモリ・セルのアレイを横切ってかなり変化する場合がある。

図１（Ｂ）のバイアス装置は、妥当な許容範囲内でアレイ全体のメモリ・セル内に捕獲した電荷の量の平衡をとり、平衡状態にする傾向がある。図１（Ｂ）のバイアス装置の目標しきい値は、電子注入電流および電子排出電流が平衡状態になる平衡条件に依存する。この平衡状態は、電荷捕獲構造内の電荷の量が、チャネルを横切って平衡状態になり、バイアス条件下でほぼ一定状態になった場合に達成される。動的平衡状態に達した場合、電荷捕獲構造内の電荷の量の関数であるメモリ・セルのしきい値電圧は、頂部および底部酸化物、ゲートおよび電荷捕獲構造の特性に依存する。ゲートからの電子注入より電子排出電流が優勢になる条件は、目標しきい値を低減する傾向がある。目標しきい値は低い方が望ましい。何故なら目標しきい値が低いと、読出し動作中、メモリ・セルがもっと低い電圧で動作できるからである。それ故、メモリ・セルの実施形態は、目標しきい値を低減するために、ｐ＋ドーピング・ポリシリコンのような高仕事関数のゲート材料、またはＡｌ_２Ｏ_３のような高誘電率の頂部酸化物材料、または両方を使用する。

電荷平衡パルスの実施形態によるゲート基板間のバイアスの大きさは、ＥＯＴが二酸化珪素の絶対誘電率に対して正規化された実際の厚さである場合には、頂部誘電体、電荷捕獲構造および底部誘電体を含む誘電体スタックの実効酸化物厚さＥＯＴを参照して決定される。例えば、頂部誘電体、電荷捕獲構造および底部誘電体は、二酸化珪素、窒化珪素および二酸化珪素をそれぞれ含んでいて、この構造はＯＮＯスタックと呼ばれる。ＯＮＯスタックの場合には、ＥＯＴは、頂部酸化物の厚さに底部酸化物の厚さおよび窒化物の厚さを加えたものに酸化物の絶対誘電率を掛け、それを窒化物の絶対誘電率で割ったものに等しい。電荷平衡パルス用のバイアス装置は、ＮＲＯＭ類似のおよびＳＯＮＯＳ類似のメモリ・セルに対して下記のように定義することができる。

１．この説明のためのＮＲＯＭ類似のメモリ・セルは、底部酸化物の厚さが３ｎｍより大きいセルである。誘電体スタックは、基板からのホールの直接トンネル効果を防止するために、ＥＯＴ（例えば、１０ｎｍ乃至２５ｎｍ）を有し、底部酸化物は３ｎｍより厚く、ゲート−基板間のバイアスは、ある電圧（例えば、−１２ボルト乃至−２４ボルト）を有し、ＥＯＴで割った電圧は０．７Ｖ／ｎｍより大きく、好適には約１．０Ｖ／ｎｍの＋／−約１０％であることが好ましい。

ＮＲＯＭ類似のセル内のＯＮＯのＥＯＴ計算
最小 最大
頂部ＯＸ（絶対誘電率＝３．９） ５ｎｍ １０ｎｍ
ＳＩＮ（絶対誘電率＝７） ３ｎｍ ９ｎｍ
底部ＯＸ（絶対誘電率＝３．９） ３ｎｍ １０ｎｍ
・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・
合計 5+3*3.9/7+3=10(nm) 10+9*3.9/7+10=25nm

２．この説明のためのＳＯＮＯＳ類似のメモリ・セルは、底部酸化物の厚さが３ｎｍ未満のセルである。誘電体スタックは、ＥＯＴ（例えば、５ｎｍ乃至１６ｎｍ）を有し、底部酸化物は３ｎｍより薄く、基板からのホールの直接トンネル効果が可能である。ＳＯＮＯＳ類似のセルのゲート−基板間のバイアスは、ある電圧（例えば、−５ボルト乃至−１５ボルト）を有し、ＥＯＴで割った電圧は０．３Ｖ／ｎｍより大きく、好適には約１．０Ｖ／ｎｍの＋／−約１０％であることが好ましい。

ＳＯＮＯＳ類似のセル内のＯＮＯのＥＯＴ計算
最小 最大
頂部ＯＸ（絶対誘電率＝３．９） ３ｎｍ １０ｎｍ
ＳＩＮ（絶対誘電率＝７） ３ｎｍ ５ｎｍ
底部ＯＸ（絶対誘電率＝３．９） １ｎｍ ３ｎｍ
・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・
合計 3+3*3.9/7+1=5.7(nm) 10+5*3.9/7+3=15.8nm
スタック内の二酸化珪素および窒化珪素以外の材料の場合には、ＥＯＴは同じ方法で計算され、材料の厚さは、材料の絶対誘電率で割った二酸化珪素の絶対誘電率の係数により正規化される。

図２（Ａ）は、複数のプログラムおよび消去サイクルの後の電荷捕獲メモリ・セルの略図である。基板は、ｎ＋ドーピング領域２５０および２６０、およびｎ＋ドーピング領域２５０および２６０の間に位置するｐドーピング領域２７０を含む。メモリ・セルの残りの部分は、基板上の酸化物構造２４０、酸化物構造２４０上の電荷捕獲構造２３０、電荷捕獲構造２３０上のもう１つの酸化物構造２２０、および酸化物構造２２０上のゲート２１０を含む。複数のプログラムおよび消去サイクルを行うと、プログラムおよび消去を行うために使用したバイアス装置の違いにより、電子２３１および２３２のような電荷捕獲構造２３０内に捕獲された電荷が後に残る。それにより、バンド・ツウ・バンド・トンネリングが誘起したホット・ホール注入のような消去アルゴリズムに影響を与えることができないチャネル・ホット電子注入を使用する電荷捕獲構造内のいくつかの位置にいくつかの電子が捕獲される場合がある。

図２（Ｂ）は、電荷の分布に変化が起きた後で、図１（Ｂ）のところですでに説明したのと類似のバイアス装置を適用した場合の、図２（Ａ）の電荷捕獲メモリ・セルの略図である。０Ｖの電位がソース２５０、ドレイン２６０および基板２７０に供給される。この例の場合には、−２０Ｖの電位がゲート２１０に供給される。このバイアス装置は、電子２３２のような電子が、プログラムおよび消去サイクル中に形成された領域内の過度の電子を除去し、ゲートから電荷捕獲層への電子注入電流、および電荷捕獲構造からチャネルへの電子排出電流の両方を誘起することにより、電荷捕獲構造２３０内の電荷の分布を平衡状態にする傾向がある。この平衡状態は、十分な時間の経過後に動的バランスすなわち平衡に達し、その場合、メモリ・セルのしきい値電圧は目標しきい値に収束し、それによりチャネルの全長を横切って電荷の分布が平衡状態になる。このバイアス装置は、メモリ・セルのチャネルを横切ってほぼ対称である。

上記技術による方法は、第１のバイアス装置を通してメモリ・セルのしきい値電圧を低減するステップと、第２のバイアス装置を通してメモリ・セルのしきい値電圧を上昇するステップと、メモリ・セルのゲートに第１および第２のバイアス装置のうちの一方に関連する第３のバイアス装置を適用するステップとを含む。第３のバイアス装置は、電子の第１の運動および電子の第２の運動を引き起こすものと見なすことができる。ゲートが基板に対して負の電圧を有している場合には、電子の第１の運動は、ゲートから電荷捕獲構造に向かい、また電子の第２の運動は、電荷捕獲構造から基板へ向かう。ゲートが基板に対して正の電圧を有している場合には、電子の第１の運動は基板から電荷捕獲構造に向かい、電子の第２の運動は、電荷捕獲構造からゲートに向かう。電子の第１の運動の速度は、しきい値電圧が増大するにつれて低減するか、またはしきい値電圧が低減するにつれて増大する。電子の第２の運動の速度は、しきい値電圧が増大するにつれて増大するか、またはしきい値電圧が低減するにつれて低減する。電子が移動すると、しきい値電圧は目標しきい値に向かって収束する。このバイアス装置は、チャネルの一方の側または他方の側上の電荷の集中とは反対に、メモリ・セルのチャネルの全長をほぼ横切ってしきい値電圧が目標しきい値に近づいた場合、電荷捕獲層内の電荷の分布を平衡させる傾向がある。

図３（Ａ）乃至（Ｄ）は、メモリ・セルの電荷捕獲層内に電荷を残し、その後で電荷の分布が変化するプログラムおよび消去サイクルを示す。
図３（Ａ）は、電荷の分布の平衡をとった後の電荷捕獲メモリ・セルの略図である。基板は、ｎ＋ドーピング領域３５０および３６０、およびｎ＋ドーピング領域３５０および３６０の間に位置するｐドーピング領域３７０を含む。メモリ・セルの残りの部分は、基板上の酸化物構造３４０、酸化物構造３４０上の電荷捕獲構造３３０、電荷捕獲構造３３０上のもう１つの酸化物構造３２０、および酸化物構造３２０上のゲート３１０を含む。

図３（Ｂ）および（Ｃ）は、それぞれメモリ・セルをプログラムおよび消去するバイアス装置のいくつかの例である。
図３（Ｂ）は、チャネル・ホット電子ＣＨＥ注入を受ける、図３（Ａ）の電荷捕獲メモリ・セルの略図である。０Ｖの電位が、ソース３５０に供給される。５．５Ｖの電位がドレイン３６０に供給される。８Ｖの電位がゲート３１０に供給される。このバイアス装置は、電子３３２のようなチャネル・ホット電子を、ｐドーピング領域３７０内のチャネルから、正の電圧が供給されるドレインの近くに焦点を結ぶ領域内の電荷捕獲構造３３０内に移動させる。電子３３１は、注入後に電荷捕獲構造３３０内に捕獲された電荷の一例である。他の実施形態の場合には、他のプログラミング・バイアス装置（多重ビット動作のために、１つの高しきい値状態、または複数の高しきい値状態を確立するためのバイアス装置）が供給される。代表的なプログラム・バイアス装置は、チャネル始動二次電子注入ＣＨＩＳＥＬ、ソース側注入ＳＳＩ、ドレイン・アバランシェ・ホット電子注入ＤＡＨＥ、パルス始動基板ホット電子注入ＰＡＳＨＥＩ、および正のゲートＥフィールド援用（ファウラー・ノルドハイム）トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）、および他のバイアス装置を含む。

図３（Ｃ）は、バンド・ツウ・バンド・トンネリング誘起ホット・ホール注入を受ける図３（Ｂ）の電荷捕獲メモリ・セルの略図である。−３Ｖの電位がゲートに供給される。０Ｖの電位がソース３５０に印加される。５．５Ｖの電位がドレイン３６０に印加される。０Ｖの電位が基板３７０の他の部分上に印加される。このバイアス装置は、３３４のようなホールのバンド・ツウ・バンド・トンネリングによるホット・ホール注入をドレイン３６０近くの領域から電荷捕獲構造３３０に移動させる。ホール３３３は、注入後に電荷捕獲構造３３０内に捕獲された電荷の一例である。電荷捕獲層内の電子の集中を低減するためのホールが注入される領域は、電子が注入される領域とは完全には一致しない。それ故、多数回のプログラムおよび消去サイクルの後で、電荷捕獲構造内に電子の集中が累積し、この累積した電子が低いしきい値状態を達成する機能と干渉し、デバイスの耐久性を低下させる。他の消去バイアス装置（低いしきい値状態を確立するためのバイアス装置）としては、ゲートからの有意の電子注入を行わないで電子を排出する電圧での負のゲートＥフィールド援用トンネリング、薄い底部酸化物実施形態用の電荷捕獲構造から電子を排出させるか、またはこの電荷捕獲構造にホールを注入する直接トンネル効果等がある。

図３（Ｄ）は、注入したホール３３３により影響を受けないで、達成することができる最低しきい値と干渉する捕獲電子３３５の集中を示す、図３（Ｃ）の電荷捕獲メモリ・セルの略図である。電荷の分布の平衡をとる傾向がある、図１（Ｂ）のところで説明した電荷平衡バイアス装置を適用することにより、電荷捕獲層内の電荷の分布に変化が起こり、この変化により電荷の過度の捕獲が低減するか、全然なくなる。この例の場合には、−２０Ｖの電位がゲートに印加される。ゲートからチャネルの領域内の基板への電位はある電圧を有し、この電圧を頂部誘電体、電荷捕獲構造および底部誘電体のＥＯＴで割った場合、ＮＲＯＭ類似のセルの場合には、その値は０．７Ｖ／ｎｍより大きく、好適には、約１．０Ｖ／ｎｍであることが好ましく、ＳＯＮＯＳ類似のセルの場合には、０．３Ｖ／ｎｍより大きく、好適には、約１．０Ｖ／ｎｍであることが好ましい。０Ｖの電位がソース３５０、ドレイン３６０、およびこの例の場合にはチャネルが形成される基板３７０の一部に供給される。このバイアス装置は、電荷捕獲構造３３０内の電荷の分布を変化させる。電荷の分布に変化が起きると、過度の電荷が除去されるか、および／または電子が追加される。電子３３１のような電荷は、Ｅフィールド援用トンネリングのような電荷移動機構により、ゲートから電荷捕獲構造３３０へ移動する。この電荷は、ホール３３３のような電荷捕獲構造３３０から捕獲したホールを除去する。ホット・ホールが注入される領域から離れている位置内に捕獲される電子３３５のような電荷は、Ｅフィールド援用トンネリングのような電荷移動機構により、電荷捕獲構造３３０からｐ型領域３７０に移動する。

実際には、電荷捕獲層からチャネルへのＥフィールド援用トンネリングは、チャネルの全長をほぼ横切るこのバイアス装置の下で起こる場合がある。このバイアス装置は、プログラムおよび消去サイクルの間に電子３３３のような電子が形成された領域内の過度の電子を除去し、ゲートから電荷捕獲層への電子注入電流、および電荷捕獲構造からチャネルへの電子排出電流の両方を誘起させることにより、電荷捕獲構造３３０内の電荷の分布の平衡をとる傾向がある。これによりメモリ・セルのしきい値電圧が、目標しきい値上に収束し、それによりチャネルの全長を横切って電荷の分布が平衡する十分な時間経過後に、動的バランスまたは平衡状態になる。このバイアス装置は、メモリ・セルのチャネルを横切ってほぼ対称である。バイアス装置が、０．５乃至１．０秒程度の長いパルスに適用される場合には、平衡状態またはほぼ平衡状態となり、電荷の分布は例えば図３（Ａ）に示すように平衡状態になる。バイアス装置が、例えば１乃至５０ミリ秒程度の短いパルスに適用される場合には、電荷の分布は平衡する傾向があるが、平衡状態にはならない。

図４は、複数のプログラムおよび消去サイクル後の電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的なプロセスである。新しいメモリ・セル４１０は、まだプログラムおよび消去サイクルを全然経験していない。ステップ４２０および４３０において、メモリ・セルは、第１および第２のバイアス装置を通してプログラムされ消去される。ステップ４４０において、プログラムおよび消去サイクルの時間間隔がオーバーしているかどうかの判断が行われる。この時間間隔は、プログラムおよび消去サイクルの回数をカウントすることにより決定される。時間間隔がまだオーバーしていない場合には、ステップ４２０および４３０において、メモリ・セルは再度プログラムされ消去される。そうでない場合には、ステップ４５０において、チャネルの領域内のゲートから基板への電位がある電圧である第３のバイアス装置により、メモリ・セル内の電荷の分布が変化し、頂部誘電体、電荷捕獲構造および底部誘電体をＥＯＴで割った場合、ＮＲＯＭ類似のセルの場合には、この電圧は０．７Ｖ／ｎｍより大きく、好適には、約１．０Ｖ／ｎｍであることが好ましく、ＳＯＮＯＳ類似のセルの場合には、約０．３Ｖ／ｎｍより大きく、好適には、約１．０Ｖ／ｎｍであることが好ましい。

種々の実施形態の場合には、第１のバイアス装置および第２のバイアス装置は、それぞれ、Ｅフィールド援用トンネリング、チャネル・ホット電子ＣＨＥ注入のようなホット電子注入、チャネルよりの二次電子ＣＨＩＳＥＬ注入、および／またはバンド・ツウ・バンド・トンネリング・ホット・ホールＢＴＢＴＨＨ注入のようなホット・ホール注入のうちの１つまたはそれ以上を起こさせる。電荷移動機構は、いくつかのバイアス装置間で同じものであっても、異なるものであってもよい。しかし、１つまたはそれ以上の電荷移動機構が、異なるバイアス装置間で同じものである場合でも、第１のバイアス装置、第２のバイアス装置、および第３のバイアス装置は、それぞれ、メモリ・セル上のいくつかのバイアス装置のメモリ・セルの端子上にそれぞれ別の電圧の組合わせを供給する。

例示としての特定のバイアス装置を含むいくつかの実施形態の場合には、第３のバイアス装置は、メモリ・セルのゲートをメモリ・セルのソース、ドレインおよび基板に対して負の電位にする。第１のバイアス装置は、ホット・ホール注入を行い、第２のバイアス装置はホット電子注入を行い、第１のバイアス装置はホット・ホール注入を行い、第２のバイアス装置は、ホット電子注入を行い、第３のバイアス装置は、Ｅフィールド援用トンネリングを行い、第１のバイアス装置はホット・ホール注入を行い、第２のバイアス装置は、ホット電子注入を行い、第３のバイアス装置は、メモリ・セルのゲートをメモリ・セルのソース、ドレインおよび基板に対して負の電位にする。この負の電位は、ＮＲＯＭ類似のセルの場合には、誘電体スタックのＥＯＴの約０．７Ｖ／ｎｍより大きい値を有し、ＳＯＮＯＳ類似のセルの場合には、約０．３Ｖ／ｎｍより大きい値を有し、好適には、誘電体スタックのＥＯＴの約１．０Ｖ／ｎｍであることが好ましい。

図５は、任意のプログラムおよび消去サイクル前の電荷捕獲メモリ・セルに電荷を追加し、複数のプログラムおよび消去サイクル後の電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的なプロセスである。このプロセスは図４のプロセスに類似している。しかし、ステップ５２０および５３０における任意のプログラムおよび消去サイクルの前に、ステップ５１５において、上記電荷平衡パルスにより電荷がセルに追加され、それによりプログラミングおよび／または消去によりメモリ・セル内で達成できるしきい値電圧が増大する。ステップ５１５において電荷を追加すると、しきい値電圧は消去およびプログラミング後のメモリ・セル内のしきい値電圧以下になり、メモリ・セルのプログラム確認電圧および消去確認電圧未満になる。

図６は、しきい値電圧対プログラムおよび消去サイクルの回数のグラフであり、電荷の分布の変化前後のメモリ・セルのしきい値電圧を比較するためのものである。メモリ・セルは、電荷捕獲構造内の電荷の分布の変化の前に、異なる回数のプログラムおよび消去サイクルを経験する。データ・ポイント６１０（塗りつぶしてないドット）は、電荷の分布が変化する前のメモリ・セルを表す。データ・ポイント６１０は、データ・セット６３０、６４０、６５０および６６０を含む。データ・セット６３０においては、メモリ・セルは、電荷の分布を変化させる各動作の前に、１回に５００回のプログラムおよび消去サイクルを経験する。データ・セット６４０においては、最初の１，０００回のプログラムおよび消去サイクルの後で、メモリ・セルは、電荷の分布を変化させる各動作の前に、１回に１，０００回のプログラムおよび消去サイクルを経験する。データ・セット６５０においては、最初の１０，０００回のプログラムおよび消去サイクルの後で、メモリ・セルは、電荷の分布を変化させる各動作の前に、１回に１０，０００回のプログラムおよび消去サイクルを経験する。データ・セット６６０においては、最初の１００，０００回のプログラムおよび消去サイクルの後で、メモリ・セルは、電荷の分布を変化させる各動作の前に、１回に５０，０００回のプログラムおよび消去サイクルを経験する。データ・セット６３０、６４０、６５０および６６０を通してのプログラムおよび消去サイクルの回数が増大すると、メモリ・セルのしきい値電圧は、電荷の分布の変化の動作の前に増大する。データ・ポイント６２０（塗りつぶしてあるドット）は、図３（Ｄ）のところで説明したバイアス装置による電荷の分布の変化後のメモリ・セルを表す。

このグラフは、データ・セット６３０を除いて、すべてのデータ・ポイント６１０は、ライン６７０で示す３．８Ｖの消去確認電圧を超えていることを示す。データ・セット６６０は、ライン６８０で示す５．３Ｖのプログラム確認電圧を実際に超えている。データ・セット６３０、６４０、６５０および６６０は、メモリ・セル内で達成できる最低しきい値電圧との干渉の変動の程度を示す。データ・ポイント６２０は、１００万回以上のプログラムおよび消去サイクルを経験したメモリ・セルを除いて、電荷の分布を変化させるための動作が、メモリ・セルのしきい値電圧を消去確認電圧ライン６７０未満に低減することに成功したことを示す。このグラフは、電荷の分布を変化させるための動作前にプログラムおよび消去サイクルの回数が増大すると、メモリ・セル内で達成できる最低しきい値電圧との干渉量が増大することを示す。それ故、そこから図６のデータを生成した実施形態の場合には、約１０００回のプログラムおよび消去サイクルが行われる時間間隔で図３（Ｄ）の電荷平衡バイアス装置を供給し、メモリ・セルの消去バイアス装置が達成したしきい値電圧を、消去確認電位（ライン６７０）が設定した目標しきい値未満に維持することが望ましい。

図７は、しきい値電圧対プログラムおよび消去サイクルの回数のグラフであり、ＣＨＥおよびＢＴＢＴＨＨによる、各１０００回のプログラムおよび消去サイクル後の、０．５秒程度のゲート上の負の高電圧の比較的長いパルスを使用した場合の、電荷平衡バイアス装置を適用することにより維持したメモリ・セルのしきい値電圧が一定であることを示す。データ・ポイント７１０（塗りつぶしてあるドット）は、プログラム動作後のメモリ・セルのしきい値電圧を表す。データ・ポイント７２０（塗りつぶしてないドット）は、消去動作後のメモリ・セルのしきい値電圧を表す。図を見れば分かるように、消去手順後のしきい値は、この例の場合には、１００万回のプログラムおよび消去サイクルの間、約３．７Ｖの目標しきい値未満のままである。

図８は、しきい値電圧対消去パルスの回数のグラフであり、電荷の分布を変更した場合および変更しなかった場合に、しきい値電圧を低減した際の消去動作の効率を比較するためのものである。データ・ポイント８１０（塗りつぶしてあるドット）は、電荷の分布を変化させるための負の電荷平衡動作の前のメモリ・セルを表す。負の電荷平衡動作の前に、メモリ・セルのしきい値電圧は、消去パルスを多数回印加した後でも、消去パルスだけでは十分に低減することができない。データ・ポイント８２０（塗りつぶしてないドット）は、負の電荷平衡動作後の同じメモリ・セルを表す。このグラフは、負の電荷平衡動作は、プログラムおよび消去サイクルにより達成できる最低しきい値電圧との干渉を迅速に実質的に除去することを示す。

図９は、しきい値電圧対保持時間の変化のグラフであり、プログラムおよび消去サイクルを全然行わなかったプログラムしたメモリ・セルと、多くのプログラムおよび消去サイクルを経験したメモリ・セルとを比較するためのものである。トレース９１０は、プログラムおよび消去サイクルを全然経験しなかったために、電荷保持が良好なプログラムしたメモリ・セルを表す。データ・セット９２０および９３０の両方は、９００回のプログラムおよび消去サイクル毎に負の電荷平衡動作を経験した、１５０，０００回プログラムおよび消去サイクルを経験したメモリ・セルを表す。データ・セット９２０は、負の電荷平衡動作直後にデータ保持試験が行われるサイクルしたメモリ・セルを表す。対照的に、データ・セット９３０は、負の電荷平衡動作の前にデータ保持試験を受けるサイクルしたメモリ・セルを表す。保持試験を加速するために、−１０Ｖの電位をゲートに印加し、それによりメモリ・セルの電荷捕獲構造からの捕獲された電子の脱出を加速する。しきい値の大きな変化はデータ保持がよくないことを表すので、このグラフは、負の電荷平衡動作がメモリ・セルのデータ保持を改善することを示す。

図１０は、しきい値電圧対保持時間の変化のグラフであり、任意のプログラムおよび消去サイクルの前に負の電荷平衡動作を行い、後で異なる数のプログラムおよび消去サイクルを経験するメモリ・セルを比較するためのものである。データ・ポイント１０００（塗りつぶしてあるドット）は、プログラムおよび消去サイクルを全然経験していないプログラムしたメモリ・セルを表す。データ・セット１０１０（塗りつぶしてない三角）、１０２０（塗りつぶしてない正方形）および１０３０（塗りつぶしてないダイヤモンド）は、それぞれ１５０，０００回のプログラムおよび消去サイクルを経験したメモリ・セル、２００，０００回のプログラムおよび消去サイクルを経験したメモリ・セル、および１，０００，０００回のプログラムおよび消去サイクルを経験したメモリ・セルを表す。データ・セット１０１０、１０２０および１０３０が表すメモリ・セルは、１０００回のプログラムおよび消去サイクル毎に電荷の分布を変化させる動作を経験する。データ保持試験は、電荷の分布を変化させるための動作の直後に行う。図を見れば分かるように、負の電荷平衡動作を周期的に行うと、それぞれ、１５０，０００回のプログラムおよび消去サイクル、２００，０００回のプログラムおよび消去サイクル、および１，０００，０００回のプログラムおよび消去サイクルを経験したセルのデータ保持特性がほぼ一定になる。

図１１は、任意のプログラムおよび消去サイクルを行う前に電荷捕獲メモリ・セルに電荷を追加し、プログラムおよび消去サイクルが行われる可能性がある時間間隔後の、電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的なプロセスである。新しいメモリ・セル１１１０は、まだプログラムおよび消去サイクルを全然経験していない。ステップ１１１５において、電荷平衡パルスを印加することにより、セルに電荷が追加される。ステップ１１２０において、プログラムおよび消去サイクルが行われる可能性がある時間間隔がスタートする。プログラミングおよび消去は、第１および第２のバイアス装置により行われる。ステップ１１４０において、時間間隔をオーバーしているかどうかの判断が行われる。オーバーしていない場合には、時間間隔は継続する。オーバーしている場合には、ステップ１１５０において、メモリ・セル内の電荷の分布が第３のバイアス装置により変化する。第３のバイアス装置は、チャネルの領域内の基板に対して負のゲート電圧を有するパルスを有し、ゲートから電荷捕獲構造への電子注入電流、およびチャネルのほぼ全長を横切って電荷捕獲構造とチャネル間で行われる排出電流により電荷の分布を平衡させる傾向がある。いくつかの実施形態の場合には、印加したパルスは、アレイ内のメモリ・セルのしきい値電圧を、この例の場合には約−２０Ｖのパルスの高さに対して０．５乃至１．０秒のような目標収束しきい値にほぼ収束するだけの十分なパルス長さを有する。種々の実施形態の場合には、時間的間隔は、プログラムおよび消去サイクルのランダムな回数後、および／またはメモリ・セルが消去に失敗した場合に終了する。他の実施形態の場合には、時間間隔は、機械の電力をオフにし、再度オンにするまで、メモリ・セルを含む機械に電力を供給した時間からのような電力供給イベント間の時間を含む。このようにして、第３のバイアス装置は、機械への電力をオンにした後で適用される。

図１２は、本発明のある実施形態による集積回路の簡単なブロック図である。集積回路１２５０は、半導体基板上に、ローカル化した電荷捕獲メモリ・セルにより実施したメモリ・アレイ１２００を含む。行デコーダ１２０１は、メモリ・アレイ１２００内の行に沿って配置されている複数のワード線１２０２に結合している。列デコーダ１２０３は、メモリ・アレイ１２００内の列に沿って配置されている複数のビット線１２０４に結合している。アドレスは、列デコーダ１２０３および行デコーダ１２０１へのバス１２０５上に供給される。ブロック１２０６内のセンス増幅器およびデータ・イン構造は、データ・バス１２０７を通して列デコーダ１２０３に結合している。データは、データ・イン・ライン１２１１を通して、集積回路１２５０上の入力／出力ポートから、または集積回路１２５０の内部または外部の他のデータ・ソースから、ブロック１２０６内のデータ・イン構造に供給される。データは、データ・アウト・ライン１２１２を通して、ブロック１２０６内のセンス増幅器から、集積回路１２５０上の入力／出力ポートへ、または集積回路１２５０への内部または外部の他のデータの宛先へ送られる。バイアス装置状態機械１２０９は、消去確認電圧およびプログラム確認電圧のためのメモリ・セルのしきい値電圧をプログラミングし、低減するための第１および第２のバイアス装置のための、およびメモリ・セルの電荷捕獲構造内の電荷の分布を変化させるための第３のバイアス装置のためのようなバイアス装置供給電圧１２０８を制御する。

この技術は、図１３および図１４に示すように、消去手順またはメモリ・セル内に低しきい値状態を確立することができる他の手順と一緒に適用される。図１３の場合には、消去手順は消去コマンドによりスタートする（ブロック１３００）。発見的に、この時点において、指数ｎは消去手順で使用するためにゼロに設定される。ある実施態様の場合の消去コマンドは、当業界においてはフラッシュ・メモリ・デバイス用に通常使用される、「フラッシュ」セクタ消去に対応する。消去コマンドに応じて、バイアス手順がスタートする。ある実施形態の場合には、バイアス手順の第１の動作は、メモリ・セルのセクタ内でホット・ホール注入を誘起するバイアス装置を適用することである（ブロック１３０１）。例えば、セクタ内のワード線は約−３乃至−７Ｖにバイアスされ、メモリ・セルのドレインに結合しているビット線は、約＋３乃至＋７Ｖにバイアスされ、セクタ内のメモリ・セルのソースに結合しているソース・ラインはアースにバイアスされ、一方、メモリ・セル・チャネルが形成される基板領域はアースされる。そうすることにより、消去中のセクタ内のメモリ・セル用のドレイン端子に隣接する電荷捕獲構造の側面上でホット・ホール注入が誘起される。ホット・ホール注入バイアス装置を適用した後で、状態機械または他のロジックは、消去確認動作を実行することにより、セクタ内の各セルに対する消去動作が成功したかどうかを判断する。

それ故、次のステップにおいて、アルゴリズムは、メモリ・セルが確認動作をパスしたかどうかを判断する（ブロック１３０２）。セルが確認をパスしない場合には、指数ｎが増分増大され（ブロック１３０３）、アルゴリズムは、指数が再試行の所定の最大数Ｎに達したかどうかを判断する（ブロック１３０４）。確認を行わないで、最大数の再試行が実行された場合には、この手順は失敗で終わる（ブロック１３０５）。ブロック１３０４において再試行の最大回数が実行されていなかった場合には、手順はブロック１３０２に戻り、ホット・ホール注入バイアス装置が再試行される。ブロック１３０２において、メモリ・セルが確認をパスした場合には、次に、図１（Ｂ）のところで説明した電子注入電流と電子排出電流が同時に生じる電荷平衡バイアス動作が適用される（ブロック１３０６）。電荷平衡バイアス動作は、例えば、約５０ミリ秒のような１０乃至１００ミリ秒程度の長さを有する負のゲート電圧パルスを含む。このようなパルスは、メモリ・セル内の電荷の分布を平衡させ、捕獲したホールを中和する傾向があり、すでに説明したように、メモリ・セルの耐久性および信頼性を十分改善する。電荷平衡バイアス動作の後で、消去確認動作が反復される（ブロック１３０７）。メモリ・セルが確認をパスしない場合には、アルゴリズムはブロック１３０３にループし、指数ｎを増分増大し、再試行の最大回数が試みられたかどうかにより再試行が行われるか、または失敗で終わる。ブロック１３０７において、アルゴリズムがパスした場合には、次に消去手順は終了する（ブロック１３０８）。

図１４の場合には、消去手順は消去コマンドによりスタートする（ブロック１４００）。発見的に、この時点において、指数ｎは消去手順で使用するためにゼロに設定される。いくつかの実施態様の場合の消去コマンドは、当業界においてはフラッシュ・メモリ・デバイス用に通常使用される、「フラッシュ」セクタ消去に対応する。消去コマンドに応じて、バイアス手順がスタートする。この例の場合には、消去コマンドの後で、上記電子注入電流および電子排出電流を誘起する電荷平衡バイアス装置が適用される（ブロック１４０１）。電荷平衡バイアス動作は、例えば、約５０ミリ秒のような１０乃至１００ミリ秒程度の長さを有する負のゲート電圧パルスを含む。この電荷平衡バイアス装置は、電荷の分布の平衡をとりながら、目標しきい値上のセクタ内のメモリ・セル内にためた電荷の量を収束させる傾向がある。他の実施形態の場合には、電荷平衡バイアス装置は、各消去サイクル中に捕獲した電荷内で平衡状態を達成するか、ほぼ達成するために、５００乃至１０００ミリ秒程度の長さの負のゲート電圧パルスを含む。負のゲート電圧パルスのパルス長さは、メモリ・アレイの実施形態、セクタ消去手順に許されたタイミングの予算、適用されるホット・ホール注入バイアス装置の長さおよび他の要因により選択される。

バイアス手順の次の動作は、メモリ・セルのセクタ内でホット・ホール注入を誘起するバイアス装置を適用することである（ブロック１４０２）。例えば、セクタ内のワード線は、約−３乃至−７ボルトにバイアスされ、メモリ・セルのドレインに結合しているビット線は、約＋３乃至＋７ボルトにバイアスされ、セクタ内のメモリ・セルのソースに結合しているソース・ラインは、アースによりバイアスされ、一方、メモリ・セル・チャネルが形成される基板領域はアースされる。そうすることにより、消去中のセクタ内のメモリ・セル用のドレイン端子に隣接する電荷捕獲構造の側面上でホット・ホール注入が誘起される。ブロック１４０１の前の電荷平衡バイアス装置のために、ホット・ホール注入バイアス装置により結果はさらに均等になる。ホット・ホール注入バイアス装置を適用した後で、状態マシンまたは他のロジックは、消去確認動作を実行することによりセクタ内の各セルに対する消去動作が成功したかどうかを判断する。それ故、次のステップにおいて、アルゴリズムは、メモリ・セルが確認動作をパスしたかどうかを判断する（ブロック１４０３）。セルが確認をパスしない場合には、指数ｎが増分増大され（ブロック１４０４）、アルゴリズムは、指数が再試行の所定の最大回数Ｎに達したかどうかを判断する（ブロック１４０５）。

再試行の最大回数が、確認をパスしないで実行された場合には、手順は失敗で終わる（ブロック１４０６）。ブロック１４０５において再試行の最大回数が実行されていなかった場合には、手順はブロック１４０２に戻り、ホット・ホール注入バイアス装置が再試行される。ブロック１４０３において、メモリ・セルが確認をパスした場合には、次に、上記電子注入電流と電子排出電流が同時に生じる第２の電荷平衡バイアス装置が適用される（ブロック１４０７）。電荷平衡バイアス動作は、例えば、約５０ミリ秒のような１０乃至１００ミリ秒程度の長さを有する負のゲート電圧パルスを含む。このようなパルスは、メモリ・セル内の電荷の分布を平衡させ、捕獲したホールを中和する傾向があり、すでに説明したように、メモリ・セルの耐久性および信頼性を十分改善する。この技術のいくつかの実施形態の場合には、ブロック１４０７の第２の電荷平衡装置は使用されない。ブロック１４０１の電荷平衡バイアス動作およびブロック１４０７の電荷平衡バイアス動作の場合のパルス長さは、１つの電荷平衡バイアス動作だけが適用される実施形態の場合よりも短い。ブロック１４０７の電荷平衡バイアス動作の後で、消去確認動作が反復される（ブロック１４０８）。メモリ・セルが確認をパスしない場合には、アルゴリズムはブロック１４０４にループし、指数ｎを増分増大し、再試行の最大回数が試みられたかどうかにより再試行が行われるか、失敗で終わる。ブロック１４０８において、アルゴリズムがパスした場合には、次に消去手順は終了する（ブロック１４０９）。

図１５は、しきい値電圧対時間のグラフである。この場合、時間は負のゲート電荷平衡バイアス・パルスが、例えば、図１（Ａ）および（Ｂ）に示すように、プログラムおよび消去サイクルの前の新しいセルのような低しきい値セルに適用される時間の長さである。データ・ポイント１５１０（塗りつぶしてない三角）、１５２０（塗りつぶしてある三角）、１５３０（塗りつぶしてないドット）、および１５４０（塗りつぶしてあるドット）を含む４つのトレースは、種々のゲート電圧におけるしきい値収束の異なる速度を比較する。この実験のためのメモリ・セルは、０．５μｍ／０．３８μｍのＬ／Ｗ寸法、５５Å／６０Å／９０ÅのＯＮＯ（酸化物−窒化物−酸化物）スタック寸法、およびｐ＋ポリ・ゲートを有する。任意のプログラムおよび消去サイクルを行う前に、ゲート上の負の電圧を含む負のゲート電荷平衡パルスが、ソース、基板およびドレインをアースした状態で供給される。データ・ポイント１５１０はゲートへの−２１Ｖの供給に対応し、データ・ポイント１５２０はゲートへの−２０Ｖの供給に対応し、データ・ポイント１５３０はゲートへの−１９Ｖの供給に対応し、データ・ポイント１５４０はゲートへの−１８Ｖの供給に対応する。データ・ポイント１５１０、１５２０、１５３０および１５４０のしきい値電圧は、すべて約３．８Ｖの共通の収束電圧１５０５の方向に飽和する。負のゲート電圧がもっと高いとしきい値電圧の飽和が速くなる。ゲート上の電圧が約−２１Ｖである場合には、約０．１乃至１．０秒のパルスによりしきい値収束がほぼ終了する。

他の実施形態の場合には、収束電圧にしきい値電圧を飽和させるために必要な時間を短縮するために、もっと高いゲート電圧が供給され、または収束電圧にしきい値電圧を飽和させるために必要な時間を延長するために、もっと低いゲート電圧が供給される。ＯＮＯスタックがもっと厚いとまたは底部酸化物がもっと厚いと、収束電圧へしきい値電圧を飽和させるのに必要な時間が長くなるか、または同じ時間でしきい値電圧を飽和するためにもっと高い負のゲート電圧が必要になる。同様に、ＯＮＯスタックがもっと薄いかまたは底部酸化物がもっと薄いと、収束電圧へしきい値電圧を飽和させるのに必要な時間が短くなるか、または同じ時間でしきい値電圧を飽和するためにもっと低い負のゲート電圧が必要になる。

図１６および図１７は、しきい値電圧対時間のグラフであり、電荷捕獲構造内の電荷の分布を変えるバイアスに応じてのメモリ・セルの収束行動を示す。メモリ・セルは、０．５μｍ／０．３８μｍのＬ／Ｗ寸法を有する。

図１６について説明すると、プログラムおよび消去サイクルを全然経験していないメモリ・セルのしきい値電圧は、電荷捕獲層にファウラー・ノルドハイム・トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）により異なる量の電子を追加することにより、５つのトレース１６１０、１６２０、１６３０、１６４０および１６５０のしきい値レベルからスタートして図に示すように種々の程度に上昇する。これらの電子を追加した後で、トレース１６１０のメモリ・セルは約５．３Ｖのしきい値電圧を有し、トレース１６２０のメモリ・セルは約３．０Ｖのしきい値電圧を有し、トレース１６３０のメモリ・セルは約２．４Ｖのしきい値電圧を有し、トレース１６４０のメモリ・セルは約２．０Ｖのしきい値電圧を有し、トレース１６５０のメモリ・セルは約１．５Ｖのしきい値電圧を有する。このグラフは、ソース、基板およびドレインをアースした状態で−２１Ｖの負の電圧をゲートに供給した場合の、時間に対するこれらのメモリ・セルのしきい値電圧の変動を示す。トレース１６１０、１６２０、１６３０、１６４０および１６５０に対応するメモリ・セルは、すべて電荷平衡動作を誘起するための約１秒の負のゲート・バイアスの供給を受けた後で、約３．９Ｖの共通の収束電圧の方向に収束する。

図１７について説明すると、４つのトレース１７１０、１７２０、１７３０および１７４０のメモリ・セルのしきい値電圧は、チャネル・ホット電子注入およびホット・ホール注入を含むホット・キャリヤ充電により確立される。トレース１７１０のメモリ・セルのしきい値電圧は約４．９Ｖである。トレース１７２０のメモリ・セルのしきい値電圧は約４．４Ｖである。トレース１７３０のメモリ・セルのしきい値電圧は約３．３Ｖである。トレース１７４０のメモリ・セルのしきい値電圧は約３．１Ｖである。このグラフは、ソース、基板およびドレインをアースした状態で−２１Ｖの負の電圧をゲートに供給した場合の、時間に対するこれらトレース１７１０、１７２０、１７３０および１７４０のメモリ・セルのしきい値電圧の変動を示す。トレース１７１０、１７２０、１７３０および１７４０に対応するメモリ・セルは、すべて電荷平衡動作を誘起するための約１秒の負のゲートＦＮバイアス供給を受けた後で、約３．７Ｖの共通の収束電圧の方向に収束する。

図１６および図１７は、異なる値へのメモリ・セルのしきい値電圧の変化を含む種々のタイプの電荷移動にもかかわらず、電子注入電流および電子排出電流を誘起するのに十分なバイアスの供給、およびそうでない場合には、セルが消去しにくくなるか信頼できなくする捕獲ホールおよび電子が低減する間の、電荷の分布の平衡、メモリ・セルのしきい値電圧のその収束電圧への戻りを示す。他の実施形態の場合には、収束電圧にしきい値電圧を飽和させるために必要な時間を短縮するために、もっと高いゲート電圧が供給され、または収束電圧にしきい値電圧を飽和させるために必要な時間を長くするために、もっと低いゲート電圧が供給される。

図１８は、しきい値電圧対時間のグラフであり、異なるチャネルの長さを有するメモリ・セルの収束行動を示す。トレース１８１０および１８２０に対応するメモリ・セルのチャネルの長さは０．３８μｍであり、トレース１８３０および１８４０に対応するメモリ・セルのチャネルの長さは０．５０μｍである。トレース１８２０および１８４０のメモリ・セルのしきい値電圧は、電荷捕獲構造に追加されたチャネル・ホット電子により上昇する。トレース１８２０のメモリ・セルのしきい値電圧は約５．２Ｖに上昇する。トレース１８４０のメモリ・セルのしきい値電圧は約５．６Ｖに上昇する。トレース１８１０および１８３０に対応するメモリ・セルは、プログラムおよび消去サイクルを全然経験しない。このグラフは、ソース、基板およびドレインをアースした状態で−２１Ｖの負の電圧をゲートに供給した場合の、時間に対するこれらトレース１８１０、１８２０、１８３０および１８４０のメモリ・セルのしきい値電圧の変動を示す。トレース１８３０および１８４０に対応するメモリ・セルは、約３．８Ｖの共通の収束電圧の方向に飽和する。トレース１８１０および１８２０に対応するメモリ・セルは、約３．５Ｖの共通の収束電圧の方向に飽和する。図１８は、同じチャネルの長さを持つメモリ・セルが、電荷の分布を変化させるバイアスの供給に応じて、共通の収束電圧の方向に飽和する状態を示す。図１８は、チャネルの長さが異なるメモリ・セルが、電荷の分布を変化させるバイアスの供給に応じて、異なる収束電圧の方向に飽和する状態を示す。しかし、チャネルの長さの違いは、収束電圧の違いの主な原因ではないので、アレイを横切るチャネルの長さの変動のアレイ内の目標しきい値電圧分布に対する影響は無視できる程度のものである。

例えば、参照番号１８５０が示すチャネル・ロールオフ効果は、もっと低いしきい値電圧およびもっと低い収束電圧を有するチャネルの長さが短いメモリ・セルに影響を与える。それ故、メモリ・セルのチャネルの長さをもっと短くすると、電荷の分布を変えるバイアスの供給に応じて、メモリ・セルのしきい値電圧および収束電圧が低減する。同様に、メモリ・セルのチャネルの長さを長くすると、電荷の分布を変えるバイアスの供給に応じて、メモリ・セルのしきい値電圧および収束電圧が高くなる。他の実施形態の場合には、収束電圧にしきい値電圧を飽和させるために必要な時間を短縮するために、もっと高いゲート電圧が供給され、または収束電圧にしきい値電圧を飽和させるために必要な時間を延長するために、もっと低いゲート電圧が供給される。また、目標収束しきい値は、異なる仕事関数を有するゲート材料を選択することにより変えることができる。この場合、もっと高い仕事関数を有する材料は、収束しきい値を低減する傾向がある。また、収束しきい値は、頂部酸化物および底部酸化物のうちの一方のトンネリングを助長する頂部酸化物および底部酸化物材料を選択することにより変えることができる。この場合、頂部酸化物内の助長トンネリングは、収束しきい値を低減する傾向があり、その逆も真である。

図１９も図２０も、メモリ・セル内で達成できるしきい値電圧を維持する際に、電荷の分布を平衡させるバイアスの効果を示す。
図１９は、電荷の分布が規則的に変化する多重ビット・メモリ・セルのしきい値電圧対プログラムおよび消去サイクル回数のグラフである。第１のビットがプログラムされ、トレース１９１０（塗りつぶしてあるドット）においては、第１のビットが読み出され、トレース１９２０（塗りつぶしてないドット）においては、第２のビットが読み出される。第２のビットがプログラムされ、トレース１９３０（塗りつぶしてある三角）においては、第１のビットが読み出され、トレース１９４０（塗りつぶしてない三角）においては、第２のビットが読み出される。トレース１９５０（塗りつぶしてある正方形）においては、第１のビットが消去され、読み出される。トレース１９６０（塗りつぶしてない正方形）においては、第２のビットが消去され、読み出される。あるビットがプログラムされると、１マイクロ秒の間、ゲート電圧は１１．５Ｖになり、ドレイン電圧／ソース電圧のうちの一方が５Ｖになり、ドレイン電圧／ソース電圧のうちの他方が０Ｖになり、基板が−２．５Ｖになる。プログラミング中、チャネル始動二次電子（ＣＨＩＳＥＬ）は、電荷捕獲構造内に移動する。あるビットが消去されると、１ミリ秒の間、ゲート電圧は−１．８Ｖになり、ドレイン電圧／ソース電圧のうちの一方が６Ｖになり、ドレイン電圧／ソース電圧のうちの他方が０Ｖになり、基板が０Ｖになる。消去中、ホット・ホールは、電荷捕獲構造内に移動する。消去サイクル中、電荷捕獲層内の電荷の平衡をとる傾向がある負のゲート・バイアスが、ゲート電圧が−２１Ｖで、ソース、ドレインおよび基板がアースされた状態で５０ミリ秒パルスの間メモリに供給される。図を見れば分かるように、しきい値電圧は、約１００，０００Ｐ／Ｅサイクル中、よい分布状態に維持される。

図２０は、図１９類似の多重ビット・メモリ・セルのしきい値電圧対プログラムおよび消去サイクル回数のグラフである。しかし、図１９とは異なり、電荷の分布を変化させる負のゲートＦＮバイアスは、消去サイクル中、メモリ・セルに供給されない。その結果、電荷捕獲構造内の電荷からの干渉が、プログラムおよび消去サイクル中増大し、プログラムおよび消去サイクル中、しきい値電圧が増大する。第１のビットがプログラムされ、トレース２０１０（塗りつぶしてあるドット）内で第１のビットが読み出され、トレース２０２０（塗りつぶしてないドット）内で第２のビットが読み出される。第２のビットがプログラムされ、トレース２０３０（塗りつぶしてある三角）内で第１のビットが読み出され、トレース２０４０（塗りつぶしてない三角）内で第２のビットが読み出される。トレース２０５０（塗りつぶしてある正方形）内で、第１のビットが消去され、読み出される。トレース２０６０（塗りつぶしてない正方形）内で、第２のビットが消去され、読み出される。１０回未満のプログラムおよび消去サイクル中に、両方の消去およびプログラム動作の後のしきい値電圧は有意に上昇し、５００回のプログラムおよび消去サイクルの後で、本明細書に記載する電荷平衡動作を行わない場合の消去動作の後のメモリ・セルのしきい値電圧は、１Ｖ以上上昇する。

図１９も図２０も、メモリ・セル内の電荷の分布を平衡させる傾向があるバイアスを供給すると、消去およびプログラム動作両方の後で、メモリ・セル内で達成できるしきい値電圧による干渉が低減するか根絶することを示す。他の実施形態の場合には、収束電圧にしきい値電圧を飽和させるために必要な時間を短縮するために、もっと高いゲート電圧が供給され、または収束電圧にしきい値電圧を飽和させるために必要な時間を長くするために、もっと低いゲート電圧が供給される。他の実施形態の場合には、しきい値電圧が収束電圧に近づく程度を変化させるために、負のゲート電圧を供給する時間を長くしたり、短くしたりする。

図２１は、しきい値電圧対保持時間の変化のグラフであり、電荷の分布を平衡させる傾向がある一定の負のゲート・パルスを供給した場合および供給しなかった場合の、メモリ・セルを比較するためのものである。トレース２１１０、２１２０、２１３０および２１４０のメモリ・セルは、すべて１０，０００回のプログラムおよび消去サイクルを経験する。しかし、一括してトレース２１２５と呼ぶトレース２１１０および２１２０のメモリ・セルの消去サイクル中、メモリ・セル内の電荷の分布を変化させる負のゲート・パルスが供給される。一括してトレース２１４５と呼ぶトレース２１３０および２１４０のメモリ・セルの場合には、メモリ・セルに負のゲート・パルスは供給されない。しきい値内の大きな変化はデータ保持時間がもっと短いことを示しているので、このグラフは、電荷の分布を平衡させるこの動作が、メモリ・セルのデータ保持を改善することを示す。保持試験中、−７Ｖの負のゲート電圧がトレース２１１０および２１３０のメモリ・セルのゲートに供給され、−９Ｖの負のゲート電圧がトレース２１２０および２１４０のメモリ・セルのゲートに供給される。トレース２１２５間の電圧応力の増大により、トレース２１２０のメモリ・セルの保持時間はトレース２１１０のメモリ・セルの保持時間より短くなり、同様に、トレース２１４５間で、トレース２１４０のメモリ・セルの保持時間はトレース２１３０のメモリ・セルの保持時間より短くなる。

図２２は、ホット・ホール注入電流、Ｅフィールド援用電子注入および排出電流を組合わせることにより、メモリ・セルのしきい値電圧を低減し、電荷捕獲層内の電荷の分布を平衡させるハイブリッド・バイアス消去手順を含む電荷捕獲メモリ・セルの略図である。基板は、ｎ＋ドーピング領域２２５０および２２６０、およびｎ＋ドーピング領域２２５０および２２６０の間の基板内のｐドーピング領域２２７０を含む。メモリ・セルの残りの部分は、基板上の酸化物構造２２４０、酸化物構造２２４０上の電荷捕獲構造２２３０、電荷捕獲構造２２３０上のもう１つの酸化物構造２２２０、および酸化物構造２２２０上のゲート２２１０を含む。−２１Ｖの電位がゲート２２１０に印加される。３Ｖの電位がソース２２５０およびドレイン２２６０に印加される。基板２２７０はアースされている。このハイブリッド・バイアス装置中、複数の電荷移動が起こる。ある電荷移動の場合には、ホット・ホールは、ソース２２５０およびドレイン２２６０から電荷捕獲構造２２３０内に移動し、それによりメモリ・セルのしきい値電圧を低減する。他の電荷移動の場合には、電子２２３３は、ゲート２２１０から電荷捕獲構造２２３０へ移動する。

さらに他の電荷移動の場合には、電子２２７３は、電荷捕獲構造２２３０からソース２２５０、基板２２７０およびドレイン２２６０に移動する。ゲート２２１０から電荷捕獲構造２２３０への電子２２３３の移動、および電荷捕獲構造２２３０からソース２２５０、基板２２７０およびドレイン２２６０への電子２２７３の移動の両方は、ゲートから遠ざかる方向への電子の移動の例である。供給した電位電圧は、メモリ・セルのサイズおよびメモリ・セル内の構造、使用する材料、目標しきい値電圧等を考慮に入れて、特定の実施形態に適合するように変化する。すでに説明したように、電荷捕獲層から基板への電子排出電流は、チャネルのほぼ全長を横切って延びていて、電荷捕獲構造内の電荷の分布を平衡させる傾向がある。ソースおよびドレイン領域に近い基板からのホット・ホール注入電流は、Ｅフィールド援用トンネリングだけの場合と比較すると、セルのしきい値の変化速度を速くする傾向があり、そのため消去時間が速くなる。

図２３は、しきい値電圧対時間のグラフであり、異なるハイブリッド・バイアスとメモリ・セルを比較するためのものである。ソースおよびドレインがアース電位の状態で、負のゲート電荷平衡バイアスがトレース２３１０のメモリ・セルに供給される。メモリ・セルのしきい値電圧を低減し、同時に電荷捕獲層内の電荷の分布を平衡させる傾向があるハイブリッド・バイアスが、トレース２３２０、２３３０、２３４０および２３５０のメモリ・セルに供給される。トレース２３１０、２３２０、２３３０、２３４０および２３５０のメモリ・セルの場合には、−２１Ｖの負のゲート電圧がゲートに供給され、基板がアースされる。トレース２３１０のメモリ・セルの場合には、０Ｖがソースおよびドレインに供給される。トレース２３２０のメモリ・セルの場合には、２．５Ｖがソースおよびドレインに供給される。トレース２３３０のメモリ・セルの場合には、３Ｖがソースおよびドレインに供給される。トレース２３４０のメモリ・セルの場合には、４Ｖがソースおよびドレインに供給される。トレース２３５０のメモリ・セルの場合には、５Ｖがソースおよびドレインに供給される。図２３は、もっと高い電圧をソースおよびドレインに供給した場合、もっと多くのホールがソースおよびドレインから電荷捕獲構造へ移動し、しきい値電圧をもっと急速に低減する様子を示す。

それ故、パルス中にホット・ホール注入電流、電子注入電流および電子排出電流を一緒に誘起するハイブリッド・バイアスは、もっと短い消去パルスにより消去時間を短縮するために使用することができる。ホット・ホール注入電流がない場合には、例えば、図２３の例示としてのセル内でしきい値電圧の収束を確立するには、０．５乃至１．０秒程度のパルスが必要になる。ソースおよびドレイン上に対称的に供給した３Ｖにより誘起したホット・ホール注入電流がある場合には、図２３の例示としてのセル内で約１乃至５０ミリ秒以内に収束が行われる。他の実施形態の場合には、収束電圧にしきい値電圧を飽和させるために必要な時間を短縮するために、もっと高いゲート電圧が供給され、または収束電圧にしきい値電圧を飽和させるために必要な時間を長くするために、もっと低いゲート電圧が供給される。他の実施形態の場合には、しきい値電圧が収束電圧に近づく程度を変化させるために、負のゲート電圧を供給する時間を長くしたり、短くしたりする。他の実施形態の場合には、メモリ・セルのしきい値電圧を低減するのにかかる時間の長さを変化させるために、ソース電圧およびドレイン電圧を変化させる。

図２４および図２５は、メモリ・セルのしきい値電圧の低減前後の、電荷捕獲層内の電荷の分布を変化させることにより電荷捕獲メモリ・セルを動作し、平衡をとる傾向にある代表的なプロセスである。

図２４の代表的なプロセスは、プログラムおよび消去サイクルを全然経験していない新しいセル２４１０によりスタートする。ステップ２４２０および２４３０において、メモリ・セルはプログラムされ、消去される。いくつかの実施形態の場合には、最初のプログラムおよび消去サイクルの前に、電荷捕獲層の電荷の分布を平衡させる傾向がある動作が実行される。ステップ２４４０において、プログラムおよび消去サイクル後に、電荷捕獲層内の電荷の分布を平衡させる傾向がある動作が実行される。その後で、このプロセスは、他のプログラムおよび消去サイクルにより反復される。それ故、図２４の代表的なプロセスの場合には、１回のプログラムおよび消去サイクルの後で、電荷捕獲層内の電荷の分布を平衡させる傾向がある動作が実行される。いくつかの実施形態の場合には、電荷捕獲層の電荷の分布を平衡させる傾向がある動作は各プログラムおよび消去サイクル後に実行される。

図２３の代表的なプロセスは、図２４の代表的なプロセスに類似している。図２５の代表的なプロセスも、プログラムおよび消去サイクルを全然経験していない新しいセル２５１０によりスタートする。しかし、電荷捕獲層２５２５内の電荷の分布を変化させ、平衡させる傾向がある動作は、メモリ・セル２５２０の消去の後ではなく、メモリ・セル２５２０のプログラミングおよびメモリ・セル２５３０の消去の間に行われる。いくつかの実施形態の場合には、最初のプログラムおよび消去サイクルの前に、電荷捕獲層内の電荷の分布を変化させ、平衡させる傾向がある動作が行われる。

図２６は、メモリ・セルのしきい値電圧を低減する一方で、同時に電荷捕獲層内の電荷の分布を変化させるハイブリッド・バイアスを供給することにより、電荷捕獲メモリ・セルを動作するための代表的なプロセスである。図２６の代表的なプロセスも、プログラムおよび消去サイクルを全然経験していない新しいセル２６１０によりスタートする。ステップ２６２０において、メモリ・セルはプログラムされる。ステップ２６３０において、プログラム動作の後で、ハイブリッド・バイアスがメモリ・セルに供給される。ハイブリッド・バイアスは、同時にメモリ・セルのしきい値電圧を低減し、電荷捕獲層内の電荷の分布を変化させる。いくつかの実施形態の場合には、最初のプログラムおよび消去サイクルの前に、電荷捕獲層内の電荷の分布を変化させる動作が行われる。

いくつかの実施形態の場合には、図２４、図２５および図２６の代表的なプロセスの一部が結合される。一実施形態の場合には、メモリ・セル内の電荷の分布は、メモリ・セルの消去の前後で変化する。種々の実施形態の場合には、ハイブリッド・バイアスが、メモリ・セルの消去の前または後でメモリ・セルに供給される。さらに他の実施形態の場合には、メモリ・セル内の電荷の分布は、メモリ・セルにハイブリッド・バイアスを供給する前および後の両方で変化する。

電荷捕獲メモリ・デバイス（ＮＲＯＭデバイスまたはＳＯＮＯＳデバイスなど）の新しい消去法が提案されている。このデバイスは、最初、ゲート注入（−Ｖｇ）により消去状態に「リセット」される。プログラミングは、チャネル・ホット電子（ＣＨＥ）、チャネル始動二次ホット電子（ＣＨＩＳＥＬ）注入、ＦＮトンネリング、パルス始動基板ホット電子（ＰＡＳＨＥＩ）または他の手順のような多くの方法で行うことができる。消去は、バンド・ツウ−バンド・トンネリング強化ホット・ホール（ＢＴＢＴＨＨ）注入（通常、ＮＲＯＭデバイスで使用するような）、ＳＯＮＯＳデバイスで適用される負のＦＮトンネリング、または他の方法で行われ、セクタ消去動作として適用される。セクタ消去動作中、追加のチャネル消去動作（負のゲート電圧、正の基板電圧または両方による）が適用され、このチャネル消去動作は、電荷捕獲構造内の電荷の分布を平衡させる傾向がある。このチャネル消去方法は、自己収束消去機構を提供する。このチャネル消去方法は、過度消去セルおよび消去の難しいセルの両方を同時に補償する電荷平衡方法としての働きをする。この電荷平衡技術により、消去状態目標しきい値電圧Ｖｔの分布を狭くすることができる。さらに、酸化物または窒化物内のホール・トラップは、ゲートから放出された電子により中和することができる。それ故、電荷平衡方法は、また、メモリ・セルに対するホット・ホールによる損傷を低減する。それ故、電荷平衡技術とホット・ホール消去方法とを組合わせることにより、優れた耐久特性および信頼特性を得ることができる。

電荷平衡／消去動作は、消去性能を改善するために、セクタ消去動作中、いつでもまたは任意の順序で適用することができる。別の方法の場合には、接合バイアスを少しオンにして、チャネル消去中にホット・ホール注入を導入する。これはチャネル消去とホット・ホール消去とが同時に起こることを意味する。ホット・ホール消去とチャネル消去とを組合わせると、Ｐ／Ｅウィンドウ特性および信頼特性が改善される。

本発明の電荷平衡／消去方法は、電荷の漏洩を遅らせるのに十分な厚さの底部酸化物を含むＮＲＯＭ類似のデバイスに適用することができる。電荷平衡／消去特性は、Ｖｔロールオフ効果により、最初のＶｔの違いしか有していない種々のチャネル長さに一定の傾向を示す。電荷平衡動作のために使用する負のゲートＦＮチャネル・トンネリングは、一次元トンネリング機構でありチャネルを横切ってほぼ対称であるのでセルの横の寸法に依存しない。それ故、本発明の電荷平衡／消去方法を使用すると、ＮＲＯＭタイプ・デバイスの重要な寸法のスケーラビリティ、信頼性および耐久性が改善される。この技術は、プログラム手順、または図２７に示すように、メモリ・セル内で高しきい値状態を確立することができる他の手順と一緒に使用される。この手順は、再充填動作を含む。再充填動作の場合、高しきい値状態を誘起するためにセルに最初バイアスがかけられ、次に、電子を電荷捕獲構造の浅いトラップから放出させることにより、しきい値を低減する傾向がある電荷平衡パルスが供給され、次に、電荷捕獲構造内に電子注入を誘起するために第２のパルスにより負の電荷により「再充填」される。

図２７の場合には、プログラム手順は、プログラム・コマンドによりスタートする（ブロック２７００）。発見的に、この時点で、プログラム再試行手順で使用するために指数ｎがゼロに設定され、指数ｍが再充填手順をカウントする際に使用するためにゼロに設定される。いくつかの実施態様のプログラム・コマンドは、通常、業界内のフラッシュ・メモリ・デバイス用のバイト動作に対応する。プログラム・コマンドに応じて、バイアス手順がスタートする。ある実施形態の場合には、バイアス手順の最初の動作は、プログラム動作を受ける電子注入メモリ・セルを誘起するバイアス装置を適用することである（ブロック２７０１）。例えば、チャネル始動二次電子注入が第１のバイアス装置で誘起される。これにより、プログラミング中のセル内の電荷捕獲構造の一方の側の上で電子注入が行われる。電子注入バイアス装置を適用した後で、状態機械または他のロジックは、プログラム確認動作により各セルに対するプログラム動作が成功したかどうかを判断する。それ故、次のステップにおいて、アルゴリズムは、メモリ・セルが確認動作をパスしたかどうかを判断する（ブロック２７０２）。セルが確認をパスしない場合には、指数ｎは増分増大し（ブロック２７０３）、アルゴリズムは、指数が再試行の所定の最大回数Ｎに達したかどうかを判断する（ブロック２７０４）。

確認をパスしないで、再試行の最大回数が実行された場合には、この手順は失敗で終わる（ブロック２７０５）。ブロック２７０４において再試行の最大回数が実行されていなかった場合には、手順はブロック２７０１に戻り、電子注入バイアス装置が再試行される。ブロック２７０２において、メモリ・セルは、確認をパスした場合には、次に、アルゴリズムは、指数ｍがその最大値Ｍに達しているかどうかを判断することにより、指定の回数の再充填サイクルが実行されたかどうかを判断する（ブロック２７０６）。指数ｍがＭに等しくない場合には、浅いトラップ内の電子の電子排出電流を助長排出させる再充填アルゴリズム用の適応した電荷平衡パルスが、図１（Ｂ）のところで説明したように供給される（ブロック２７０７）。電荷平衡バイアス動作は、例えば、約１ミリ秒のような約１０ミリ秒未満の長さの負のゲート電圧パルスを含む。このようなパルスは、浅いエネルギー・トラップ内の電子をチャネル内に排出する傾向がある。あっても非常に小さい電子注入が誘起される。何故なら、セルは、再充填サイクル中、負の電荷の比較的高い濃度を有するからである。電荷平衡バイアス動作後に、アルゴリズムは、指数ｍを増分増大し（ブロック２７０８）、戻ってブロック２７０１において電子注入を誘起するバイアス装置を２回再適用する。メモリ・セルが所定の回数の再充填動作を経験している場合には、アルゴリズムは終了する（ブロック２７０９）。

この技術の実施形態は、デバイス上の任意のプログラムおよび消去サイクルの前、または図２７のところで説明したプログラミング動作の前に適用する、図２７のところで説明した電荷平衡パルスを含む。また、この技術の実施形態は、プログラム動作中、図２７のところで説明したような再充填手順を含む、上記図４、図５、図１１および図２４乃至図２６に示すアルゴリズムを実行するステップを含む。

図２８および図２９は、図２７の再充填動作の動作を説明するためのデータを示すグラフである。この場合、プログラム・バイアス装置は、チャネル始動二次電子ＣＨＩＳＥＬ注入電流を誘起する。データは、約３．８ボルトのしきい値電圧を確立するために、ｐ型ポリシリコン・ゲートを含むＮＲＯＭ類似のメモリ・セル上で、（ドレイン、ソースおよび基板を約１秒間ゼロボルトにし、−２１ボルトのゲート電圧で）電荷平衡パルスを最初に実行することにより生成された。次に、多数の再充填サイクルを適用した。各再充填サイクルは、（ドレイン、ソースおよび基板を約１ミリ秒間ゼロボルトにし、−２１ボルトのゲート電圧で）ＣＨＩＳＥＬ注入電流に約５．３ボルトにメモリ・セルのしきい値に設定するバイアス装置を適用するステップを行い、その後の短い電荷平衡パルスを印加するステップを含む。

図２８は、再充填動作の連続サイクル中の５つの電荷平衡パルスの時間対しきい値電圧のグラフである。しきい値電圧は、トレース２８００上の第１の１ミリ秒の電荷平衡パルス後に、約５．３ボルトから約４．９ボルトに下がる。トレース２８０１上の次の再充填サイクルにおいては、しきい値電圧は、第２の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．１ボルトに下がる。トレース２８０２上の第３の再充填サイクルにおいては、しきい値電圧は、第３の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２ボルトに下がる。トレース２８０３上の第４の再充填サイクルにおいては、しきい値電圧は、第４の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２２ボルトに下がる。トレース２８０４上の第５の再充填サイクルにおいては、しきい値電圧は、第５の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２３ボルトに下がる。

図２９は、図２８のデータと同じデータのグラフであり、それぞれに対するしきい値電圧の低減が連続的な再充填サイクルであることを示す。それ故、最初の再充填サイクル中、しきい値電圧は約５．３ボルトから約４．９ボルトに下がる。第２の再充填サイクル中、しきい値電圧は約５．１ボルトに下がる。第５の再充填サイクルにより、再充填サイクルの電荷平衡パルス中のしきい値電圧の変化は、捕獲電子のエネルギー状態のスペクトル・ブルー・シフトにより飽和し始める。そのため短い電荷平衡パルス中の電荷のロスは低減する。

図３０および図３１は、図２７の再充填動作の動作を説明するためのデータを示すグラフである。この場合、プログラム・バイアス装置は、正のゲート電圧注入電流によりチャネルＦＮトンネリング電流を誘起する。データは、約３．８ボルトのしきい値電圧を確立するために、ｐ型ポリシリコン・ゲートを含むＮＲＯＭ類似のメモリ・セル上で、（ドレイン、ソースおよび基板を約１秒間ゼロボルトにし、−２１ボルトのゲート電圧で）電荷平衡パルスを最初に実行することにより生成された。次に、多数の再充填サイクルを適用した。各再充填サイクルは、（ドレイン、ソースおよび基板を約４ミリ秒間ゼロボルトにし、−２１ボルトのゲート電圧で）チャネルＦＮトンネリング電流に、メモリ・セルのしきい値を約５．３ボルトに設定するバイアス装置を適用するステップを行い、その後の短い電荷平衡パルスを印加するステップを含んでいた。

図３０は、再充填動作の連続サイクル中の５つの電荷平衡パルスの時間対しきい値電圧のグラフである。しきい値電圧は、トレース２８００上の第１の４ミリ秒の電荷平衡パルス後に、約５．３ボルトから約５．０５ボルトに下がる。トレース２８０１上の次の再充填サイクルにおいては、しきい値電圧は、第２の４ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．１６ボルトに下がる。トレース２８０２上の第３の再充填サイクルにおいては、しきい値電圧は、第３の４ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２２ボルトに下がる。トレース２８０３上の第４の再充填サイクルにおいては、しきい値電圧は、第４の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２２ボルトに下がる。トレース２８０４上の第５の再充填サイクルにおいては、しきい値電圧は、第５の１ミリ秒の電荷平衡パルスの後で、約５．３ボルトから約５．２５ボルトに下がる。

図３１は、図３０のグラフと同じデータのグラフであり、それぞれに対するしきい値電圧の下降が連続的再充填サイクルであることを示す。それ故、最初の再充填サイクル中、しきい値電圧は約５．３ボルトから約５．０５ボルトに下がる。第２の再充填サイクル中、しきい値電圧は約５．１６ボルトに下がる。第５の再充填サイクルにより、再充填サイクルの電荷平衡パルス中に、しきい値電圧は捕獲した電子のエネルギー状態のスペクトル・ブルー・シフトのために飽和し始め、そのため短い電荷平衡パルス間の電荷のロスは低減する。

図３２は、再充填処理を行った場合、および再充填処理を行わなかった場合のセルの保持データを示す。データは、１０，０００回のプログラムおよび消去サイクルを経験し、その結果ホット・ホール損傷を起こしたデバイスの性能を示す。トレース３２００上に示すように、再充填を行わなかったデバイスにおいては、約１５０℃でベーキングを行った後のしきい値の低下は０．５ボルトを超え、約１００万秒の保持時間に対応する。トレース３２０１上に示す再充填を行ったデバイスにおいては、しきい値の低下は同じベーキング時間内で０．３ボルトより小さい。

図３３は、本発明の技術に関連するコンセプトを示す電荷捕獲メモリ・セルの簡単なエネルギー・レベル図である。そのため、レベル図においては、第１の領域３３００は基板内のチャネルに対応する。第２の領域３３０１は、通常、二酸化珪素を含む底部誘電体に対応する。第３の領域３３０２は、通常、窒化珪素を含む電荷捕獲層に対応する。第４の領域３３０３は、通常、二酸化珪素を含む頂部誘電体に対応する。第５の領域３３０４は、ｐ型ポリシリコンまたは本技術の実施形態の他の比較的高い仕事関数の材料を含むゲートに対応する。すでに説明したように、比較的高い仕事関数の材料がゲートで使用され、そのため電子３３０５に対する注入バリア３３０６は、二酸化珪素の頂部誘電体を含むｎ型ポリシリコン・ゲートに対する注入バリアよりも高い。

図３３に示す仕事関数３３０７は、電子をゲート材料の伝導帯から自由電子レベルに移動するエネルギー量に対応する。図３３も、電荷捕獲層内の電子３３０８および３３０９それぞれのための浅いトラップおよび深いトラップを示す。図２７のところで説明した短い電荷平衡パルスは、深いトラップ内の電子３３０９を排出する前に、浅いトラップ内の電子３３０８を排出する傾向がある。深いトラップ内の電子３３０９は、電荷の漏洩をもっと強く防止し、もっと優れた電荷保持特性を示す。再充填動作を行う実施形態の場合には、直接トンネル効果を防止するために、好適には底部酸化物は３ナノメートル以上の厚さを有することが好ましい。また、頂部誘電体および底部誘電体用の材料としては、例えば、Ａｌ_２Ｏ_３およびＨｆＯ_２を含む他の誘電率の高い材料を使用することもできる。同様に、他の材料も電荷捕獲構造用に使用することができる。

負の電荷平衡動作は、アレイ上および多数のプログラムおよび消去サイクル上で、しきい値電圧の安定な分布を維持する自己収束しきい値電圧特性を有する。さらに、底部誘電体内のホット・ホール損傷が少ないので、優れた信頼特性が得られる。

今まで詳細に説明してきた技術および例を参照しながら本発明を開示してきたが、これらの例は説明のためのものであって、本発明を制限するものでないことを理解されたい。当業者であれば種々の修正および組合わせを容易に思い付くことができると思うが、そのような修正および組合わせも本発明の精神および特許請求の範囲内に含まれる。

任意のプログラムおよび消去サイクルの前の電荷捕獲メモリ・セルの略図である。 任意のプログラムおよび消去サイクル前の追加電荷の平衡分布の場合の、図１（Ａ）の電荷捕獲メモリ・セルの略図である。 複数のプログラムおよび消去サイクル後の電荷捕獲メモリ・セルの略図である。 電荷の分布を平衡させた後の図２（Ａ）の電荷捕獲メモリ・セルの略図である。 電荷の分布を平衡させた後の電荷捕獲メモリ・セルの略図である。 チャネル・ホット電子注入を受ける図３（Ａ）の電荷捕獲メモリ・セルの略図である。 バンド・ツウ・バンド・トンネリング・ホット・ホール注入を受ける図３（Ｂ）の電荷捕獲メモリ・セルの略図である。 電荷の分布を平衡させる図３（Ｃ）の電荷捕獲メモリ・セルの略図である。 複数のプログラムおよび消去サイクル後の電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的なプロセスである。 任意のプログラムおよび消去サイクル前に電荷捕獲メモリ・セルへ電荷を追加し、多重プログラムおよび消去サイクル後に電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的プロセスである。 しきい値電圧対プログラムおよび消去サイクルの回数のグラフであり、電荷の分布の変化の前後のメモリ・セルのしきい値電圧を比較するためのものである。 しきい値電圧対プログラムおよび消去サイクルの回数のグラフであり、電荷の分布の変化の後のメモリ・セルのしきい値電圧が一定であることを示す。 しきい値電圧対プログラムおよび消去動作の回数のグラフであり、電荷の分布に変化があった場合およびなかった場合に、しきい値電圧を低減した際の消去動作の効率を比較するためのものである。 デルタしきい値電圧対保持時間のグラフであり、任意のプログラムおよび消去サイクルを経験しないプログラムしたメモリ・セルと多くのプログラムおよび消去サイクルを受けるメモリ・セルとを比較するためのものである。 デルタしきい値電圧対保持時間のグラフであり、任意のプログラムおよび消去サイクルの前であるが、異なる数のプログラムおよび消去サイクルを経験した後の追加電荷を有するメモリ・セルを比較するためのものである。 任意のプログラムおよび消去サイクル前に電荷捕獲メモリ・セルへ電荷を追加し、プログラムおよび消去サイクルが起こる可能性がある時間間隔後に電荷捕獲メモリ・セル内の電荷の分布を変化させるための代表的プロセスである。 本発明のある実施形態による集積回路の簡単なブロック図である。 平衡パルスを含む消去プロセスのフローチャートである。 平衡パルスを含む他の消去プロセスのフローチャートである。 しきい値電圧対時間のグラフであり、種々のゲート電圧での異なる飽和速度を比較するためのものである。 しきい値電圧対時間のグラフであり、電荷捕獲構造内の電荷の分布を変化させるバイアスによるメモリ・セルの収束行動を示す。 しきい値電圧対時間のグラフであり、電荷捕獲構造内の電荷の分布を変化させるバイアスによるメモリ・セルの収束行動を示す。 しきい値電圧対時間のグラフであり、異なるチャネルの長さを有するメモリ・セルの収束行動を示す。 電荷の分布の規則的な変化による、多重ビット・メモリ・セルのしきい値電圧対プログラムおよび消去サイクルの回数のグラフである。 電荷の分布の変化が規則的でない、多重ビット・メモリ・セルのしきい値電圧対プログラムおよび消去サイクルの回数のグラフである。 デルタしきい値電圧対保持時間のグラフであり、電荷の分布に規則的な変化がある場合およびない場合のメモリ・セルを比較するためのものである。 同時にメモリ・セルのしきい値電圧を低減し、また電荷捕獲層内の電荷の分布を変化させる、ハイブリッド・バイアスを含む電荷捕獲メモリ・セルの略図である。 しきい値電圧対時間のグラフであり、ハイブリッド・バイアスが異なるメモリ・セルを比較するためのものである。 メモリ・セルのしきい値電圧の低減前後の電荷捕獲層内の電荷の分布の変化により、メモリ・セルを動作するための代表的なプロセスである。 メモリ・セルのしきい値電圧の低減前後の電荷捕獲層内の電荷の分布の変化により、メモリ・セルを動作するための代表的なプロセスである。 メモリ・セルのしきい値電圧を低減している場合に、電荷捕獲層内の電荷の分布を同時に変化させるハイブリッド・バイアスの供給によりメモリ・セルを動作するための代表的プロセスである。 上記技術の実施形態による再充填サイクルによるプログラム動作のフローチャートである。 再充填サイクルによるプログラム動作のある実施形態のための電荷平衡パルスのしきい値電圧対消去時間のグラフである。 図２８のデータに対して使用するプログラム動作の実施形態のしきい値電圧対再充填サイクルのグラフである。 再充填サイクルによるプログラム動作のある実施形態のための、電荷平衡パルスのしきい値電圧対消去時間のグラフである。 図３０のデータに対して使用するプログラム動作の実施形態のしきい値電圧対再充填サイクルのグラフである。 再充填動作によりプログラムしたデバイス、および再充填動作を行わないでプログラムしたデバイスのデータ保持特性を示すグラフである。 本発明で適用されるコンセプトを示す、電荷捕獲メモリ・セルの簡単なエネルギー・レベル図である。

符号の説明

１１０，２１０ ゲート
１２０ 頂部誘電構造
１３０，２３０，３３０ 電荷捕獲構造
１３１，２３１，２３２，３３１，３３３，３３５ 電子
１４０ 底部誘電構造
１５０，１６０，２５０，２６０，３５０，３６０ ｎ＋ドーピング領域
１７０，２７０，３７０ ｐドーピング領域
１５０，２５０，３５０ ソース
１６０，２６０，３６０ ドレイン
１７０，２７０，３７０ 基板
２２０，２４０，３２０，３４０ 酸化物構造
２５０，２６０ ｎ＋ドーピング領域
３３３ ホール
６１０，６２０，７１０，７２０，８１０，８２０，９２０，９３０，１０１０，１０２０，１０３０ データ・ポイント
６３０，６４０，６５０，６６０ データ・セット
６７０ ライン
１１１０ メモリ・セル
１２００ メモリ・アレイ
１２０１ 行デコーダ
１２０３ 列デコーダ
１２０４ ビット線
１２０７ データ・バス
１２０８ バイアス装置供給電圧
１２０９ バイアス装置状態機械
１２１１ データ・イン・ライン
１２１２ データ・アウト・ライン
１２５０ 集積回路

Claims (48)

1. ゲートと、基板領域内のソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の前記基板内のチャネルとを有し、前記ゲートと前記チャネルとの間に頂部誘電体と、電荷捕獲構造と、底部誘電体とを含むメモリ・セルを動作させるための方法であって、前記方法は、
   第１のバイアス機構により、前記電荷捕獲構造内の負の電荷を低減させ、
   第２のバイアス機構により、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に平衡電荷トンネリングを誘起させることにより前記メモリ・セル内で低しきい値状態を確立するための第１の手順を適用するステップと、
   第３のバイアス機構により、前記電荷捕獲構造内の負の電荷を増大させ、前記メモリ・セル内で高しきい値状態を確立するための第２の手順を適用するステップと、
   電荷平衡バイアス機構により、前記第１及び第２の手順を踏んだ後に、前記電荷捕獲構造内の電荷分布の平衡をとるための第３の手順を適用するステップとを含み、
   前記第２のバイアス機構は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、前記平衡電荷トンネリングを誘起するための第１のパルスを印加し、
   前記第１のバイアス機構は、前記第２のバイアス機構による前記第１のパルスの後に前記電荷捕獲構造へのホット・ホール注入を行う第２のパルスを印加することを特徴とする方法。
2. 前記第１のバイアス機構は、バンド・ツウ・バンド・トンネリング誘起のホット・ホール注入を含むことを特徴とする、請求項１に記載の方法。
3. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートルより厚い実効酸化物厚さを有し、前記第２のバイアス機構は、前記メモリ・セルのゲートからの負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記チャネルの領域内の前記基板に供給するステップを含むことを特徴とする、請求項１に記載の方法。
4. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートルより厚い実効酸化物厚さを有し、前記第２のバイアス機構は、前記チャネルの前記領域内の前記基板にアースに近い電位を供給し、前記ソースおよびドレインにアースに近い電位を供給する一方で、負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記メモリ・セルのゲートに供給するステップを含むことを特徴とする、請求項１に記載の方法。
5. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートル以下の実効酸化物厚さを有し、前記第２のバイアス機構は、前記メモリ・セルのゲートからの負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップを含むことを特徴とする、請求項１に記載の方法。
6. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートル以下の実効酸化物厚さを有し、前記第２のバイアス機構は前記チャネルの前記領域内の前記基板にアースに近い電位を供給し、前記ソースおよびドレインにアースに近い電位を供給する一方で、負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記メモリ・セルのゲートに供給するステップを含むことを特徴とする、請求項１に記載の方法。
7. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記第２のバイアス機構は、前記ゲートからの負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり１．０Ｖ＋／−１０％の大きさの値を有する前記メモリ・セルのチャネルの前記領域内の前記基板に供給するステップを含むことを特徴とする、請求項１に記載の方法。
8. 前記ゲートは、ｎ型ポリシリコンより高い仕事関数を有する材料を含むことを特徴とする、請求項１に記載の方法。
9. 前記ゲートは、４．２５ｅＶより高い仕事関数を有する材料を含むことを特徴とする、請求項１に記載の方法。
10. 前記ゲートは、５ｅＶより高い仕事関数を有する材料を含むことを特徴とする、請求項１に記載の方法。
11. 前記ゲートは、ｐ型不純物でドーピングされたポリシリコンを含むことを特徴とする、請求項１に記載の方法。
12. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は、３ナノメートルより厚い実効酸化物厚さを有し、
    前記第１および第２の手順の任意のサイクルの前に、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップをさらに含むことを特徴とする、請求項１に記載の方法。
13. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は、３ナノメートル以下の実効酸化物厚さを有し、
    前記第１および第２の手順の任意のサイクルの前に、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップをさらに含むことを特徴とする、請求項１に記載の方法。
14. 前記第１のパルスは１００ミリ秒より短い長さを持つことを特徴とする、請求項１に記載の方法。
15. 前記第１のパルスは５０ミリ秒より短い長さを持つことを特徴とする、請求項１に記載の方法。
16. 前記第１のパルスは１０ミリ秒より短い長さを持つことを特徴とする、請求項１に記載の方法。
17. 前記第１のバイアス機構は、前記チャネルの一方の側に近い第１の領域内でホット・ホール注入を行い、前記第２の手順は、前記第１の領域に重なっている第２の領域内で電子注入を行い、前記第２のバイアス機構は、前記チャネルを横切って延び、前記第１および第２の領域と重なっている第３の領域内で、Ｅフィールド援用トンネリングを行うことを特徴とする、請求項１に記載の方法。
18. 前記第１の手順は、前記第２のバイアス機構により第１のパルスを印加し、次に、前記第１のバイアス機構により前記第１のパルスの後で第２のパルスを印加し、確認動作を行い、前記確認動作が失敗した場合、前記第２のパルスを再度試みるステップを含むことを特徴とする、請求項１に記載の方法。
19. 前記第１の手順は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起するための第１のパルスを印加し、次に、前記第１のバイアス機構により前記第１のパルスの後で第２のパルスを印加し、確認動作を行い、前記確認動作が成功した場合、前記第２のバイアス機構により第３のパルスを印加するステップを含むことを特徴とする、請求項１に記載の方法。
20. 前記第３のバイアス機構はチャネル・ホット電子注入を誘起することを特徴とする、請求項１に記載の方法。
21. 前記第３のバイアス機構はファウラー・ノルドハイム・トンネリング電流を誘起することを特徴とする、請求項１に記載の方法。
22. 前記第３のバイアス機構は、チャネル始動二次電子注入を誘起することを特徴とする、請求項１に記載の方法。
23. 集積回路デバイスであって、
    基板と、
    前記基板上の複数のメモリ・セルであって、前記複数のメモリ・セルの各メモリ・セルがあるしきい値電圧を有し、電荷捕獲構造と、ゲートと、前記基板内のチャネルにより分離しているソース領域およびドレイン領域とを備え、前記ゲートと前記チャネルとの間に頂部誘電体、電荷捕獲構造および底部誘電体を含む複数のメモリ・セルと、
    前記複数のメモリ・セルに結合しているコントローラ回路と、を備え、前記コントローラ回路は、
    第１のバイアス機構により、前記電荷捕獲構造内の負の電荷を低減させ、
    第２のバイアス機構により、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に平衡電荷トンネリングを誘起させることにより前記メモリ・セル内で低しきい値状態を確立するための第１の手順を適用するロジックと、
    第３のバイアス機構により、前記電荷捕獲構造内の負の電荷を増大させ、前記メモリ・セル内で高しきい値状態を確立するための第２の手順を適用するロジックと、
    電荷平衡バイアス機構により、前記第１及び第２の手順を踏んだ後に、前記電荷捕獲構造内の電荷分布の平衡をとるための第３の手順を適用するロジックとを含み、
    前記第２のバイアス機構は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、前記平衡電荷トンネリングを誘起させるために第１のパルスを印加し、
    前記第１のバイアス機構は、前記第２のバイアス機構による前記第１のパルスの後に前記電荷捕獲構造へのホット・ホール注入を行う第２のパルスを印加することを特徴とするデバイス。
24. 前記第１のバイアス機構は、バンド・ツウ・バンド・トンネリング誘起ホット・ホール注入を含むことを特徴とする、請求項２３に記載のデバイス。
25. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートルより厚い実効酸化物厚さを有し、前記第２のバイアス機構は、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップを含むことを特徴とする、請求項２３に記載のデバイス。
26. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートルより厚い実効酸化物厚さを有し、前記第２のバイアス機構は、前記チャネルの前記領域内の前記基板にアースに近い電位を供給し、前記ソースおよびドレインにアースに近い電位を供給する一方で、負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記メモリ・セルのゲートに供給するステップを含むことを特徴とする、請求項２３に記載のデバイス。
27. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートル以下の実効酸化物厚さを有し、前記第２のバイアス機構は、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップを含むことを特徴とする、請求項２３に記載のデバイス。
28. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は３ナノメートル以下の実効酸化物厚さを有し、前記第２のバイアス機構は、前記チャネルの前記領域内の前記基板にアースに近い電位を供給し、前記ソースおよびドレインにアースに近い電位を供給する一方で、負の電圧を、前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記メモリ・セルのゲートに供給するステップを含むことを特徴とする、請求項２３に記載のデバイス。
29. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記第２のバイアス機構は、前記ゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり１．０Ｖ＋／−１０％の大きさの値を有する前記メモリ・セルのチャネルの前記領域内の前記基板に供給するステップを含むことを特徴とする、請求項２３に記載のデバイス。
30. 前記ゲートは、ｎ型ポリシリコンより高い仕事関数を有する材料を含むことを特徴とする、請求項２３に記載のデバイス。
31. 前記ゲートは、４．２５ｅＶより高い仕事関数を有する材料を含むことを特徴とする、請求項２３に記載のデバイス。
32. 前記ゲートは、５ｅＶより高い仕事関数を有する材料を含むことを特徴とする、請求項２３に記載のデバイス。
33. 前記ゲートは、ｐ型不純物でドーピングされたポリシリコンを含むことを特徴とする、請求項２３に記載のデバイス。
34. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体が、３ナノメートルより厚い実効酸化物厚さを有し、
    前記第１および第２の手順の任意のサイクルの前に、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．７ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップをさらに含むことを特徴とする、請求項２３に記載のデバイス。
35. 前記頂部誘電体、前記電荷捕獲構造および前記底部誘電体は、結合した実効酸化物厚さを有し、前記底部誘電体は、３ナノメートル以下の実効酸化物厚さを有し、
    前記第１および第２の手順の任意のサイクルの前に、前記メモリ・セルのゲートからの負の電圧を前記結合した実効酸化物厚さの１ナノメートル当たり０．３ボルト以上の大きさの値を有する前記チャネルの前記領域内の前記基板に供給するステップをさらに含むことを特徴とする、請求項２３に記載のデバイス。
36. 前記第１のパルスは１００ミリ秒より短い長さを持つことを特徴とする、請求項２３に記載のデバイス。
37. 前記第１のパルスは５０ミリ秒より短い長さを持つことを特徴とする、請求項２３に記載のデバイス。
38. 前記第１のパルスは１０ミリ秒より短い長さを持つことを特徴とする、請求項２３に記載のデバイス。
39. 前記第１のバイアス機構は、前記チャネルの一方の側に近い第１の領域内でホット・ホール注入を行い、前記第２の手順は、前記第１の領域に重なっている第２の領域内で電子注入を行い、前記第２のバイアス機構は、前記チャネルを横切って延び、前記第１および第２の領域と重なっている第３の領域内で、Ｅフィールド援用トンネリングを行うことを特徴とする、請求項２３に記載のデバイス。
40. 前記第１の手順は、前記第２のバイアス機構により第１のパルスを印加し、前記第１のバイアス機構により前記第１のパルスの後で第２のパルスを印加し、確認動作を行い、前記確認動作が失敗した場合、前記第２のパルスを再度試みるステップを含むことを特徴とする、請求項２３に記載のデバイス。
41. 前記第１の手順は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起するための第１のパルスを印加し、次に、前記第１のバイアス機構により前記第１のパルスの後で第２のパルスを印加し、確認動作を行い、前記確認動作が成功した場合、前記第２のバイアス機構により第３のパルスを印加するステップを含むことを特徴とする、請求項２３に記載のデバイス。
42. 前記第３のバイアス機構は、チャネル・ホット電子注入を誘起することを特徴とする、請求項２３に記載のデバイス。
43. 前記第３のバイアス機構はファウラー・ノルドハイム・トンネル電流を含むことを特徴とする、請求項２３に記載のデバイス。
44. 前記第３のバイアス機構は、チャネル始動二次電子注入を含むことを特徴とする、請求項２３に記載のデバイス。
45. ゲートと、基板領域内のソース領域およびドレイン領域と、前記ソース領域とドレイン領域との間の前記基板内にチャネルとを有し、前記ゲートと前記チャネルとの間に頂部誘電体と、電荷捕獲構造と、底部誘電体とを含むメモリ・セルを動作させるための方法であって、前記方法は、
    第１のバイアス機構により、前記電荷捕獲構造内の負の電荷を低減させ、
    第２のバイアス機構により、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起させることにより前記メモリ・セル内で低しきい値状態を確立するための第１の手順を適用するステップと、
    第３のバイアス機構により、前記電荷捕獲構造内の負の電荷を増大させ、前記メモリ・セル内で高しきい値状態を確立するための第２の手順を適用するステップと、
    電荷平衡バイアス機構により、複数の前記第１および第２の手順の後で、前記電荷捕獲構造内の電荷分布の平衡をとるための第３の手順を適用するステップを含み、
    前記第２のバイアス機構は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、前記平衡電荷トンネリングを誘起するために第１のパルスを印加し、
    前記第１のバイアス機構は、前記第２のバイアス機構による前記第１のパルスの後に前記電荷捕獲構造へのホット・ホール注入を行う第２のパルスを印加することを特徴とする方法。
46. 前記第１のパルスは１００ミリ秒より短い長さを持ち、
    前記電荷平衡バイアス装置は、５００ミリ秒より長いパルス間隔の間に、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起するためのパルスを印加するステップを含むことを特徴とする、請求項４５に記載の方法。
47. 前記第１のパルスは５０ミリ秒より短い長さを持ち、
    ５００ミリ秒より長いパルス間隔の間に、前記電荷平衡バイアス装置は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起するためのパルスを印加するステップを含むことを特徴とする、請求項４５に記載の方法。
48. 前記第１のパルスは１０ミリ秒より短い長さを持ち、
    ５００ミリ秒より長いパルス間隔の間に、前記電荷平衡バイアス装置は、前記ゲートと前記電荷捕獲構造との間、および前記電荷捕獲構造と前記チャネルとの間に、平衡電荷トンネリングを誘起するためのパルスを印加するステップを含むことを特徴とする、請求項４５に記載の方法。

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