JP5044065B2 - コンバータ - Google Patents

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Description

本発明は、同期整流方式を採用したコンバータにおいて、特にゲート駆動回路の構成を簡略化する技術に関する。
整流素子としての整流用スイッチ手段を主スイッチ手段と同期して動作させることにより整流動作を行う、いわゆる同期整流方式を採用したコンバータが知られている（例えば、特許文献１）。同期整流方式を採用したコンバータでは、還流ダイオードの立ち上がり電圧よりも低い電圧で整流用スイッチ手段を動作させることにより、電力変換効率の向上を図ることが可能であるといった利点がある。
図２８は同期整流方式を採用したコンバータを含む負荷駆動システムの全体構成を示す図である。
負荷駆動システム９００は、直流電源ＤＣ，降圧コンバータ９０４，インバータ９０１，そして負荷としての三相交流モータ９０３を備える。
降圧コンバータ９０４は、主スイッチ手段Ｍ９，整流用スイッチ手段Ｒ９，平滑コンデンサ９０２，インダクタ９０６，ゲート駆動回路ＧＤ９１，９２を備える。
主スイッチ手段Ｍ９と整流用スイッチ手段Ｒ９は直列接続されており、スイッチ手段Ｍ９，Ｒ９は同期整流を実現するため、金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，以下、ＭＯＳＦＥＴと記載する。）に代表される、オンの場合に順方向と逆方向の双方向に導通するチャネル領域を有するパワー半導体素子で構成されている。
スイッチ手段Ｍ９，Ｒ９のゲート端子は、それぞれゲート駆動回路ＧＤ９１，ＧＤ９２と接続されており、ゲート駆動回路ＧＤ９１，ＧＤ９２から出力されたゲート駆動信号ＳｇＭ９，ＳｇＲ９がスイッチ手段Ｍ９，Ｒ９のゲート端子に出力されることにより、スイッチ手段Ｍ９，Ｒ９の動作が制御される。
主スイッチ手段Ｍ９のドレイン−ソース間には、主スイッチ手段Ｍ９の入出力方向と逆並列となるように還流ダイオードＤＭ９が設けられており、同様に、整流用スイッチ手段Ｒ９にも還流ダイオードＤＲ９が設けられている。還流ダイオードＤＭ９，ＤＲ９は、スイッチ手段Ｍ９，Ｒ９の両方ともがオフとなった場合等に、電流を還流させる経路を確保する目的で用いられているものである。特許文献２においては、スイッチ手段を構成するＭＯＳＦＥＴ自体が構造上備える、逆方向のみに導通するバイポーラ型のダイオード領域を還流ダイオードＤＲ９として用いる技術が開示されている。この構成によれば、ＭＯＳＦＥＴとは別途にダイオードを設ける必要がなく、スイッチ手段の小型化を図ることができるといった効果が奏される。なお、ＭＯＳＦＥＴ自体が構造上備えるダイオード領域は、ボディダイオードや寄生ダイオードとも称される。
インバータ９０１は、Ｕ相アーム，Ｖ相アーム，Ｗ相アームが並列接続されてなる三相ブリッジ回路を備え、降圧コンバータ９０４から供給された直流電流を三相交流電流に変換し、三相交流モータ９０３に給電する。
次に、降圧コンバータ９０４の動作について図２８、２９を参照しながら説明する。図２９は、負荷駆動システム９００が備える降圧コンバータ９０４動作時のタイミングチャートを示す図である。
図２９（ａ）において、インダクタ９０６に流れる電流を実線で、インダクタ９０６に流れる電流の平均値ＩＬを破線でそれぞれ示しており、この平均値ＩＬが降圧コンバータ９０４の出力電流となる。
図２９（ｂ）はゲート駆動信号ＳｇＭ９の電圧波形を、図２９（ｃ）はゲート駆動信号ＳｇＲ９の電圧波形をそれぞれ示している。ゲート駆動信号ＳｇＭ９，ＳｇＲ９におけるハイレベルの期間では対応するスイッチ手段はオンであり、ローレベルの期間ではオフとなっている。以下、主スイッチ手段Ｍ９がオンであり整流用スイッチ手段Ｒ９がオフである期間を「Ａ期間」、主スイッチ手段Ｍ９がオフであり整流用スイッチ手段Ｒ９がオンである期間を「Ｂ期間」と称する。
先ず、Ａ期間においては、インダクタ９０６に電流が流れるのに伴って、インダクタ９０６の電圧が上昇しエネルギーが蓄積される。一方、Ｂ期間においては、インダクタ９０６は蓄積したエネルギーを放出し、インダクタ９０６に流れる電流は減少する。これに伴い、インダクタ９０６の電圧は下がる。このように、Ａ期間，Ｂ期間を繰り返すことで、図２９（ａ）に示すように、降圧コンバータ９０４の出力電流がほぼ一定の値に制御される。
特開２００５−３４１７６９号公報 特開２００８−６１４０３号公報 特開２００２−２９９６２５号公報 特開２００８−１７２３７号公報
Ｈ． Ｌｅｎｄｅｎｍａｎｎ ｅｔ ａｌ．，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ ３８９−３９３，１２５９（２００２）． Ｊ．Ｐ．Ｂｅｒｇｍａｎ， ｅｔ ａｌ．，Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ ３５３−３５６，２９９（２００１）．

従来、スイッチ手段Ｍ９，Ｒ９の両方ともがオンとなってしまうことによる短絡電流が流れることを防止するため、図２９（ｂ），（ｃ）に示すように、ゲート駆動信号ＳｇＭ９，ＳｇＲ９にはデッドタイムＤＴ１，ＤＴ２が設けられている。このため、ゲート駆動回路ＧＤは、外部から入力されたパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号（以下、ＰＷＭ信号と記載する。）を受け、それらの信号に基づきデッドタイムＤＴ１，ＤＴ２を設けたゲート駆動信号ＳｇＭ９，ＳｇＲ９を生成するための構成を備えなければならない。その結果、ゲート駆動回路の構成が複雑化してしまうという問題が生じる。 本発明は上記の問題点を鑑みてなされたもので、主スイッチ手段と整流用スイッチ手段間に短絡電流が流れることを防止しつつ、ゲート駆動回路の構成を簡略化することが可能なコンバータを提供することを目的とする。
上記目的を達成するため、本明細書において開示されるコンバータは、第１のスイッチ手段と、前記第１のスイッチ手段と直列接続され、前記第１のスイッチ手段のスイッチング動作に同期してスイッチング動作を行う第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段のオン動作およびオフ動作を、パルス幅変調により制御するゲート駆動回路と、を備える同期整流型のコンバータであって、前記第１および第２のスイッチ手段は、オン動作時には順方向および逆方向の双方向に導通し、オフ動作時には順方向に導通しないチャネル領域と、前記逆方向のみに導通するユニポーラ型のダイオード領域と、を有し、前記ゲート駆動回路は、前記第１のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第２のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させ、かつ、前記第１のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第２のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させる。
本明細書に開示されるコンバータの構成によれば、スイッチ手段が順方向および逆方向の双方向に導通するチャネル領域を有するので、これらのスイッチ手段を用いることで同期整流方式を実現することができる。

一方、スイッチ手段は逆方向のみに導通するダイオード領域も備えているため、スイッチ手段を還流ダイオードとして機能させることができる。そして、ユニポーラ型のダイオード領域は、バイポーラ型のダイオード領域と比較してスイッチ速度が速く、順方向の電圧降下も低いため、スイッチング損失を低減することが可能となる。 また、上述したように、直列接続されたスイッチ手段の双方がオンとなることで短絡電流が流れてしまうことが一般的に知られている。しかしながら、鋭意検討の結果、その双方がオンとなっている期間が所定期間内であれば短絡電流が流れないことを本願発明者は見出した。この短絡電流が流れない「所定期間」が生まれる原因は、直流電源とコンバータとの間の配線が寄生インダクタンス等を有することによる。
そこで、本明細書に開示されるコンバータが備えるゲート駆動回路は、第１のスイッチ手段と第２のスイッチ手段との間で、スイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させるように各スイッチ手段を制御することとした。その結果、デッドタイムを設けたゲート駆動信号を生成するための構成が不要なゲート駆動回路を実現することができる。
ここで、「スイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させる」とは、ゲート駆動回路が各スイッチ手段に対する指令として出力する信号波形上は、第１のスイッチ手段がスイッチング動作を行うタイミングと、第２のスイッチ手段がスイッチング動作を行うタイミングが一致していることを言う。しかしながら、上記スイッチ手段に対する指令の信号波形上では第１および第２のスイッチ手段のスイッチング動作を行うタイミングが一致していたとしても、実際に第１および第２のスイッチ手段が行うスイッチング動作のタイミングは不一致となる場合がある。これは、ゲート駆動回路から各スイッチ手段までの上記の指令伝達の遅延にバラツキがあることや、各スイッチ手段自体の閾値のバラツキがあること等、種々の原因によって生じる。ここでは、実際に第１のスイッチ手段と第２のスイッチ手段が行うスイッチング動作のタイミングが一致している場合だけでなく、実際に第１のスイッチ手段と第２のスイッチ手段が行うスイッチング動作のタイミングはずれているが、両方のスイッチ手段がオンとなっている期間が上記「所定期間」内に含まれるようにずれている場合も含まれる。
さらに、ゲート駆動信号にデッドタイムを設けない構成にしたとしても、実際のスイッチ手段の駆動においては、上述した原因により、第１および第２のスイッチ手段の両方ともがオフとなる期間が存在してしまう場合がある。仮に、バイポーラ型ダイオードを用いた場合、双方のスイッチ手段がオフとなる期間が生じた場合には、いわゆる少数キャリア蓄積効果によるリカバリ電流が流れる。このリカバリ電流が流れる期間では、双方のスイッチ手段がオンとなる、すなわち、リカバリ電流が流れている期間は双方のスイッチ手段がオンとなる期間に相当する。したがって、リカバリ電流が流れる期間が上記「所定期間」を超えた場合には、双方のスイッチ手段がオンとなる期間が「所定期間」を超えたことを意味し、スイッチ手段間に短絡電流が流れてしまうことになる。
しかしながら、本発明においてはダイオード領域をユニポーラ型としているので、双方のスイッチ手段がオフとなる期間が生じたとしても、少数キャリア蓄積効果によるリカバリ電流が流れる期間がほとんどない。したがって、リカバリ電流が流れている期間が「所定期間」を超えることにより短絡電流が流れることを防止することができる。
以上説明したように、主スイッチ手段と整流用スイッチ手段間に短絡電流が流れることを防止しつつ、ゲート駆動回路の構成を簡略化することが可能なコンバータを提供することが可能となる。
第１の実施形態に係る降圧コンバータ１０４を備える負荷駆動システム１００の全体構成を示す図である。 第１の実施形態に係るゲート駆動回路ＧＤ１の回路構成の概略を示す図である。 第１の実施形態に係る降圧コンバータ１０４が備えるスイッチ手段Ｍ１，Ｒ１の構成を模式的に示す断面図である。 第１の実施形態に係る降圧コンバータ１０４動作時のタイミングチャートを示す図である。 ゲート駆動信号ＳｇＭ１，ＳｇＲ１の電圧波形と、スイッチ手段Ｍ１，Ｒ１の状態とを対応させて示したタイミングチャートである。 比較例（特許文献２）に係るスイッチ手段の構成を模式的に示す断面図である。 比較例に係る主スイッチ手段，整流用スイッチ手段の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。 第１の実施形態に係るスイッチ手段Ｍ１，Ｒ１の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。 第２の実施形態に係る降圧コンバータ２０４を備える負荷駆動システム２００の全体構成を示す図である。 第２の実施形態に係る降圧コンバータ２０４が備えるスイッチ手段Ｍ２，Ｒ２の構成を模式的に示す断面図である。 第２の実施形態に係る降圧コンバータ２０４が備えるスイッチ手段Ｍ２，Ｒ２の動作を説明するための模式断面図である。 第２の実施形態に係る半導体素子２０００の順方向、逆方向特性を説明するための図である。 （ａ）第２の実施形態に係る半導体素子２０００の室温におけるＩ−Ｖ特性を示す図と、（ｂ）比較例としてのＳｉ半導体を用いたＭＯＳＦＥＴの室温におけるＩ−Ｖ特性を示す図である。 第２の実施形態に係る半導体素子２０００の製造方法の一例を示す図である。 第２の実施形態に係る半導体素子２０００の製造方法の一例を示す図である。 第２の実施形態に係る半導体素子２０００の製造方法の一例を示す図である。 第２の実施形態に係る半導体素子２０００の製造方法の一例を示す図である。 第２の実施形態の変形例に係る半導体素子２０００Ａの構成を模式的に示す断面図である。 第２の実施形態の変形例に係る半導体素子２０００Ａの製造方法の一例を示す図である。 第２の実施形態の変形例に係る半導体素子２０００Ａの製造方法の一例を示す図である。 第２の実施形態の変形例に係る半導体素子２０００Ａの製造方法の一例を示す図である。 第２の実施形態の変形例に係る半導体素子２０００Ａの製造方法の一例を示す図である。 （ａ）第３の実施形態に係るゲート駆動回路の回路構成を示す図と、（ｂ）スイッチング動作を行っているときのスイッチ手段の端子間電圧変動を示す図である。 （ａ）スイッチング動作を行っているときの、主スイッチ手段の端子間電圧変動を示す図と、（ｂ）スイッチング動作を行っているときの整流用スイッチ手段の端子間電圧変動を示す図である。 第４の実施形態に係るゲート駆動回路の回路構成を示す図である。 第５の実施形態に係る昇圧コンバータ５０４を備える負荷駆動システム５００の全体構成を示す図である。 第６の実施形態に係る昇降圧コンバータ６０４を備える負荷駆動システム６００の全体構成を示す図である。 同期整流方式を採用したコンバータを備える負荷駆動システムの全体構成を示す図である。 負荷駆動システム９００が備える降圧コンバータ９０４動作時のタイミングチャートを示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。
［第１の実施形態］
〈全体構成〉
図１は、第１の実施形態に係るコンバータを備える負荷駆動システム１００の全体構成を示す図である。本実施形態では、三相交流モータを負荷とする構成を説明する。
負荷駆動システム１００は、直流電源ＤＣ，降圧コンバータ１０４，インバータ１０１，三相交流モータ１０３，コントローラ１０５を備える。
直流電源ＤＣは、例えば、電源系統を整流して得られる直流電源、または、バッテリタイプ（代表的には、ニッケル水素またはリチウムイオン等の二次電池）の直流電源である。
降圧コンバータ１０４は直流電源ＤＣの電圧を降圧し、降圧後の直流電圧をインバータ１０１に出力する。具体的には、降圧コンバータ１０４は、主スイッチ手段Ｍ１，整流用スイッチ手段Ｒ１，平滑コンデンサ１０２，インダクタ１０６，ゲート駆動回路ＧＤ１を備える。
主スイッチ手段Ｍ１と整流用スイッチ手段Ｒ１は直列接続されており、スイッチ手段Ｍ１，Ｒ１は同期整流を実現するため、オンの場合に順方向と逆方向の双方向に導通するチャネル領域を有するパワー半導体素子で構成されている。スイッチ手段Ｍ１，Ｒ１は、逆方向のみに導通するユニポーラ型のダイオード領域を備えており、このダイオード領域を還流ダイオードＤＭ１，ＤＲ１として機能させている。本実施形態におけるダイオード領域はユニポーラ型であるため、バイポーラ型のダイオード領域と比較して順方向のスイッチ速度が速く、また順方向の電圧降下が低い。したがって、従来よりもスイッチ速度を高速化させたり、ダイオード領域の導通損失を低減されることで電力変換効率を向上させることが可能となる。また、順方向の電圧降下の低さは電力変換効率を上げるだけでなく、還流ダイオードとして動作した場合の発熱の抑制にも貢献している。
平滑コンデンサ１０２，インダクタ１０６は、図２８における平滑コンデンサ９０２，インダクタ９０６と同様の構成である。
ゲート駆動回路ＧＤ１は、パルス幅変調に基づいて逆バイアスが印加されたスイッチ手段を用いる同期整流を行うように、スイッチ手段Ｍ１，Ｒ１のスイッチング動作を制御する。ゲート駆動回路ＧＤ１の回路構成の概略を図２に示す。ゲート駆動回路ＧＤ１は、入力されたＰＷＭ信号Ｐ１に基づき、主スイッチ手段Ｍ１のゲート端子に対する指令信号であるゲート駆動信号ＳｇＭ１を生成する。一方、整流用スイッチ手段Ｒ１に対しては、ＰＷＭ信号Ｐ１の波形を反転させることによりゲート駆動信号ＳｇＲ１を生成する。すなわち、ゲート駆動回路ＧＤ１は、１つの入力信号（ここではＰＷＭ信号Ｐ１）に基づき、ゲート駆動信号ＳｇＭ１，ＳｇＲ１の２つの駆動信号を生成する。そして、これらのゲート駆動信号ＳｇＭ１，ＳｇＲ１がスイッチ手段Ｍ１，Ｒ１のゲート端子に出力されることにより、各スイッチ手段動作のタイミングが制御される。
平滑コンデンサ１０２は、負荷駆動システム１００内の電圧変動を抑制するために設けられている。
インバータ１０１は、Ｕ相アーム，Ｖ相アーム，Ｗ相アームが並列接続されてなる三相ブリッジ回路を備え、降圧コンバータ１０４から供給された直流電流を三相交流電流に変換し、三相交流モータ１０３に給電する。
三相交流モータ１０３は、三相交流電力の供給を受ける三相巻線から構成される。
コントローラ１０５は、ゲート駆動回路への指令信号を生成する。具体的に説明すると、コントローラ１０５は、キャリア信号と正弦波形の制御指令信号とを比較し、その比較結果であるＰＷＭ信号Ｐ１を指令信号としてゲート駆動回路ＧＤ１へ出力する。このようにして生成したＰＷＭ信号Ｐ１を用いているため、本実施形態に係る降圧コンバータはゼロ電流スイッチングではなく、スイッチ手段に流れる電流が０［Ａ］ではない有限の電流値である場合において、スイッチ手段のＯＮ／ＯＦＦが行われる。ここで、ゼロ電流スイッチングとは、スイッチ手段に流れる電流が０［Ａ］になってから、スイッチ手段のＯＮ／ＯＦＦを行うスイッチング方式のことである。また、コントローラ１０５はインバータ１０１への指令信号も生成している。
〈スイッチ手段の構成〉
図３は、本実施形態に係る降圧コンバータ１０４が備えるスイッチ手段Ｍ１，Ｒ１の構成を模式的に示す断面図である。
図３に示すように、半導体素子１０００は、ｎ＋基板１１０の表面側にｎ−ドリフト層１１１が積層された構造を有している。ｎ＋基板１１０には、ＳｉＣ等に代表されるワイドバンドギャップ半導体基板が用いられている。
ｎ−ドリフト層１１１上にはｐ型ボディ領域１１７が形成され、ｐ型ボディ領域１１７の領域内にｎ＋ソース領域１１５が形成されている。

ｐ型ボディ領域１１７およびｎ＋ソース領域１１５上には、ソース電極１１３が形成されている。ｎ−ドリフト層１１１，ｐ型ボディ領域１１７，ｎ＋ソース領域１１５の上には、ＳｉＯ２等のシリコン酸化膜、シリコン酸窒化膜、アルミナ（Ａｌ２Ｏ３等）、ＨｆＯ等のハフニウム酸化物、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ等の遷移金属酸化物等により構成されるゲート絶縁膜１１６を介してゲート電極１１２が形成されている。また、ｎ−ドリフト層１１１の表面側においては、Ｎｉ，Ｔｉ，Ｍｏ等の金属により構成されるショットキー電極１１９が設けられている。 一方、ｎ＋基板１１０の裏面側にはドレイン電極１１４が形成されている。なお、図３中のｎ型領域に示したｎの上ツキの＋および−はｎ型不純物濃度の濃淡を示しており、ｎ−＜ｎ＜ｎ＋の順にｎ型不純物濃度が高くなっていることを示す。
以上説明したように、半導体素子１０００は、ｎ＋基板１１０，ｎ−ドリフト層１１１，ｐ型ボディ領域１１７，ｎ＋ソース領域１１５，ソース電極１１３，ゲート絶縁膜１１６，ゲート電極１１２，ドレイン電極１１４とで金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）構造を形成しており、このＭＩＳＦＥＴ構造を有する領域を、ＭＩＳＦＥＴ領域１４２と称する。
このＭＩＳＦＥＴ領域１４２は、文字通りＭＩＳＦＥＴとして機能する領域である。以下、ソース電極１１３の電位を基準とするドレイン電極１１４の電位をＶｄｓ［Ｖ］、ＭＩＳＦＥＴの閾値をＶｔｈ［Ｖ］、ソース電極１１３の電位を基準とするゲート電極１１２の電位をＶｇｓ［Ｖ］と定義し、説明を続ける。
Ｖｄｓ≧０の状態（順バイアスの状態）において、Ｖｇｓ≧Ｖｔｈとなった場合（ＭＩＳＦＥＴがオンの場合）は、ｐ型ボディ領域１１７とゲート絶縁膜１１６との界面が導通することにより、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）領域１２１を介してドレイン電極１１４からソース電極１１３に向かって電流が流れる。以下、本実施形態において、ＭＩＳＦＥＴがオンの場合に導通する、ｐ型ボディ領域１１７とゲート絶縁膜１１６との界面に相当する領域を「チャネル領域」と称する。また、ｎ−ドリフト層１１１の表面側部分のうち、ｐ型ボディ領域１１７に挟まれた領域がＪＦＥＴ領域１２１である。ここで、ドレイン電極１１４からソース電極１１３に向かう方向は、図３の実線で示す矢印の方向に対応しており、以下、この方向を順方向と記載する。
一方、Ｖｄｓ＜０の状態（逆バイアスの状態）において、Ｖｇｓ≧Ｖｔｈとなった場合（ＭＩＳＦＥＴがオンの場合）は、チャネル領域が導通することにより、ＪＦＥＴ領域１２１を介してソース電極１１３からドレイン電極１１４に向かって電流が流れる。ここで、ソース電極１１３からドレイン電極１１４に向かう方向は、図３の実線で示す矢印とは逆の方向に対応しており、以下、この方向を逆方向と記載する。
すなわち、ＭＩＳＦＥＴがオンの場合は、チャネル領域が順方向にも逆方向にも導通する。
Ｖｇｓ＜Ｖｔｈの場合（ＭＩＳＦＥＴがオフの場合）、順方向にも逆方向にも導通しない。すなわち、本実施形態においては、ＭＩＳＦＥＴがオフの場合は、チャネル領域は順方向にも逆方向にも導通しない。
また、半導体素子１０００は、ＭＩＳＦＥＴ領域とは別に、ｎ＋基板１１０，ｎ−ドリフト層１１１，ドレイン電極１１４，ショットキー電極１１９により構成されるダイオード領域１４３を有する。ダイオード領域１４３においては、ｎ−ドリフト層１１１とショットキー電極１１９により構成されるショットキーバリアダイオード（以下、ＳＢＤと記載する。）１２０が形成されている。ｎ−ドリフト層１１１は、本発明における半導体層に相当する。
ダイオード領域１４３は、ユニポーラ型のダイオード特性を発揮する領域である。ドレイン電極１１４に対してショットキー電極１１９に正の電圧が印加された状態（順バイアスの状態）では、図３の点線で示す経路のように、ショットキー電極１１９からドレイン電極１１４に向かって電流が流れる。逆に、ドレイン電極１１４に対してショットキー電極１１９に負の電圧が印加された状態（逆バイアスの状態）では、ショットキー電極１１９とドレイン電極１１４間は導通しない。
ここで、コンバータにおいては、ソース電極１１３とショットキー電極１１９とを接続して使用され、ＭＩＳＦＥＴ領域１４２とダイオード領域１４３とが逆並列の関係となる。そのため、ＭＩＳＦＥＴ領域１４２にとって順バイアスはダイオード領域１４３にとっての逆バイアスに対応し、ＭＩＳＦＥＴ領域１４２にとって逆バイアスはダイオード領域１４３にとっての順バイアスに対応する。上記のように、ドレイン電極１１４からソース電極１１３に向かう方向を順方向と定義しているので、ダイオード領域１４３にとって順バイアスのとき（ＭＩＳＦＥＴ領域１４２にとって逆バイアスのとき）、ダイオード領域１４３には逆方向の電流が流れる。また、ダイオード領域１４３にとって逆バイアスのとき（ＭＩＳＦＥＴ領域１４２にとって順バイアスのとき）、ダイオード領域１４３には電流は流れない。
ダイオード領域１４３における、図３の点線で示す経路上に存在する半導体はｎ型のみである。したがって、このダイオード領域１４３はユニポーラ型である。
本実施形態においては、このダイオード領域１４３に形成されたＳＢＤ１２０を還流ダイオードＤＭ１，ＤＲ１（図１）として用いている。このように、還流ダイオードとして用いるＳＢＤを、スイッチ手段を構成する半導体素子内に内蔵しているので、半導体素子とは別に還流ダイオードを設ける必要がない。したがって、スイッチ手段を小型化したり、製造コストを削減することが可能である。また、部品数を減らすことができるので、配線が有する寄生容量や寄生インダクタンス等による意図しない発振や、ノイズを抑制することが可能であるという効果も奏される。
また、半導体素子１０００を構成するｎ＋基板１１０は、ワイドバンドギャップ半導体の基板である。したがって、従来のＳｉ半導体からなるスイッチ手段を用いた場合と比較して、スイッチング動作が速い、オン抵抗が小さいためスイッチング損失を低減できる、高温下でも安定したスイッチング動作を行うことができるといった利点を有する。それに加え、半導体素子１０００はＭＩＳＦＥＴ構造を有しているため、スイッチング速度が速い。
次に、図３に示す半導体素子１０００に流れる電流の向きを、図１に示す電流ＩＭ１，ＩＲ１，ＩＤ１の流れる向きと対応させて説明する。
図３において実線で示す方向のように、チャネル領域を順方向に流れる電流は、図１にＩＭ１に示す経路のように、主スイッチ手段Ｍ１に流れる電流に相当する。図３において実線で示す方向とは逆方向のように、チャネル領域を逆方向に流れる電流は、図１にＩＲ１で示す経路のように、整流用スイッチ手段Ｒ１に流れる電流に相当する。図３において点線で示すように逆方向に流れる電流は、図１にＩＤ１で示す経路のように、整流用スイッチ手段Ｒ１に流れる電流に相当する。
〈スイッチング動作〉
図４は、本実施形態に係る降圧コンバータ１０４動作時のタイミングチャートを示す図であり、図４（ａ）〜（ｈ）を参照しながら、本実施形態に係る降圧コンバータ１０４が行う動作について説明する。
図４（ａ）において、インダクタ１０６に流れる電流を実線で、インダクタ１０６に流れる電流の平均値ＩＬを破線でそれぞれ示している。Ａ期間では、インダクタ１０６に電流が流れるのに伴って、インダクタ１０６の電圧が上昇しエネルギーが蓄積される。一方、Ｂ期間においては、インダクタ１０６は蓄積したエネルギーを放出し、インダクタ１０６に流れる電流は減少する。これに伴い、インダクタ１０６の電圧は下がる。
図４（ｂ）は、コントローラ１０５から出力されるＰＷＭ信号Ｐ１の電圧波形を示している。
図４（ｃ）は、ゲート駆動回路ＧＤ１から出力されるゲート駆動信号ＳｇＭ１の電圧波形を示しており、図４（ｄ）は、ゲート駆動信号ＳｇＲ１の電圧波形を示している。
図４（ｅ）は、主スイッチ手段Ｍ１のチャネル領域に流れる電流ＩＭ１（図１）の波形を示しており、図４（ｆ）は、整流用スイッチ手段Ｒ１全体に流れる電流の波形を示している。図４（ｇ）は、整流用スイッチ手段Ｒ１に流れる電流のうち、チャネル領域を流れる電流ＩＲ１（図３の実線の経路）の波形を示しており、図４（ｈ）は、還流ダイオードＤＲ１（ＳＢＤ１２０）を流れる電流ＩＤ１（図３の点線の経路）の波形を示している。すなわち、図４（ｇ）と図４（ｈ）の波形の足し合わせが図４（ｆ）に示す波形に相当する。図４（ｅ）では順方向電流を上方向への遷移で示し、図４（ｆ），（ｇ），（ｈ）では順方向電流を下方向への遷移で示している。
本実施形態に係るスイッチング動作の特徴は、図４（ｃ），（ｄ）に示すゲート駆動信号においてデッドタイムを設けていない点である。
したがって、上述したように、図４（ｃ），（ｄ）に示すゲート駆動信号にデッドタイムを設ける必要がなくなったので、ＰＷＭ信号Ｐ１を、遅延動作等を行わずにそのままゲート駆動信号ＳｇＭ１，ＳｇＲ１として用いることができる。ゲート駆動信号にデッドタイムが不要となることにより、コントローラ１０５から出力されたＰＷＭ信号Ｐ１を、デッドタイムを設けたゲート駆動信号ＳｇＭ１，ＳｇＲ１に変換するための構成をゲート駆動回路ＧＤ１から削除することができ、図２にその回路構成を示したように、ゲート駆動回路の構成を簡略化することが可能となる。また、従来、降圧コンバータ１０４は、主スイッチ手段を制御するゲート駆動回路と、整流用スイッチ手段を制御するゲート駆動回路の２基のゲート駆動回路を備える必要があった。しかしながら、本実施形態の構成によれば、降圧コンバータ１０４に対し１つのゲート駆動回路を備えていれば、スイッチ手段に対する制御を行うことができ、その結果、コンバータの実装体積の縮小を図ることが可能となる。
また、図４（ｃ），（ｄ）に示すゲート駆動信号においてデッドタイムを設けていない結果、スイッチ手段Ｍ１，Ｒ１が両方ともがオフとなる期間が存在しなくなった場合には、図４（ｈ）に示すように、還流ダイオードＤＲ１には電流が流れない。
ゲート駆動信号に設けられるデッドタイムは、本来、直列接続された主スイッチ手段Ｍ１と整流用スイッチ手段Ｒ１とが同時にオン状態となることにより短絡電流が流れることを防止するために、ゲート駆動信号に設けられるものである。しかしながら、鋭意検討の結果、この双方のスイッチ手段がオン状態となっている期間が所定期間内であれば、両スイッチ手段間で短絡電流が流れないことを本願発明者は見出した。
〈所定期間内であれば短絡電流が流れないことの検証〉
先ず、スイッチ手段が、電源と接続されている状態について考察する。電源とスイッチ手段との間は、例えば、ブスバーと呼ばれる金属板あるいは金属線により接続されている場合や、プリント基板に形成された金属線路により接続されている場合がある。また、スイッチ手段とアースとの間も、電源の場合と同じように接続されている。
上記ブスバーは、電力線路として、小さい値ではあるもののインダクタンスを有しており、この意図しないインダクタンスを寄生インダクタンスと呼んでいる。この寄生インダクタンスは、通常、１００［ｎＨ］以下の小さい値に保つことは難しい。ここで、１００［ｎＨ］の値の寄生インダクタンスを有する電力線路を介して、電源とスイッチ手段が接続されている場合を考える。この状態で主スイッチ手段と整流用スイッチ手段の両方をオンにした場合、オフからオンへの遷移時間が０［ｓｅｃ］であるような理想のスイッチ手段を用いたとしても、短絡電流が流れない。これは、寄生インダクタンスＬにかかる電源電圧Ｖと、寄生インダクタンスＬに流れる電流Ｉに対しては、Ｖ＝Ｌ×ｄＩ／ｄｔの関係式が成り立つからである。この関係式を変形すると、ｄＩ／ｄｔ＝Ｖ／Ｌとなり、電源電圧を１００［Ｖ］、寄生インダクタンスＬを１００［ｎＨ］であるとすると、ｄＩ／ｄｔ＝１００［Ａ／ｓｅｃ］となる。この電流の変化ｄＩ／ｄｔによれば、短絡電流は時間経過とともに増大し、両方のスイッチ手段がオンとなってから１［ｎｓ］経過後に、スイッチ手段に１［Ａ］の短絡電流が流れることが分かる。
通常、コンバータでは、スイッチ手段に１０［Ａ］程度以上の電流が流されているため、この程度のスイッチ手段に電流が流れても、スイッチ手段やブスバーの破壊は起こらない。上記の知見によると、１０［Ａ］程度の電流が流れるには、１０［ｎｓ］程度の時間を要することが分かる。したがって、両方のスイッチ手段がオンとなっている期間が上記の１０［ｎｓ］程度の期間であれば、スイッチ手段には短絡電流が流れず、安定動作を行うことが可能であることを示している。
また、上記寄生インダクタンスＬが１０［ｎＨ］になった場合は、両方のスイッチ手段がオンとなってから１０［ｎｓ］経過後に、スイッチ手段に１００［Ａ］の電流が流れることになるが、この場合も短い間のパルス電流としては許容できる範囲である。
しかしながら、寄生インダクタンスＬを１００［ｎＨ］であるとした場合に、両方のスイッチ手段がオンとなる期間が１００［ｎｓ］以上続くと、スイッチ手段に流れる電流は１００［Ａ］以上となり、安全動作が難しくなる。
以上の検証により、両方のスイッチ手段がオンとなる期間があったとしても、その期間が１０〜１００［ｎｓ］程度であれば、短絡電流が流れず、安全動作を行うことが可能であることが示された。
〈ＰＷＭ信号とゲート駆動信号の波形が一致しない場合〉
以上説明したように、本実施形態においては、各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させることにより、ゲート駆動信号にデッドタイムを設けないこととしている。ここで、「各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させる」とは、ゲート駆動回路が各スイッチ手段に対する指令として出力する信号波形上は、主スイッチ手段Ｍ１がスイッチング動作を行うタイミングと、整流用スイッチ手段Ｒ１がスイッチング動作を行うタイミングが一致していることを言う。しかしながら、ゲート駆動回路とスイッチ手段とを接続する配線には寄生容量や寄生インダクタンス等が含まれ、これらを原因とした遅延が発生する。したがって、「各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させる」には、ゲート駆動信号が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致している場合だけでなく、ゲート駆動信号が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致していない場合もあり得る。この詳細について、図５を用いて説明する。
図５は、ゲート駆動信号ＳｇＭ１，ＳｇＲ１の電圧波形と、スイッチ手段Ｍ１，Ｒ１の状態とを対応させて示したタイミングチャートである。
図５（ａ）は、ゲート駆動信号ＳｇＭ１，ＳｇＲ１の電圧波形を示している。一方、図５（ｂ）〜（ｅ）は、スイッチ手段Ｍ１，Ｒ１がオン状態もしくはオフ状態のどちらの状態であるかを示しており、上側の波形が主スイッチ手段Ｍ１の状態を、下側の波形が整流用スイッチ手段Ｒ１の状態をそれぞれ示している。
図５（ｂ）は、ゲート駆動信号ＳｇＭ１，ＳｇＲ１が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致している場合を示している。この図５（ｂ）に示す場合が図４に図示したタイミングチャートと対応する。
図５（ｃ）〜（ｅ）は、ゲート駆動信号ＳｇＭ１，ＳｇＲ１が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致していない場合を示している。図５（ｃ）では、主スイッチ手段Ｍ１と整流用スイッチ手段Ｒ１の両方ともがオフとなる期間が存在するように動作している。また、図５（ｄ）では、主スイッチ手段Ｍ１に対し、整流用スイッチ手段Ｒ１のスイッチング動作が全体的に遅延している。最後に、図５（ｅ）では、主スイッチ手段Ｍ１と整流用スイッチ手段Ｒ１の両方ともがオンとなる期間が存在している。
図５（ｄ），（ｅ）の場合、スイッチ手段の両方ともがオン状態であるＡ期間，Ｂ期間の長さが１０〜１００［ｎｓ］であれば、上記の検証で示した通り、短絡電流は流れない。
図５（ｃ），（ｄ）の場合、スイッチ手段の両方ともがオフ状態となるＣ期間，Ｄ期間，Ｅ期間が存在する。
ここで、特許文献２に記載のスイッチ手段を用い、かつ、上記のＣ期間，Ｄ期間，Ｅ期間のようにスイッチ手段Ｍ１，Ｒ１双方がオフとなる期間ができてしまった場合、スイッチ手段Ｍ１，Ｒ１間に短絡電流が流れるおそれがあるという問題がある。このことについて、図６，７を参照しながら説明する。
図６は、比較例としての特許文献２に係るスイッチ手段の構成を模式的に示す断面図である。スイッチ手段を構成する半導体素子９０００は、図３に記載の半導体素子１０００におけるＭＩＳＦＥＴ領域の構造と同様であり、ＳｉＣ等のワイドバンドギャップ半導体で構成されたＭＩＳＦＥＴを基本構造としている。
半導体素子９０００は、ｎ＋基板（ＳｉＣ基板）９１０の表面側にｎ−ドリフト層９１１が積層され、その上方にｐ型ボディ領域９１７，ｎ＋ソース領域９１５が順次形成されてなる。ｐ型ボディ領域９１７およびｎ＋ソース領域９１５上には、ソース電極９１３が形成されている。ｎ−ドリフト層９１１，ｐ型ボディ領域９１７，ｎ＋ソース領域９１５上には、ゲート絶縁膜９１６を介してゲート電極９１２が形成されている。一方、ｎ＋基板９１０の裏面側にはドレイン電極９１４が形成されている。半導体素子９０００に順方向の電流が流れる場合は、実線で示す経路のように、ｐ型ボディ領域９１７とゲート絶縁膜９１６との界面に相当する領域であるチャネル領域を介してＪＦＥＴ領域９２１を電流が流れる。また、この経路で流れる電流は、主スイッチ手段に流れる電流に相当する。一方、整流用スイッチ手段に逆バイアスを印加し同期整流を行っている場合は、実線で示す経路とは逆方向に電流が流れる。
ｎ−ドリフト層９１１とｐ型ボディ領域９１７との界面には、ＰＮ接合により寄生のボディダイオード９２５（寄生ダイオードと称されることもある。）が形成されている。ボディダイオード９２５はＭＩＳＦＥＴに構造上形成される寄生要素である。半導体素子９０００がダイオードとして機能する場合、すなわち、逆方向に電流が流れる場合は、点線で示す経路に沿ってボディダイオード９２５に電流が流れる。
特許文献２では、このボディダイオード９２５が還流ダイオードとして用いられている。このような構成によれば、半導体素子９０００とは別途にダイオードを接続してそれを還流ダイオードとして用いる場合と比較して、スイッチ手段の小型化を図ることが可能である。
しかしながら、ＰＮ接合のボディダイオードを還流ダイオードとして用いると、リカバリ電流が流れることにより短絡電流が流れるおそれがあるという問題がある。この詳細について、図７のタイミングチャートを参照しながら説明する。
図７は比較例に係る主スイッチ手段，整流用スイッチ手段の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。図７では、図５（ｃ）に示した場合に対応するタイミングチャートである。
図７（ａ）において、降圧コンバータが備えるインダクタに流れる電流を実線で、インダクタに流れる電流の平均値ＩＬを破線でそれぞれ示している。
図７（ｂ）は、主スイッチ手段に出力されるゲート駆動信号の電圧波形を示しており、図７（ｃ）は、整流用スイッチ手段に出力されるゲート駆動信号の電圧波形を示している。
図７（ｄ），（ｅ）は、それぞれ、主スイッチ手段，整流用スイッチ手段がオン状態もしくはオフ状態のどちらの状態であるかを示している。
図７（ｆ）は、主スイッチ手段のチャネル領域に流れる電流の波形を示しており、図７（ｇ）は、整流用スイッチ手段全体に流れる電流の波形を示している。図７（ｈ）は、整流用スイッチ手段に流れる電流のうち、チャネル領域を流れる電流の波形を示しており、図７（ｉ）は、ボディダイオード９２５を流れる電流（図６の点線の経路）の波形を示している。すなわち、図７（ｈ）と図７（ｉ）の波形の足し合わせが図７（ｇ）に示す波形に相当する。図７（ｆ）では順方向電流を上方向への遷移で示し、図７（ｇ）,（ｈ），（ｉ）では順方向電流を下方向への遷移で示している。
デッドタイムＤＴ１，ＤＴ２の期間において、双方のスイッチ手段がオフとなる期間のみ、還流ダイオードに逆方向の電流が流れることとなる。ここで、還流ダイオードとして用いられているボディダイオード９２５はＰＮダイオード、すなわち、バイポーラ素子である。そのため、いわゆる少数キャリア蓄積効果によるリカバリ電流（Ａ）が流れる。具体的に説明すると、デッドタイムＤＴ２で還流ダイオードに逆方向の電流が流れている状態（還流ダイオードにとって順バイアスの状態）から、時刻（１）に示す主スイッチ手段がオンの状態に遷移すると、還流ダイオードは順バイアスから逆バイアスに切り替わる。このとき、還流ダイオードはバイポーラ素子であるため、順バイアスの状態で還流ダイオードに逆方向電流が流れている状態から、ダイオードの逆バイアスの順方向電流が流れないオフ状態へ切り替わるための期間が必要となる。このオフ状態へ切り替わるための期間は、ｎ領域に存在する少数キャリア（正孔）が消滅する期間に相当し、この間、逆方向電流であるリカバリ電流（Ａ）が流れる。
なお、リカバリ電流が流れる期間（リカバリ時間）は、Ｓｉ半導体のＰＮ接合型ダイオードでは数百［ｎｓ］以上程度である。
このリカバリ電流が流れる期間は、図７（ｆ）,（ｇ）に示すように、主スイッチ手段と整流用スイッチ手段の両方が導通している状態（オンの状態）である。すなわち、リカバリ電流が流れている期間は双方のスイッチ手段がオンとなる期間に相当する。したがって、リカバリ電流が流れる期間が上記の１０〜１００［ｎｓ］の期間を超えた場合には、双方のスイッチ手段がオンとなる期間が１０〜１００［ｎｓ］の期間を超えたことを意味し、スイッチ手段間で短絡電流が流れてしまうことになる。
さらに、特許文献２に係るスイッチ手段を用いた場合の問題点は、上記で説明した短絡電流の問題以外にも挙げられる。先ず、リカバリ電流は、スイッチング損失やノイズ増大、過電流による素子破壊等の問題の原因となることが分かっている。リカバリ電流は、還流ダイオードに逆方向に流れていた電流量が多いほど増大するため、コンバータに用いられるスイッチ手段のような大電力を扱うパワー半導体素子の場合、この問題はより顕著なものとなる。また、ＭＩＳＦＥＴが有するボディダイオードを還流ダイオードとして用いた場合には、ＭＩＳＦＥＴの結晶劣化が進行することが報告されており（特許文献４、非特許文献１）、その結果、ＭＩＳＦＥＴの安定な動作が保障されない点である。そして、ＳｉＣ固有の課題として、ＰＮ接合に順方向電流を流し続けることでＳｉＣの結晶欠陥が増大し、それに伴いスイッチング損失が増大するという問題がある（非特許文献２）。さらに、ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオードの室温における立ち上がり電圧が約２．７Ｖと比較的高く、その結果、損失が大きくなるという問題も抱えている。
一方、本実施形態に係るスイッチ手段を用いている場合には、スイッチ手段双方がオフ状態となる期間ができてしまったとしても、特許文献２の場合に発生するような短絡電流の問題が生じない。このことについて、図８を参照しながら説明する。
図８は本実施形態に係るスイッチ手段Ｍ１，Ｒ１の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。図８においても、図７と同様、図５（ｃ）に示した場合に対応するタイミングチャートを示している。また、図８（ａ）〜（ｉ）に示す波形は、図７（ａ）〜（ｉ）に示す波形と対応している。
本実施形態では、図３に示したように還流ダイオードとしてＳＢＤが用いられている。ＳＢＤはユニポーラ型のダイオードであるため、ＭＩＳＦＥＴ自身が有するボディダイオードのようなバイポーラ型のダイオードとは異なり、少数キャリアの流入がない。したがって、図８（ｉ）における時刻（１）に示すように、少数キャリア蓄積効果によるリカバリ電流が流れる期間がほとんどない。したがって、リカバリ電流が流れている期間が上記１０〜１００［ｎｓ］の期間を超えることにより短絡電流が流れることを防止することができる。
さらに、リカバリ電流がほとんど流れないようになったことで、これを原因とするスイッチング損失が低減されるため、スイッチング周波数を上げることが可能になる。その結果、受動部品であるキャパシタのキャパシタンスの値および受動部品であるリアクトルのインダクタンスの値を小さくすることができるため、キャパシタおよびリアクトルの小型化、ならびに、コストの低減に貢献できる。また、ノイズが低減すると、ノイズフィルタ等のノイズ低減部品を削減することができ、コストの低減が図られる。
また、本実施形態では、ＭＩＳＦＥＴが有するボディダイオードに電流を流さないので、ＭＩＳＦＥＴの結晶劣化が進行したり、ダイオードの立ち上がり電圧が高いことにより損失が大きくなる等の問題が招来しない。
［第２の実施形態］
以下、第２の実施形態について、第１の実施形態と異なる部分を中心に説明する。なお。本実施形態に係るタイミングチャートは図４と同様であるので説明を省略する。
〈全体構成〉
図９は、第２の実施形態に係る降圧コンバータを備える負荷駆動システム２００の全体構成を示す図である。第１の実施形態に係る負荷駆動システム１００との相違点は降圧コンバータ２０４の構成、特に、スイッチ手段Ｍ２、Ｒ２の構成である。なお、負荷駆動システム１００と同様の構成には図１と同じ符号を付し、説明を省略する。
降圧コンバータ２０４は、主スイッチ手段Ｍ２と整流用スイッチ手段Ｒ２が直列接続されてなる。ゲート駆動回路ＧＤ２は、コントローラ１０５から出力されたＰＷＭ信号Ｐ１に基づき、主スイッチ手段Ｍ２，Ｒ２に対するゲート駆動信号ＳｇＭ１，ＳｇＲ１を生成する。スイッチ手段Ｍ２，Ｒ２には、それぞれ還流ダイオードＤＭ２，ＤＲ２が接続されているが、本実施形態に係るスイッチ手段Ｍ２、Ｒ２の構成は、第１の実施形態に係るスイッチ手段Ｍ１、Ｒ１と構成が異なる。以下、その相違点について、図１０，図１１を参照しながら説明する。
〈スイッチ手段の構成〉
図１０は、本実施形態に係る降圧コンバータ２０４が備えるスイッチ手段Ｍ２，Ｒ２の構成を模式的に示す断面図である。一方、図１１はスイッチ手段Ｍ２，Ｒ２の動作を説明するための模式断面図であり、図１０に示す構成から動作を説明するための必要な部分のみを取り出した断面図である。スイッチ手段Ｍ２，Ｒ２を構成する半導体素子２０００は、第１の実施形態と同様に金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）構造を有するワイドバンドギャップ半導体で構成されている。
図１０，１１に示すように、半導体素子２０００は、ｎ＋基板２１０の表面側にｎ−ドリフト層２１１が積層された構造を有している。ｎ＋基板２１０には、ＳｉＣ等に代表されるワイドバンドギャップ半導体基板が用いられている。
ｎ−ドリフト層２１１内にはｐ型ボディ領域２１７が形成され、ｐ型ボディ領域２１７の領域内にｎ＋ソース領域２１５が成されている。ｐ型ボディ領域２１７の領域内には、さらにｐ型コンタクト領域２１８が形成されている。ｎ＋ソース領域２１５およびｐ型コンタクト領域２１８上には、ソース電極２１３が形成されている。ソース電極２１３は、ｎ+ソース領域２１５およびｐ型コンタクト領域２１８の両方と電気的に接続されている。また、ｎ−ドリフト層２１１の表面側部分のうち、ｐ型ボディ領域２１７に挟まれた領域をＪＦＥＴ領域２２１とする。
ｎ−ドリフト層２１１上には、エピタキシャル成長によって形成されたｎ型のＳｉＣ半導体層であるチャネル層２２２が形成されている。チャネル層２２２は、ｐ型ボディ領域２１７およびｎ＋ソース領域２１５の少なくとも一部に接するように形成されている。チャネル層２２２上には、ゲート絶縁膜２１６を介してゲート電極２１２が形成されている。複数のゲート電極２１２の間には層間絶縁膜２２７が形成されており、その上方にはソース配線２２６が積層されている。
一方、ｎ＋基板２１０の裏面側にはドレイン電極２１４が形成され、ドレイン電極２１４の裏面側にはダイボンド用の裏面電極２２８（図１０）が形成されている。
図１１に示すように、半導体素子２０００は、ｎ＋基板２１０，ｎ−ドリフト層２１１，ｐ型ボディ領域２１７，ｎ＋ソース領域２１５，ｐ型コンタクト領域２１８，ソース電極２１３，チャネル層２２２，ゲート絶縁膜２１６，ゲート電極２１２，ドレイン電極２１４とで金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）構造を形成しており、このＭＩＳＦＥＴ構造を有する領域を、ＭＩＳＦＥＴ領域２４２と称する。
図１１において、チャネル層２２２におけるｐ型ボディ領域２１７の上方に位置する領域２２３は、ＭＩＳＦＥＴがオンの場合に、ソース電極２１３とドレイン電極２１４との間が導通する際のチャネルとして機能する領域である。以下、この領域２２３をチャネル領域２２３と称することとする。なお、チャネル領域２２３の長さは、図面上における、ｐ型ボディ領域２１７におけるチャネル層２２２と接する界面の水平方向サイズで規定される。
第１の実施形態では、ＭＩＳＦＥＴ領域１４２とは独立にダイオード領域１４３を形成し、そのダイオード領域１４３を還流ダイオードとして機能させていた。一方、本実施形態では、半導体素子２０００内に独立のダイオード領域を形成するのではなく、ＭＩＳＦＥＴ領域２４２がダイオード領域を兼用している。この詳細について、次項で説明する。
〈半導体素子２０００の動作〉
図１１を参照しながら、半導体素子２０００の動作について説明する。以下、ソース電極２１３の電位を基準とするドレイン電極２１４の電位をＶｄｓ［Ｖ］、ＭＩＳＦＥＴの閾値をＶｔｈ［Ｖ］、ソース電極２１３の電位を基準とするゲート電極２１２の電位をＶｇｓ［Ｖ］と定義し、説明する。
Ｖｄｓ≧０の状態（順バイアスの状態）において、Ｖｇｓ≧Ｖｔｈとなった場合（ＭＩＳＦＥＴがオンの場合）は、チャネル領域２２３が導通することにより、ＪＦＥＴ領域２２１を介して順方向の電流が流れる。なお、ｎ−ドリフト層２１１の表面側部分のうち、ｐ型ボディ領域２１７に挟まれた領域がＪＦＥＴ領域２２１である。ここでの順方向は、図１１の実線で示す経路２２４とは逆方向である。
一方、Ｖｄｓ＜０の状態（逆バイアスの状態）において、Ｖｇｓ≧Ｖｔｈとなった場合（ＭＩＳＦＥＴがオンの場合）は、チャネル領域２２３が導通することにより、ＪＦＥＴ領域２２１を介して、逆方向の電流が流れる。ここでの逆方向は、図１１の実線で示す経路２２４の方向である。
すなわち、ＭＩＳＦＥＴがオンの場合は、チャネル領域２２３が順方向にも逆方向にも導通する。なお、この動作は、第１の実施形態に係る半導体素子１０００におけるＭＩＳＦＥＴ領域１４２と同様の動作である。しかしながら、Ｖｇｓ＜Ｖｔｈの場合（ＭＩＳＦＥＴがオフの場合）の動作が、半導体素子１０００におけるＭＩＳＦＥＴ領域１４２とは異なる。
ここで、図１２を用いて本実施形態に係る半導体素子２０００の順方向、逆方向特性について説明する。図１２（ａ）は、半導体素子２０００におけるチャネル領域２２３の周辺部分を示す断面図であり、図１２（ｂ），（ｃ）は、（ａ）に示すＡ−Ａ’断面の順方向，逆方向それぞれの電流が流れる場合におけるコンダクションバンドエネルギー分布を示すグラフを示す図である。
先ず、図１２（ｂ）を参照しながら半導体素子２０００の順方向特性（Ｖｄｓ≧０の場合）について説明する。Ｖｄｓ＝２０［Ｖ］かつＶｇｓ＝０［Ｖ］のとき、すなわち、（ｂ）に示すグラフのうち最も上側の曲線の場合、チャネル領域２２３のコンダクションバンドエネルギーが、ソース上領域およびＪＦＥＴ上領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。そして、Ｖｄｓ＝２０［Ｖ］の状態でＶｇｓを０Ｖから上昇させるようにゲート電圧を印加すると、チャネル領域２２３のコンダクションバンドエネルギーが下がり、ソース上領域とチャネル領域２２３との間の障壁がなくなる。これにより、ソース領域２１５からチャネル領域２２３を介してＪＦＥＴ領域２２１側（ドレイン電極２１４側）へキャリア（電子）が流れ込む。
次に、図１２（ｃ）を参照しながら半導体素子２０００の逆方向特性（Ｖｄｓ＜０の場合）について説明する。Ｖｇｓ＝０［Ｖ］かつＶｄｓ＝０［Ｖ］のとき、すなわち、（ｃ）に示すグラフのうち最も下側の曲線の場合、チャネル領域２２３のコンダクションバンドエネルギーが、ソース上領域およびＪＦＥＴ上領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。そして、Ｖｇｓ＝０［Ｖ］の状態でＶｄｓを０Ｖから低下させると、ＪＦＥＴ上領域のコンダクションバンドエネルギーが上がっていき、チャネル領域２２３との障壁が低くなる。これにより、ＪＦＥＴ領域２２１側（ドレイン電極側）からチャネル領域２２３を介してソース領域２１５へキャリア（電子）が流れ込む。よって、逆方向電流はボディダイオード２２５を流れるよりも前に、チャネル層２２２内のチャネル領域２２３、すなわちチャネルダイオードに流れ始めることとなる。チャネルダイオードに電流が流れ出すＶｄｓの絶対値をＶｆ０と定義する。
第１の実施形態におけるＭＩＳＦＥＴ領域１４２では、Ｖｇｓ＜Ｖｔｈの場合（ＭＩＳＦＥＴがオフの場合）には、チャネル領域は順方向にも逆方向にも導通しないこととしていた。一方、本実施形態におけるＭＩＳＦＥＴ領域２４２では、０≦Ｖｇｓ＜Ｖｔｈの場合（ＭＩＳＦＥＴがオフの場合）であっても、Ｖｄｓ＜−Ｖｆ０（逆バイアスの状態）の条件を満たせば、チャネル領域２２３が導通することにより、ＪＦＥＴ領域２２１を介して、逆方向の電流、すなわち、図１１の実線で示す経路２２４の方向に電流が流れる。したがって、０≦Ｖｇｓ＜Ｖｔｈ、かつ、Ｖｄｓ＜−Ｖｆ０の条件を満たすとき、ＭＩＳＦＥＴ領域２４２はダイオード領域として機能させることができる。本実施形態では、ＭＩＳＦＥＴ領域２４２が備えるダイオード領域としての機能を還流ダイオードとして用いている。以下、０≦Ｖｇｓ＜Ｖｔｈ、かつ、Ｖｄｓ＜−Ｖｆ０の条件を満たす場合に逆方向の電流が流れる特性をチャネルダイオードと称する。また、チャネルダイオードの立ち上がり電圧(Ｖｆ０)は、ＭＩＳＦＥＴ領域２４２が備えるボディダイオード２２５の立ち上がり電圧である２．７[Ｖ]よりも小さく設定している(図１３(ａ))。
ＭＩＳＦＥＴがオンである場合にチャネル領域２２３を介して逆方向電流が流れる経路と、チャネルダイオードがオンである場合に、チャネル領域２２３を介して逆方向電流が流れる経路は同一であり、これらの場合の経路は、図１１に実線で示す経路２２４である。また、参考として、ＭＩＳＦＥＴ領域２４２が備えるボディダイオード２２５に逆方向電流が流れる場合の経路を図１１に点線で示しているが、この点線で示す経路と実線で示す経路２２４とは明らかに異なる。
なお、０≦Ｖｇｓ＜Ｖｔｈ、かつ、Ｖｄｓ≧０の場合、一般的なＭＩＳＦＥＴと同様に、ソース電極２１３とドレイン電極２１４間は、順方向にも逆方向にも導通せず、ＭＩＳＦＥＴはオフ状態となる。
〈半導体素子２０００の電流−電圧特性〉
次に、図１３を参照しながら、半導体素子２０００の電流−電圧特性（Ｉ−Ｖ特性）について説明する。図１３（ａ）は、本願発明者が試作した半導体素子２０００の室温におけるＩ−Ｖ特性を示している。試作した半導体素子２０００は、ＭＩＳＦＥＴの一種であるＳｉＣを用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）であり、図１０に示した構造と同じ構造を有している。
図１３の各グラフは、Ｖｄｓを横軸にとり、順方向に流れる電流の値を縦軸にとったグラフである。電流が逆方向に流れる場合、縦軸の値は負の値を有しているものとする。
順方向（Ｖｄｓ≧０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０，５，１０，１５，２０［Ｖ］において測定した。逆方向（Ｖｄｓ＜０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０Ｖにおいて測定した。
図１３（ａ）からわかるように、半導体素子２０００では、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値は１Ｖ付近であり、ＳｉＣのＰＮ拡散電位である２．７Ｖよりも小さい値である。ここで、ＰＮ拡散電位はボディダイオードの立ち上がり電圧に相当する。よって、Ｖｆ０の絶対値がボディダイオードの立ち上がり電圧よりも低いことから、逆方向に流れる電流が、ボディダイオードでなくＭＩＳＦＥＴのチャネル領域（チャネルダイオード）を介して流れることがわかる。
したがって、チャネルダイオードを用いることにより導通損失を低減できる。また、ボディダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するため、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高くなる。その結果、チャネルダイオードを介して逆方向電流を流すことによる導通損失の低減は、より意味のあるものとなる。
図１３（ｂ）は、比較例として、Ｓｉを用いたＭＯＳＦＥＴの室温におけるＩ−Ｖ特性を示している。比較例の場合、逆方向電流の立ち上がり電圧の絶対値は０．６Ｖである。このときの逆方向電流はボディダイオードを流れており、逆方向電流の立ち上がり電圧はボディダイオードの立ち上がり電圧に相当する。比較例の場合、ＳｉはＳｉＣに比べ絶縁破壊電界が低いので、ＳｉＣと同じ耐圧を有するためには、少なくともｎ−ドリフト層の膜厚を大きくし、ｎ−ドリフト層の不純物濃度を小さくする必要がある。しかしながら、ｎ−ドリフト層をこのような構成とすると、Ｓｉ−ＭＩＳＦＥＴは同じ耐圧を持つＳｉＣ−ＭＩＳＦＥＴに比べ導通損失が高くなるという問題が生じる。さらに、Ｓｉはバンドギャップが１．１ｅＶと低いので、１５０℃程度でＰＮ接合のリーク電流が増大する。したがってＳｉ−ＭＩＳＦＥＴを用いる場合は動作温度が限定されることとなる。
以上説明したように、本実施形態の半導体素子２０００においては、スイッチ手段がダイオードとして機能する際の逆方向電流はチャネル領域を通って流れる。すなわち、このチャネルダイオードを流れる電流の経路は、寄生のボディダイオードを流れる場合の経路とは全く異なる。この構成によれば、チャネルダイオードの立ち上がり電圧をボディダイオードの立ち上がり電圧よりも低くすることが可能となり、導通損失を低減できる。
また、第１の実施形態に係る半導体素子１０００とは異なり、ダイオード領域としての機能をＭＩＳＦＥＴ領域が兼用しているので、ＭＩＳＦＥＴ領域とは別にダイオード領域を形成する必要がない。よって、スイッチ手段の更なる小型化を図ることが可能となる。さらに、本実施形態においては還流ダイオードとして機能する際の逆方向電流がチャネル領域を通るため、逆方向電流が流れる経路の長さは第１実施形態と比較して短い。そのため、本実施形態の方がより還流ダイオードの立ち上がり速度が速く、ゲート駆動信号に対してスイッチ手段の実際の動作遅延が少なくなる。
上記のチャネルダイオードは、第１の実施形態に係るＳＢＤと同じくユニポーラ動作であるため、バイポーラ型のダイオードと比較して順方向の電圧降下が低い。したがって、バイポーラ型のダイオードを用いた場合と比較して、電力変換効率の向上、ならびに、還流ダイオードの発熱抑制効果が期待できる。
それに加え、半導体素子２０００では、チャネル層２２２を介して逆方向電流を流すので、ＰＮ接合に電流を流すことによる結晶欠陥増加の問題を回避することができる。
〈半導体素子２０００の製造方法〉
次に、図１０、および、図１４から図１７を参照しながら、半導体素子２０００の製造方法について説明する。
図１４（ａ）に示すように、ｎ＋基板（ＳｉＣ基板）２１０を準備する。ｎ＋基板２１０は、例えば、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板等を用いることができる。次に、図１４（ｂ）に示すように、ｎ＋基板２１０の上に高抵抗のｎ−ドリフト層２１１をエピタキシャル成長により形成する。ｎ−ドリフト層２１１は、例えば、ｎ型４Ｈ−ＳｉＣ等を用いることができる。そして、図１４（ｃ）に示すように、ｎ−ドリフト層２１１の上に、例えばＳｉＯ２からなるマスク２３０を形成し、例えばアルミニウム（Ａｌ）イオンまたはホウ素（Ｂ）イオン２３１を注入する。
図１４（ｃ）に示すイオン注入後、マスク２３０を除去し、例えば１７００℃程度の高温において不活性雰囲気中で活性化アニールを行うと、図１５（ａ）に示すようにｐ型ボディ領域２１７が形成される。次に、図１５（ｂ）に示すように、不図示のマスクを設け、ｐ型ボディ領域２１７に、例えば窒素イオンを注入することによりｎ＋ソース領域２１５形成する。続いて、例えば、ＡｌまたはＢイオンを注入することによりｐ型コンタクト領域２１８を形成する。そして、マスクを除去して活性化アニールを行う。ここで、活性化アニールは、例えば、不活性雰囲気中で１７００〜１８００℃程度で３０分程度実行する。
なお、図１５（ａ）において活性化アニールを実施したが、図１５（ａ）の工程では活性化アニールを実施せず、図１５（ｂ）で活性化アニールを行うことにより、図１５（ａ）における活性化アニールをまとめて行うこともできる。
次に、図１５（ｃ）に示すように、ｐ型ボディ領域２１７，ｎ＋ソース領域２１５およびｐ型コンタクト領域２１８を含むｎ−ドリフト層２１１の表面全体に、炭化珪素を用いてエピタキシャル層２３２をエピタキシャル成長させる。なお、エピタキシャル層２３２は、不純物濃度が厚さ方向に変化する構造を有していてもよい。
次いで、図１６（ａ）に示すように、エピタキシャル層２３２の所定部位をドライエッチングし、チャネル層２２２を形成する。この後、チャネル層２２２の表面を熱酸化することにより、ゲート絶縁膜２１６を形成する。その後、図１６（ｂ）に示すように、ゲート絶縁膜２１６の表面に、リン（Ｐ）イオンをドーピングした多結晶シリコン膜２３３を堆積する。多結晶シリコン膜２３３の厚さは、例えば、５００［ｎｍ］程度である。次に、図１６（ｃ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜２３３をドライエッチングすることにより、所望の領域にゲート電極２１２を形成する。
続いて、図１７（ａ）に示すように、ゲート電極２１２の表面およびｎ−ドリフト層２１１の表面を覆うように、例えば、ＳｉＯ２層２３４をＣＶＤ法によって堆積する。ＳｉＯ２層２３４の厚さは、例えば、１．５［μｍ］である。次に、図１７（ｂ）に示すように、マスク（不図示）を用いたドライエッチングにより、層間絶縁膜２２７が形成され、同時に、ビアホール２３５が形成される。
その後、図１７（ｃ）に示すように、例えば、厚さ５０［ｎｍ］程度のニッケル膜を、層間絶縁膜２２７上に形成し、次いで、エッチングによって、ビアホール２３５の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極２１３を形成する。そして、ｎ＋基板２１０の裏面にも、例えば、ニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させてドレイン電極２１４を形成する。
続いて、層間絶縁膜２２７およびビアホール２３５の上に、厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすることによりソース配線２２６が得られる。最後に、半導体チップ端にゲート電極と接触するゲート配線を形成するとともに、ドレイン電極２１４の裏面に、ダイボンド用の裏面電極２２８として、例えば、Ｔｉ／Ｎｉ／Ａｇを堆積する。このようにして、図１０に示した半導体素子２０００が得られる。
［第２の実施形態の変形例］
図１８は、第２の実施形態の変形例に係る半導体素子２０００Ａの構成を模式的に示す断面図である。
第２の実施形態に係る半導体素子２０００は、いわゆる縦型プレーナＭＩＳＦＥＴ構造であった。一方、図１８に示した半導体素子２０００Ａは、縦型トレンチＭＩＳＦＥＴ構造を有している。スイッチ手段を構成する半導体素子が縦型トレンチＭＩＳＦＥＴ構造であっても、上記と同等の効果を得ることができる。なお、図１８において、図１０に示す構造と同一の構成には同符号を付している。
〈半導体素子２０００Ａの製造方法〉
次に、図１８から図２２を参照しながら、半導体素子２０００Ａの製造方法について説明する。
先ず、図１９（ａ）に示すように、ｎ＋基板２１０を準備する。ｎ＋基板２１０としては、例えば、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板を用いることができる。次に、図１９（ｂ）に示すように、ｎ＋基板２１０の上に高抵抗のｎ−ドリフト層２１１をエピタキシャル成長により形成する。ｎ−ドリフト層２１１は、例えば、ｎ型４Ｈ−ＳｉＣ等を用いることができる。次に、図１９（ｃ）に示すように、ｎ−ドリフト層２１１の表面の上に、例えば、厚さ０．５μｍ〜１μｍ程度のｐ型ボディ領域２１７をエピタキシャル成長により形成する。
続いて、図２０（ａ）に示すように、ｐ型ボディ領域２１７の表面に、例えば窒素イオンを注入することにより、あるいは、エピタキシャル成長により、高濃度のｎ＋半導体層２３７を形成する。次いで、例えばアルミニウム（Ａｌ）イオンまたはホウ素（Ｂ）イオンを注入することにより、ｎ＋半導体層２３７の表面から、ｐ型ボディ領域２１７に到達するように、ｐ型コンタクト領域２１８を形成し、活性化アニールを行う。次に、図２０（ｂ）に示すように、マスク（不図示）を用いて、炭化珪素をドライエッチングすることによって、所望の領域にトレンチ２３６とともにｎ＋ソース領域２１５を形成する。トレンチ２３６は、ｎ＋ソース領域２１５およびｐ型ボディ領域２１７を貫通し、ｎ−ドリフト層２１１に到達する凹部である。続いて、図２０（ｃ）に示すように、トレンチ２３６の側面を含む領域上に、炭化珪素を用いてエピタキシャル層２３２をエピタキシャル成長させる。なお、エピタキシャル層２３２は、不純物濃度が厚さ方向に変化する構造を有していてもよい。
次いで、図２１（ａ）に示すように、エピタキシャル層２３２をドライエッチングすることにより、チャネル層２２２が形成される。この後、チャネル層２２２の表面を熱酸化することにより、ゲート絶縁膜２１６を形成する。続いて、図２１（ｂ）に示すように、ゲート絶縁膜２１６の表面に、例えばリン（Ｐ）をドーピングした厚さ５００［ｎｍ］程度の多結晶シリコン膜２３３を堆積し、次いで、所望のパターンにドライエッチングすることによって、ゲート電極２１２を形成する。
次に、図２２（ａ）に示すように、ゲート電極２１２の表面に、例えば、厚さ１．５μｍ程度のＳｉＯ２層を堆積する。次いで、マスク（不図示）を用いたドライエッチングにより、層間絶縁膜２２７が形成され、同時に、ビアホール２３５が形成される。その後、図２２（ｂ）に示すように、例えば、厚さ５０［ｎｍ］程度のニッケル膜を、層間絶縁膜２２７上に形成し、次いで、エッチングによって、ビアホール２３５の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極２１３を形成する。なお、ｎ＋基板２１０の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させることにより、ドレイン電極２１４を形成する。
続いて、層間絶縁膜２２７およびビアホール２３５の上に、例えば、厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図１８に示したように、ソース配線２２６が得られる。最後に、半導体チップ端にゲート電極と接触するゲート配線を形成するとともに、ドレイン電極２１４の裏面に、ダイボンド用の裏面電極２２８として、例えば、Ｔｉ／Ｎｉ／Ａｇを堆積する。このようにして、図１８に示した半導体素子２０００Ａが得られる。
［第３の実施形態］
本実施形態では、スイッチ手段間に短絡電流がより流れにくい構成としたゲート駆動回路について説明する。
図２３（ａ）は本実施形態に係るゲート駆動回路の回路構成を示す図であり、図２３（ｂ）はスイッチング動作を行っているときのスイッチ手段の端子間電圧変動を示す図である。なお、図２３（ａ）中の構成には図１に図示に基づいた符号を付している。以下、主スイッチ手段についてのみ説明するが、整流用スイッチ手段においても同様に説明できる。
先ず、図２３（ａ），（ｂ）を参照しながら、スイッチ手段が行うスイッチング動作について、各スイッチ手段のゲート電極とソース電極間に存在するゲート容量（以下、単に各スイッチ手段のゲート容量と記載する。）の充放電に着目して説明する。
図２３（ｂ）に示すように、区間Ｘでは、直流電源ＤＣから供給される電力が各スイッチ手段のゲート容量に充電され、スイッチ手段の端子間電圧は漸増する。そして、端子間電圧が点線で示す閾値を超えたところで、スイッチ手段はオフからオンへのスイッチング動作を行う。その後もスイッチ手段の端子間電圧は上昇を続けるが、各スイッチ手段のゲート容量の充電が完了すると端子間電圧の上昇は止まる。
一方、区間Ｙでは、各スイッチ手段のゲート容量に充電された電力が放電され、スイッチ手段の端子間電圧は漸減する。そして、端子間電圧が点線で示す閾値以下になったところで、スイッチ手段はオンからオフへのスイッチング動作を行う。その後もスイッチ手段の端子間電圧は下降を続けるが、各スイッチ手段のゲート容量の放電が完了すると端子間電圧の下降は止まる。
図２３（ａ）に示すように、区間Ｘにおいて直流電源ＤＣからの電力が供給される経路上には、抵抗ｒｓｔ１が含まれる。また、区間Ｙにおいて各スイッチ手段のゲート容量からの放電が行われる経路上には、抵抗ｒｓｔ２が含まれる。したがって、抵抗ｒｓｔ１，ｒｓｔ２の抵抗値を変えることによって、区間Ｘおよび区間Ｙの長さを変えることができる。
したがって、オフからオンへの遷移時間をオンからオフへの遷移時間よりも長くすることで、スイッチ手段間に短絡電流が流れることを防止することができる。すなわち、抵抗ｒｓｔ１の抵抗値をｒｓｔ２の抵抗値よりも大きくすることによって、スイッチ手段間に短絡電流がより流れにくい構成とすることができる。なお、図２３に示すゲート駆動回路の構成は、第１および第２の実施形態の両方ともに適用可能であることは言うまでもない。
図２４は、本実施形態の構成を適用した場合に係る、スイッチ手段がスイッチング動作を行っているときの、スイッチ手段の端子間電圧変動とそのときのスイッチ手段の状態を対応させて示す図である。図２４（ａ）は主スイッチ手段、（ｂ）は整流用スイッチ手段をそれぞれ示している。図２４（ａ），（ｂ）の時刻（１）に示すように、（ａ）における端子間電圧の立ち上がり始めの時刻と、（ｂ）における端子間電圧の立ち下がり始めの時刻は一致している。また、時刻（２）においては、（ａ）における端子間電圧の立ち下がり始めの時刻と、（ｂ）における端子間電圧の立ち上がり始めの時刻は一致している。このように、立ち上がり始めの時刻と立ち下がり始め時刻が一致している場合は、ゲート駆動信号にデッドタイムが設けられていないこととする。また、本実施形態の構成を適用した場合には、主スイッチ手段と整流用スイッチ手段の両方のスイッチ手段がオフとなる期間Ｆ，Ｇが生じることとなる。しかしながら、第１および第２の実施形態に係る半導体素子を備えるスイッチ手段を用いた場合には、上記で説明したようにリカバリ電流がほとんど発生しないので、特許文献２に係る半導体素子を用いた場合に発生するような問題は招来しない。
［第４の実施形態］
ゲート駆動信号にデッドタイムを設けない構成とした結果、ゲート駆動回路の構成を簡略化することが可能となったことは既に述べたとおりである。本実施形態では、具体的に、構成を簡略化したゲート駆動回路を例示する。
図２５は、本実施形態に係るゲート駆動回路の回路構成を示す図である。なお、図２５中の構成には図１に図示に基づいた符号を付している。以下、主スイッチ手段についてのみ説明するが、整流用スイッチ手段においても同様に説明できる。
図２５（ａ）に示すゲート駆動回路ＧＤ１は、パルストランス２４０，パルス電流発生器２４１を備える。
パルストランス２４０は、パルス電流発生器２４１から出力されたパルス電流が印加される一次コイルＬＰ１，ゲート駆動信号ＳｇＭ１を主スイッチ手段Ｍ１のゲート電極に印加する第１の二次コイルＬＭ１，ゲート駆動信号ＳｇＲ１を整流用スイッチ手段Ｒ１のゲート電極に印加する第２の二次コイルＬＲ１からなる。
パルス電流発生器２４１からパルストランス２４０の一次コイルＬＰ１にパルス電流を流すことにより、二次コイルＬＭ１，ＬＲ１を介して主スイッチ手段，整流用スイッチ手段にゲート駆動信号ＳｇＭ１，ＳｇＲ１が供給される。また、第２の二次コイルＬＲ１の巻回方向を、第１の二次コイルＬＭ１の巻回方向とは逆にすることで、ゲート駆動信号ＳｇＭ１に対して波形が反転しているゲート駆動信号ＳｇＲ１を生成できる。
図２５（ｂ）は、構成を簡略化しつつ、スイッチ手段間に短絡電流がより流れにくい構成としたゲート駆動回路を示す図である。図２５（ｂ）に示すように、直流電源ＤＣからの電力が、各スイッチ手段のゲート容量に充電される経路上には、抵抗ｒｓｔ３が含まれる。一方、各スイッチ手段のゲート容量からの放電が行われる経路上には、抵抗が含まれない。このような回路構成にすることによって、オフからオンへの遷移時間をオンからオフへの遷移時間よりも長くでき、その結果、スイッチ手段間に短絡電流が流れることを防止することができる。
本実施形態に係るゲート駆動回路によれば、スイッチング動作のタイミングチャートなどを細かく設定する必要も無く、制御を簡略化できる。また、主スイッチ手段と整流用スイッチ手段とが直列接続されてなるアームに対し１つのゲート駆動回路を備えていれば、スイッチ手段に対する制御を行うことができ、その結果、コンバータの実装体積の縮小を図ることが可能となる。なお、図２５の各図に示すゲート駆動回路の構成は、第１および第２の実施形態の両方ともに適用可能であることは言うまでもない。
また、このような構成にした場合であっても、正常に降圧コンバータが動作することを実験により確認している。
［第５の実施形態］
上記の実施形態においては、降圧コンバータについて説明したが、本発明は降圧コンバータに限定されず、昇圧コンバータにも適用することが可能である。以下、その詳細を説明する。
図２６は、本実施形態に係る昇圧コンバータ５０４を備える負荷駆動システム５００の全体構成を示す図である。
負荷駆動システム５００は、直流電源ＤＣ，昇圧コンバータ５０４，インバータ５０１，三相交流モータ５０３，コントローラ５０５を備える。直流電源ＤＣ，インバータ５０１，三相交流モータ５０３，コントローラ５０５は、それぞれ、図１および図２に示す直流電源ＤＣ，インバータ１０１，三相交流モータ１０３，コントローラ１０５と同様の構成であるため、ここでは説明を省略し、昇圧コンバータ５０４の構成を中心に説明する。
昇圧コンバータ５０４は直流電源ＤＣの電圧を昇圧し、昇圧後の直流電圧をインバータ５０１に出力する。具体的には、昇圧コンバータ５０４は、主スイッチ手段Ｍ５，整流用スイッチ手段Ｒ５，平滑コンデンサ５０２，インダクタ５０６，ゲート駆動回路ＧＤ５を備える。
主スイッチ手段Ｍ５と整流用スイッチ手段Ｒ５は直列接続されており、各スイッチ手段は還流ダイオードＤＭ５，ＤＲ５を備える。これらのスイッチ手段Ｍ５，Ｒ５には、第１および第２の実施形態、およびその変形例に係る半導体素子のいずれかが用いられている。
ゲート駆動回路ＧＤ５はスイッチ手段Ｍ５，Ｒ５のゲート端子と接続されており、コントローラ５０５から出力されたＰＷＭ信号Ｐ１に基づき、スイッチ手段Ｍ５，Ｒ５に対するゲート駆動信号ＳｇＭ１，ＳｇＲ１を生成する。これらのゲート駆動信号ＳｇＭ１，ＳｇＲ１がスイッチ手段Ｍ５，Ｒ５のゲート端子に出力されることにより、スイッチ手段Ｍ５，Ｒ５のスイッチング動作が制御される。また、ゲート駆動回路ＧＤ５は、図２に示すゲート駆動回路ＧＤ１と同様の回路構成となっている。
本実施形態におけるインダクタ５０６に流れる電流波形、ゲート駆動信号ＳｇＭ１，ＳｇＲ１の電圧波形、ならびに、スイッチ手段Ｍ５，Ｒ５に流れる電流波形のタイミングチャートについては、第１の実施形態に係るタイミングチャート（図４，図８）と同様であるので、詳細な説明は省略する。図４，図８の各タイミングチャートにおいて、第１の実施形態に係る主スイッチ手段Ｍ１を主スイッチ手段Ｍ５と置き換え、第１の実施形態に係る整流用スイッチ手段Ｒ１を整流用スイッチ手段Ｒ５と置き換えることで、同様に説明することが可能である。
以上説明したように、第１および第２の実施形態における効果を、昇圧コンバータでも同様に得ることができる。さらに、第３および第４の実施形態を本実施形態に適用することも可能である。
［第６の実施形態］
本発明は、降圧コンバータや昇圧コンバータだけでなく、昇降圧コンバータにも適用することも可能である。
図２７は、本実施形態に係る昇降圧コンバータ６０４を備える負荷駆動システム６００の全体構成を示す図である。
負荷駆動システム６００は、直流電源ＤＣ，昇降圧コンバータ６０４，インバータ６０１，三相交流モータ６０３，コントローラ６０５を備える。直流電源ＤＣ，インバータ６０１，三相交流モータ６０３，コントローラ６０５は、それぞれ、図１および図２に示す直流電源ＤＣ，インバータ１０１，三相交流モータ１０３，コントローラ１０５と同様の構成である。
本実施形態に係る昇降圧コンバータ６０４は、直流電源ＤＣから三相交流モータ６０３へ電力を供給する場合には降圧動作を行い、三相交流モータ６０３から直流電源ＤＣへ電力を供給する場合(回転中の三相交流モータ６０３に生じた電力を直流電源ＤＣに充電するとき、例えば、回生ブレーキ時)には昇圧動作を行う。昇降圧コンバータ６０４は、第１のスイッチ手段ＳＷ１，第２のスイッチ手段ＳＷ２，平滑コンデンサ６０２，インダクタ６０６，ゲート駆動回路ＧＤ６を備える。
スイッチ手段ＳＷ１，ＳＷ２は直列接続されており、各スイッチ手段は還流ダイオードＤ６１，Ｄ６２を備える。これらのスイッチ手段ＳＷ１，ＳＷ２には、第１および第２の実施形態、およびその変形例に係る半導体素子のいずれかが用いられている。
ゲート駆動回路ＧＤ６は、コントローラ６０５から出力されたＰＷＭ信号Ｐ１に基づき、スイッチ手段ＳＷ１，ＳＷ２に対するゲート駆動信号ＳｇＭ１，ＳｇＲ１を生成する。これらのゲート駆動信号ＳｇＭ１，ＳｇＲ１により、スイッチ手段ＳＷ１，ＳＷ２のスイッチング動作が制御される。また、ゲート駆動回路ＧＤ６は、図２に示すゲート駆動回路ＧＤ１と同様の回路構成となっている。
昇降圧コンバータ６０４が降圧動作を行う場合は、スイッチ手段ＳＷ１が主スイッチ手段、スイッチ手段ＳＷ２が整流用スイッチ手段として機能する。一方、昇圧動作を行う場合は、スイッチ手段ＳＷ１が整流用スイッチ手段、スイッチ手段ＳＷ２が主スイッチ手段として機能する。
本実施形態におけるインダクタ６０６に流れる電流波形、ゲート駆動信号ＳｇＭ１，ＳｇＲ１の電圧波形、ならびに、スイッチ手段ＳＷ１，ＳＷ２に流れる電流波形のタイミングチャートについては、第１の実施形態に係るタイミングチャート（図４，図８）と同様に説明することが可能である。図４，図８の各タイミングチャートにおいて、第１の実施形態に係る主スイッチ手段Ｍ１が主スイッチ手段として機能している側のスイッチ手段に、第１の実施形態に係る整流用スイッチ手段Ｒ１が整流用スイッチ手として機能している側のスイッチ手段に、それぞれ相当する。
昇降圧コンバータにおいても、第１および第２の実施形態における効果を得ることができる。さらに、第３および第４の実施形態を本実施形態に適用することも可能である。
なお、本実施形態では、直流電源ＤＣから三相交流モータ６０３へ電力を供給する場合には降圧動作を行い、三相交流モータ６０３から直流電源ＤＣへ電力を供給する場合には昇圧動作を行う昇降圧コンバータの構成について例示した。本実施形態はこの例示限定されず、直流電源から三相交流モータへ電力を供給する場合には昇圧動作を行い、三相交流モータから直流電源へ電力を供給する場合には降圧動作を行う昇降圧コンバータにも適用することができる。
以上、第１〜第６の実施形態について説明したが、本発明はこれらの実施形態に限られない。例えば、以下のような変形例等が考えられる。
［変形例］
（１）第１の実施形態に記載のＳＢＤは、ｎ−ドリフト層に対してショットキー電極を形成しさえすれば、必要な特性が得られる。このため、ＳＢＤを形成する位置としては様々な位置が可能である。例えば、ｎ−ドリフト層に対して加工を施し、その位置にＳＢＤを形成することも可能である。また、必ずしも１つのＭＩＳＦＥＴ領域に対して、１つのＳＢＤが形成されている必要はなく、複数個のＭＩＳＦＥＴ領域に対して、１つのＳＢＤが形成されていることとしてもよい。
（２）第１の実施形態に記載のＳＢＤを還流ダイオードとして用いた場合は、ショットキー電極に用いる金属を適当に選べば、順方向の電圧降下をより低下させることができ、導通損失をより抑制することができる。
（３）上記実施形態では、ＭＩＳＦＥＴとは別に還流ダイオードを設けないこととしたが、チャネルダイオードの電流容量よりも要求される負荷電流が大きい場合には、還流ダイオード素子を別途設けることとしてもよい。この場合、負荷電流は、チャネルダイオードと別途に設けた還流ダイオード素子の両方を流れるため、還流ダイオード素子の電流容量は、従来の還流ダイオード素子の電流容量よりも小さくすることができる。このようにすると、還流ダイオードのチップ面積の縮小ならびにコストの低減が可能になる。
（４）本発明を実施するためのスイッチ手段の構成は、上記実施形態に係るものに限定されない。
（５）図１０，１１に示す半導体素子２０００では、チャネル層２２２がｎ−ドリフト層２１１の上面に形成する例を説明した。本発明はこの例に限定されず、チャネル層２２２の上面がｎ＋ソース領域２１５，ｐ型コンタクト領域２１８の上面と同一面上に存在する、すなわち、チャネル層２２２がｎ−ドリフト層２１１内に存在することとしてもよい。このような半導体素子は、例えば、ｐ型ボディ領域２１７を形成した後にチャネル層２２２を形成する工程，ｎ＋ソース領域２１５，ｐ型コンタクト領域２１８を形成する工程を順次実行することで製造できる。
（６）第１の実施形態では、第２の実施形態に係る半導体素子２０００が備えるようなチャネル層が形成されていない半導体素子１０００の構造を説明した。本発明はこれに限定されず、第１の実施形態に係る半導体素子１０００がチャネル層をする構造であるとしてもよい。この場合、チャネル層におけるｐ型ボディ領域１１７の上方に位置する領域がチャネル領域として機能する。
（７）本明細書においては、多数キャリアを電子、少数キャリアを正孔、請求の範囲に記載の第１導電型をｎ型、第２導電型をｐ型として説明したが、これと逆極性の場合、すなわち、多数キャリアを正孔、少数キャリアを電子、請求の範囲に記載の第１導電型をｐ型、第２導電型をｎ型とした場合であっても同様の原理で説明できる。
（８）本明細書において、コントローラは、例えば、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、マイクロコンピュータ等により実現される。また、ゲート駆動回路は、例えば、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）により実現される。
（９）各図は、本発明が理解できる程度に配置関係を概略的に示してあるに過ぎず、従って、本発明は図示例に限定されるものではない。また、図を分かり易くするために、一部省略した部分がある。
（１０）上記の実施形態および変形例は単なる好適例に過ぎず、何らこれに限定されない。また、これらの実施形態および変形例に挙げた構成を適宜好適に組み合わせることも可能である。
本発明は、例えば、小型化が要求されるコンバータへ好適に利用可能である。
１００、２００、５００、６００、９００ 負荷駆動システム
１０１、５０１、６０１、９０１ インバータ
１０２、５０２、６０２、９０２ 平滑コンデンサ
１０３、５０３、６０３、９０３ 三相交流モータ
１０４、２０４、９０４ 降圧コンバータ
１０５、５０５、６０５ コントロ−ラ
１０６、５０６、６０６、９０６ インダクタ
１１０、２１０、９１０ ｎ＋ＳｉＣ基板
１１１、２１１、９１１ ｎ−ドリフト層
１１２、２１２、９１２ ゲート電極
１１３、２１３、９１３ ソース電極
１１４、２１４、９１４ドレイン電極
１１５、２１５、９１５ ｎ＋ソース領域
１１６、２１６、９１６ ゲート絶縁膜
１１７、２１７、９１７ ｐ型ボディ領域
１１９ ショットキー電極
１２０ ショットキーバリアダイオード（ＳＢＤ）
１２１、２２１、９２１ ＪＦＥＴ領域
１４２ ＭＩＳＦＥＴ領域
１４３ ダイオード領域
１０００、２０００、２０００Ａ、９０００ 半導体素子
２１８ ｐ型コンタクト領域
２２２ チャネル層
２２３ チャネル領域
２２４ チャネルダイオードに逆方向電流が流れる経路
２２５、９２５ ボディダイオード
２２６ ソース配線
２２７ 層間絶縁膜
２２８ 裏面電極
２３０ マスク
２３１ Ａｌ、Ｂイオン
２３２ エピタキシャル層
２３３ 多結晶シリコン膜
２３４ ＳｉＯ２層
２３５ ビアホール
２３６ トレンチ
２３７ ｎ＋半導体層
２４０ パルストランス
２４１ パルス電流発生器
２４２ ＭＩＳＦＥＴ領域
５０４ 昇圧コンバータ
６０４ 昇降圧コンバータ
ＤＣ 直流電源
Ｍ１、Ｍ２、Ｍ５、Ｍ９ 主スイッチ手段
Ｒ１、Ｒ２、Ｒ５、Ｒ９ 整流用スイッチ手段
ＳＷ１、ＳＷ２ スイッチ手段
ＤＭ１、ＤＲ１、ＤＭ２、ＤＲ２、ＤＭ５、ＤＲ５、Ｄ６１、Ｄ６２、ＤＭ９、ＤＲ９ 還流ダイオード
ＧＤ１、ＧＤ２、ＧＤ５、ＧＤ６、ＧＤ９１、ＧＤ９２ ゲート駆動回路
ＩＭ１ 主スイッチ手段を順方向に流れる電流
ＩＲ１ 整流用スイッチ手段を逆方向に流れる電流
ＩＤ１ ダイオード領域を逆方向に流れる電流
ＤＴ１、ＤＴ２ デッドタイム
ＬＰ１ 一次コイル
ＬＭ１ 第１の二次コイル
ＬＲ１ 第２の二次コイル
ｒｓｔ１、ｒｓｔ２、ｒｓｔ３ 抵抗
Ｐ１ ＰＷＭ信号

Claims (14)

  1. スイッチング動作を制御するためのゲートを備えた第１のスイッチ手段と、
    スイッチング動作を制御するためのゲートを備えるとともに、前記第１のスイッチ手段と直列接続され、かつ、前記第１のスイッチ手段のスイッチング動作に同期してスイッチング動作を行う第２のスイッチ手段と、
    前記第１のスイッチ手段と前記第２のスイッチ手段のオン動作およびオフ動作を、パルス幅変調により制御するゲート駆動回路と、
    を備える同期整流型のコンバータであって、
    前記第１および第２のスイッチ手段は、
    オン動作時には順方向および逆方向の双方向に導通し、オフ動作時には順方向に導通しないチャネル領域と、
    前記逆方向のみに導通するユニポーラ型のダイオード領域と、を有し、
    前記ゲート駆動回路は、前記第１のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第２のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させ、かつ、前記第１のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第２のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させる、
    コンバータ。
  2. 前記ゲート駆動回路は、一の入力信号に基づき、前記第１のスイッチ手段を駆動するための第１の駆動信号と、前記第２のスイッチ手段を駆動するとともに前記第１の駆動信号に対して波形が反転している第２の駆動信号とを生成する、
    請求項１に記載のコンバータ。
  3. 前記ゲート駆動回路はパルストランスにより構成され、
    前記パルストランスは、
    前記入力信号が印加される一次コイルと、
    前記第１の駆動信号を前記第１のスイッチ手段に印加する第１の二次コイルと、
    前記第２の駆動信号を前記第２のスイッチ手段に印加する第２の二次コイルと、を備える、
    請求項２に記載のコンバータ。
  4. 前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量に充電することにより、当該スイッチ手段は前記オンへのスイッチング動作を行い、
    前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量から放電させることにより、当該スイッチ手段は前記オフへのスイッチング動作を行い、
    前記充電が行われる回路内にある第１の抵抗を、前記放電が行われる回路内にある第２の抵抗よりも大きくすることにより、前記各スイッチ手段における前記オフへのスイッチング動作を前記オンへのスイッチング動作より速くする、
    請求項１に記載のコンバータ。
  5. 前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量に充電することにより、当該スイッチ手段は前記オンへのスイッチング動作を行い、
    前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量から放電させることにより、当該スイッチ手段は前記オフへのスイッチング動作を行い、
    前記充電が行われる回路内および前記放電が行われる回路内には、それぞれダイオードが含まれ、
    前記充電が行われる回路内に、さらに、前記ダイオードに直列に接続された抵抗が含まれることにより、前記各スイッチ手段における前記オフへのスイッチング動作を前記オンへのスイッチング動作より速くする、
    請求項１に記載のコンバータ。
  6. 前記ダイオード領域は、前記各スイッチ手段を構成する半導体素子が備える半導体層、及び当該半導体層に接して配置されたショットキー電極を備える、
    請求項１に記載のコンバータ。
  7. 前記各スイッチ手段は、金属−絶縁体−半導体電界効果トランジスタである、
    請求項１に記載のコンバータ。
  8. 前記金属−絶縁体−半導体電界効果トランジスタは、さらに、ソース、およびドレインを備え、
    前記チャネル領域と前記ダイオード領域とが同一の領域であり、
    前記金属−絶縁体−半導体電界効果トランジスタの閾値電圧をＶｔｈとし、
    前記ソースの電位を基準とする前記ゲートの電位をＶｇｓとし、
    前記ソースの電位を基準とする前記ドレインの電位をＶｄｓとし、
    Ｖｇｓ≧Ｖｔｈ、かつ、Ｖｄｓ≧０である場合は、前記チャネル領域を介して前記ドレインから前記ソースへ向かって電流が流れ、
    Ｖｇｓ≧Ｖｔｈ、かつ、Ｖｄｓ＜０である場合は、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れ、
    Ｖｇｓ＜Ｖｔｈ、かつ、Ｖｄｓ≧０である場合は、前記ソースと前記ドレインは導通せず、
    ０≦Ｖｇｓ＜Ｖｔｈ、かつ、Ｖｄｓが所定の電圧よりも低い場合は、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れる、
    請求項７に記載のコンバータ。
  9. 前記前記金属−絶縁体−半導体電界効果トランジスタは、さらに、ボディダイオードを備え、
    ０≦Ｖｇｓ＜Ｖｔｈである場合に、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れる前記金属−絶縁体−半導体電界効果トランジスタの立ち上がり電圧の絶対値は、前記ボディダイオードの立ち上がり電圧の絶対値よりも小さい、
    請求項８に記載のコンバータ。
  10. 前記金属−絶縁体−半導体電界効果トランジスタは、金属−酸化物−半導体電界効果トランジスタである、
    請求項７に記載のコンバータ。
  11. 前記金属−絶縁体−半導体電界効果トランジスタは、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に配置された第１導電型のドリフト層と、
    前記ドリフト層上に配置された第２導電型のボディ領域と、
    前記ボディ領域と接する位置に配置された第１導電型のソース領域と、
    前記ドリフト層の少なくとも一部、前記ボディ領域、および前記ソース領域の少なくとも一部にそれぞれ接するように配置された第１導電型のチャネル層と、
    前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置された前記ゲートと、
    前記ソース領域上に配置されたソースと、
    前記半導体基板の主面側とは反対側の裏面に設けられたドレインと、を備える、
    請求項７に記載のコンバータ。
  12. 前記各スイッチ手段は、ワイドバンドギャップ半導体により構成されている、
    請求項１に記載のコンバータ。
  13. 前記各スイッチ手段は、定格電圧値が１００Ｖ以上、または、定格電流値が１０Ａ以上である、
    請求項１に記載のコンバータ。
  14. 前記パルス幅変調において、キャリア信号と正弦波形の制御指令信号との比較結果であるパルス幅変調信号に基づき、前記各スイッチ手段のスイッチング動作を制御する、
    請求項１に記載のコンバータ。
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