JP4892209B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体素子上に形成する耐熱性樹脂膜とその上に積層するエポキシ系樹脂化合物層とを有する半導体装置の製造方法に関する。具体的には、半田バンプや金バンプを用いるフリップチップ接続構造の半導体装置において、半導体素子の表面保護膜や応力緩和層等に好適に使用される耐熱性樹脂膜と、その上に積層するエポキシ系樹脂化合物層との接着性、特に高温高湿下に保持後の接着性を改善し、半導体装置の信頼性を向上させるために、プラズマを用いて耐熱性樹脂膜の表面を改質処理する半導体装置の製造方法に関する。
半導体素子の表面保護膜、パッケージ内多層配線の層間絶縁膜又は応力緩和層として、優れた電気特性、機械特性が要求される場合には、ポリイミド膜、ポリアミド膜、ポリアミドイミド膜、ポリベンゾキサゾール膜等の耐熱性樹脂膜が使用されている。近年、半導体素子の高集積化、パッケージの軽薄短小化、はんだリフローやバンプ技術による表面実装化への移行により、耐熱性樹脂膜と、その上に積層するエポキシ系樹脂化合物からなるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材との接着性に対する要求がますます高度化している。特に、熱サイクルを受けた後あるいは高温高湿環境下に保持された後であっても、熱サイクルを受ける前あるいは高温高湿環境下に保持される前の初期値と同等の接着性を有することが要求されている。耐熱性樹脂膜とエポキシ系樹脂化合物との接着性が不十分であると、製品寿命や歩留りが低下するなどの問題が発生することから、この対策として、耐熱性樹脂を用いた多層膜を形成する前に、耐熱性樹脂膜の表面を、酸素、フッ化炭化水素あるいはこれらの混合ガス、アルゴン等の不活性ガスを用いてプラズマ処理することが広く行われている。
特許文献１には、ポリイミド膜への酸素プラズマ処理により、異方性導電フィルムとの接着性を向上させる技術が開示されている。酸素プラズマにより、ポリイミド膜表面の有機汚染物を除去するとともに、表面に官能基を形成して、接合強度を向上させることができることが示されているが、熱サイクルを受けた後や高温高湿下に保持された後の接着性については検討されていない。また特許文献２には、低温プラズマ処理を施したポリイミド膜へ接着剤組成物を介して銅箔を積層一体化したフレキシブル印刷配線用基板が開示されており、低温プラズマ処理に用いるガス種は不活性ガスや酸素、一酸化炭素等のいずれを使用しても銅箔との接着性を向上させることが示されている。しかし、特許文献１と同様に、熱サイクルを受けた後や高温高湿下に保持された後の接着性については検討されていない。
さらに、非特許文献１には、種々のガスでプラズマ処理したポリイミド膜と金属膜との接着性が開示されている。上記の特許文献２と異なり、銅に対しては窒素ガスを用いた場合のみ効果があることが示されているが、高温高湿下での接着保持性に対する検討は行われていない。一方、非特許文献２には、ポリイミド膜同士の接着性に及ぼす種々のガスを用いたプラズマ処理の影響が開示されている。しかし、特許文献１及び２とは異なり、酸素プラズマ処理は初期値の接合強度にも効果がなく、高温高湿の加速試験（ＰＣＴ：pressure cooker test）後の接着性の改善効果も達成できないことが示されている。また、窒素プラズマ処理は、初期値の接合強度の向上効果は認められるが、高温高湿下に１００時間を超えて保持すると接合強度が急激に低下し、酸素＋四フッ化炭素の混合ガスを用いたプラズマ処理のみが、初期値の接合強度及び高温高湿下に長期間保持された後の接合強度の向上効果が認められることが記載されている。
このように、プラズマ処理を用いて耐熱性樹脂膜の接着性を改善する従来技術は、その上に積層される材料により、またプラズマ処理に使用するガス種により、大きく異なる結果が示されている。これは、近年の半導体装置に要求される耐熱性樹脂膜の接着性に対する高度な要求に対して、明確な指針を与えるに至っていない。加えて、プラズマ処理のガス種によっては、耐熱性樹脂膜表面に炭化層のような劣化層が形成されること、耐熱性樹脂膜表面の濡れ性が劣化すること、及びこれらに原因して、次工程で、作業性が低下し、欠陥が増加する等の問題が発生することが経験的に知られている。また、半導体装置で必須的に使用される耐熱性樹脂膜とその上に積層されるエポキシ系樹脂化合物等の接着材料の高温高湿下に保持された後の接着性は、全く検討されていない。したがって、従来技術で用いられたプラズマ処理を、今日のバンプ構造実装の半導体装置に対してそのまま適用することはできない。
特開２００３−７３８６２号 特開２００３−１６３４５１号 Polymer Preprint, Japan Vol.38, NO.11号, pp3708−3710(1989) 電子情報通信学会論文誌、C-II, Vol.J74-C-II, No.6, pp489-497(1991)
本発明は、従来技術が有する上記の課題に鑑み、半田バンプや金バンプを用いるフリップチップ接続に多用される耐熱性樹脂膜とその上に積層するエポキシ系樹脂化合物を有する半導体装置において、特に高温高湿下に長期間保持された後の接着性を改善し、半導体装置の信頼性を向上させるための半導体装置の製造方法、特に表面改質処理方法を提供することを目的とする。
本発明者らは、上記目的を達成するために鋭意研究した結果、従来のプラズマ処理による表面改質技術は、耐熱性樹脂膜の表面を疎水性にすることによる吸湿劣化の防止と物理的に凹凸を付与することによる接着性の改善を意図しており、このような表面改質メカニズムでは、高温高湿下に保持された後における耐熱性樹脂膜の接着性改善には限界があること、それに代わって、エポキシ系樹脂化合物を積層する工程の前に、半導体素子の製造装置中で窒素原子含有ガスを用いる追加的なプラズマ処理を行うことが、それ以前の工程におけるプラズマ処理によらず、耐熱性樹脂膜に化学的に安定な置換基を導入できること、及びこの化学的に安定な置換基が高温高湿下に保持された後における耐熱性樹脂膜の接着性改善に非常に大きな効果を発揮し、耐熱性樹脂膜表面の濡れ性も改善できることを知見して、本発明を完成するに至った。
すなわち本発明は、半導体素子上に形成する耐熱性樹脂膜とその上に積層するエポキシ系樹脂化合物層とを有する半導体装置において、エポキシ系樹脂化合物層を積層する耐熱性樹脂膜の表面を、窒素、アンモニア、ヒドラジンの少なくとも１種を含有する窒素原子含有ガスを用いてプラズマ処理を行うことを特徴とする半導体装置の製造方法である。
本発明においては、プラズマ処理を、上記窒素原子含有ガスと水素又は不活性ガスとを含む混合ガス中で、窒素原子含有ガスの比率が２０〜１００容量％であるガス中で行うことができる。また、半導体素子上に形成する耐熱性樹脂膜は、ポリイミド、ポリアミド、ポリアミドイミド、ポリベンゾキサゾール、ポリベンゾイミダゾール、ベンゾシクロブテン、又はこれらのコポリマーから選択される化合物を１種以上含む膜であることが好ましい。さらに、プラズマ処理を、半導体加工用に使用されるドライエッチング装置中で行うことが好ましく、ドライエッチング装置の系内の圧力が０．５Ｐａから常圧の範囲であることがより好ましい。さらに、本発明において、耐熱性樹脂膜上に積層するエポキシ系樹脂化合物層は、アンダーフィル材、フィルム材、接着材又は封止材であることが好ましい。
本発明の半導体装置の製造方法（表面改質処理方法）によれば、半導体素子の表面保護膜、パッケージ内多層配線の層間絶縁膜及び応力緩和層として使用される耐熱性樹脂膜に、エポキシ系樹脂化合物からなるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材を積層した場合に、これら積層接合部は、初期値の接合強度は勿論のこと、高温高湿環境下に長期に保存されても接着性が良好であり、長期に亘って信頼性の高い半導体装置を得ることができるという効果を奏する。また、耐熱性樹脂膜表面の濡れ性も改善できるので、耐熱性樹脂膜を形成した半導体の基板上に、エポキシ系樹脂化合物を積層する際の塗工性や積層性がよく、このため欠陥を減少できるという効果を奏する。
本発明が対象とする半導体装置の構造を、図１に一例として示す、耐熱性樹脂膜にエポキシ系樹脂アンダーフィル材を適用した半導体装置を参照しながら説明する。半導体素子１は通常シリコン等の基板、ウェハー上に公知の方法で形成され、その表面には表面保護、応力緩和、多層配線の絶縁を目的として単層または多層にポリイミド等の耐熱性樹脂膜２が形成されている。この耐熱性樹脂膜２には信号や電力を供給する電極が予め形成されており、その上に実装基板５との接続用に半田バンプ３が形成される。通常ここまでの工程はウェハーの状態で製造され、実装時には個片のダイに切り離され、実装基板５に位置合せ後リフロー炉等で接合する。しかるのちに半導体装置の信頼性向上や耐落下性向上を目的としてアンダーフィル材４を注入せしめ、硬化処理を行って実装基板と強固に接合する。本発明の窒素原子含有ガスによるプラズマ表面改質処理は例えば上記製造工程のバンプ形成後ウェハー状態で処理される。
本発明で使用する耐熱性樹脂は、例えば、一般式（１）
（式中、Ｒ１及びＲ２は芳香族環状基、脂肪族環状基又はそれらを含む鎖状の基を示す。）
で示される繰り返し単位を有するポリイミド化合物であり、ポリイミド、ポリアミド、ポリアミドイミド、ポリベンゾオキサゾール、ポリベンゾイミダゾール、ベンゾシクロブテン及びそれらのコポリマーなどがあげられる。また、ポリアミド、ポリイミド、ポリアミドイミド、ポリベンゾオキサゾール、ポリベンゾイミダゾール及びベンゾシクロブテンから選択される少なくとも１種のポリマーの前駆体も使用できる。この時、予め感光性処理されたポリイミド、ポリベンゾオキサゾールなどを用いることも可能である。市販されている耐熱性樹脂化合物として、日立化成デュポンマイクロシステムズ（株）製のＨＤ４０００シリーズ、ＨＤ８８００シリーズ、ＰＩＱシリーズ等があげられる。
本発明の耐熱性樹脂が感光性樹脂の場合、樹脂組成物は、たとえば回転塗布でシリコン基板上にスピンコートされ、ホットプレート上で溶媒を蒸散させてプリベーク膜を得る。得られたプリベーク膜に超高圧水銀灯を光源とする露光装置で、たとえば電極部を開口するために所定のマスクパターンの焼付けを行い、しかる後に現像液でパドルまたはスプレー現像を行ってレリーフパターンを得る。得られたパターン付き基板を窒素雰囲気のオーブン又はキュア炉で加熱処理を行うことにより環化反応させて、耐熱性樹脂膜を得る。次いで、得られた耐熱性樹脂膜上にスパッタリング法やメッキ法でＵＢＭ（アンダーバンプメタル）や再配線層となる金属膜を形成する。多層の半導体装置の場合は、再配線層を形成した後に、上記の耐熱性樹脂膜を繰り返し塗工し電極部を形成する。このようにして耐熱性樹脂膜表面に半田または金などを用いてバンプを形成し、後述するプラズマ処理を行い、たとえばフリップチップ法で基板に実装に供する。この際、半田バンプの場合は実装基板に接続後、その隙間にアンダーフィル材を注入、硬化する方法が一般的である。スタッドバンプ、Ｎｉ−Ａｕバンプ等ではバンプ形成後、後述するプラズマ処理を行ってから接着フィルムまたはペーストを介して実装基板に熱圧着する方法等が用いられている。
本発明において、耐熱性樹脂膜上に、エポキシ系樹脂化合物からなるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材を積層する場合、一分子内に２個以上のオキシラン環を有する化合物、即ちエポキシ系樹脂化合物であれば、特に限定されずに使用することができる。市販されているエポキシ系樹脂化合物として、ナミックス（株）製のＵ８４００シリーズや日立化成（株）製ＣＥＬ−Ｃ−３７００シリーズなどがあげられる。
アンダーフィル材、フィルム材、接着材、封止材等のパッケージ材は、液状やペースト状のものでも、フィルムや粉体などの固体上のものでもよく、これらは、塗布、貼付、封止などの公知の手法により積層することができる。
エポキシ系樹脂化合物は、たとえばアンダーフィル材の場合は実装基板とフリップチップの間に注入されたのち加熱硬化処理を行って、フィルム材の場合は耐熱性樹脂膜に圧着されたのちに加熱硬化処理を行って、耐熱性樹脂膜と強固に接合される。特にアンダーフィル材の場合は、接合される耐熱性樹脂膜の表面の濡れ性が悪いと、注入時間が長くなって作業性が低下し、ボイド発生による歩留りの低下や信頼性の低下が懸念される。加えて、半導体素子と実装基板との接着性が悪いと、たとえば金バンプ品では導通不良となり、半田バンプ品においても落下衝撃耐性が悪くなる等の問題が発生するので、耐熱性樹脂膜表面の濡れ性や、耐熱性樹脂膜とエポキシ系樹脂化合物との接着性は非常に重要である。
プラズマ処理に使用する装置としては、反応に使用するガスの供給部と排気部とを備えた一般的なプラズマ装置を使用することができるが、半導体の加工用に使用されるドライエッチング装置を用いることが好ましい。半導体加工用のドライエッチング装置を使用すると、半導体装置を個片に切り離さなくとも半導体装置製造ライン中で、基板のまま一貫処理が可能となる。プラズマ処理反応室の内部に耐熱性樹脂膜を成膜した基板を載置し、反応室内部または外部から電界を印加し、供給されたガスを低温で活性化して、表面処理を行う。
プラズマ処理に使用するガスは、窒素、アンモニア、ヒドラジンからなる群から選択される窒素原子を含有するガス種を少なくとも１種を含み、窒素又はアンモニアがより好ましい。また窒素原子を含有するガス種は、ヘリウムやアルゴン等の不活性ガスや水素を含むことができるが、本発明のプラズマ処理に用いるガス中の窒素原子を含有するガス種の比率は２０〜１００容量％であることが好ましい。なお、窒素原子を含有するガス種は、酸素やフッ化炭化水素を含有しないか、含有する場合は酸素やフッ化炭化水素の比率を５０％以下とすることが好ましい。
これらの窒素原子含有ガスを用いてプラズマ処理を行うと、耐熱性樹脂膜の表面にアミド（−ＮＨ−），アミン（−ＮＨ２）などの官能基が形成される（非特許文献１）。これらの官能基は、耐熱性樹脂膜同士の積層では、高温高湿下に保持された後の接着性を改善するに至らない（非特許文献１）。しかし、耐熱性樹脂膜上にエポキシ系樹脂化合物を積層する場合は、高温高湿下に保持された後の接着性を著しく改善する。これは、耐熱性樹脂膜の表面にプラズマ処理で形成されるアミド（−ＮＨ−），アミン（−ＮＨ２）などの官能基が、エポキシ系樹脂化合物のオキシラン環の繰り返し構造と強固な化学結合を形成すると考えられる。これが、耐熱性樹脂膜上にエポキシ系樹脂化合物を積層する場合に、優れた初期値の接合強度に加えて、水素結合では得られない高温高湿下に保持された後の接着性を確保できる理由であると考えられる。
プラズマ処理は、上記の窒素原子含有ガス、又は窒素原子含有ガスと不活性ガス若しくは水素ガスとの混合ガスを導入した後、圧力を一定に保ちながら高周波を印加して一定時間プラズマ放電を発生させる。系内のプロセス圧力は０．５Ｐａから常圧の範囲であり、好ましくは５０〜７００Ｐａである。プラズマ発生装置の形式、電源周波数、ガスの種類によって、適用できる圧力が変わるが、系内の圧力が上記範囲内にあると、プラズマ放電を維持することができ、表面改質処理を良好に行うことができる。処理時間は、０．１〜６０分であり、一枚ずつ処理する枚葉式装置の場合、好ましくは０．５分〜５分である。印加する電力、バイアス電圧、基板温度等その他の条件は公知の方法を用いることができるが、好ましくは良好な表面を維持するために、基板バイアス又は自己バイアス電圧を−２００Ｖ以下、基板温度を２００℃以下にすることが好ましい。
なお、本発明は、上記のように、窒素原子含有ガスでプラズマ処理を行うことにより、耐熱性樹脂膜の表面に接着性改善に寄与する官能基が形成させるものであるが、このとき、耐熱性樹脂膜表面の汚染物や劣化層の除去、表面の凹凸性改善等を目的として、たとえば、酸素、酸素／四フッ化炭素混合ガス等でまずプラズマ処理を行い、次いで、接着性改善に有効な官能基導入を目的として、本発明の窒素原子含有ガスでプラズマ処理を連続または非連続で行うことができる。なお、この際重要なことは、最終のプラズマ処理は、窒素原子含有ガスでプラズマ処理を行うことである。
本発明により耐熱性樹脂膜の表面改質処理がなされた半導体素子は、良好な表面を維持するため、清浄かつ低湿度な環境で保管し、好ましくは６ヶ月以内に、次工程で、本発明で使用するオキシラン環の繰り返し構造を有する化合物、すなわちエポキシ系樹脂化合物からなるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材を積層する。次工程までの放置時間が長かった場合でもそのまま積層することができるが、事前に再度窒素原子含有プラズマ処理を繰り返すか、あるいは吸着した水分を放出せしめるための加熱処理等を行うこともできる。ただし、酸素やフッ化炭化水素、不活性ガス等を用いてプラズマ処理を行ったままでは、本発明による表面に耐熱性樹脂膜表面に形成した官能基が消失するので、所期の性能が得られない。
積層に用いるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材は、液状やペースト状のものでも、フィルムや粉体などの固体上のものでもよく、塗布、貼付、封止などの公知の手法により積層処理することができる。
本発明の半導体装置の製造方法は、上記のとおり、窒素原子含有ガスでのプラズマ表面改質処理がなされた表面に、エポキシ系樹脂化合物からなるアンダーフィル材、フィルム材、接着材、封止材等のパッケージ材を積層処理する工程を除く工程は、半導体装置の製造方法に用いられる通常の方法を用いることができる。
以下、実施例により本発明を説明するが、かかる実施例の説明は本発明の例示であり、本発明の範囲を限定するものではない。なお、以下の実施例では、ポリイミド前駆体樹脂を硬化処理した後に、窒素原子含有ガスの存在下での高周波プラズマ処理による表面改質処理を行い、この上にエポキシ系樹脂アンダーフィル材を積層した例を示す。
（実施例１）
自己接着性のポリイミド前駆体樹脂ワニス（日立化成デュポンマイクロシステムズ（株）製ＨＤ４０００）を５インチシリコン基板上に約３ｇ滴下し、３８００回転３０秒でスピンコートした。ポリイミド前駆体樹脂ワニスを塗布したシリコン基板は８０℃と９０℃に保持したホットプレート上でそれぞれ１００秒加熱ベークして溶媒を蒸散せしめ、膜厚１０μｍのポリイミド前駆体塗膜を形成した。この基板を窒素雰囲気の炉体で３７５℃、６０分加熱して脱水縮合反応を行い、膜厚約５μｍのポリイミド樹脂膜付き基板を得た。表面改質処理は、初めに、実工程の残渣除去を想定して、得られたポリイミド樹脂膜付き基板を、日本真空（株）製のプラズマエッチング装置（ＣＳＥ−１１１０）を用いて、真空引きの後、８５％／１５％容量比の酸素／四フッ化メタン混合ガスを総流量２５ｃｃ／分で流しながら、系内圧力１０Ｐａ、高周波電力１００Ｗで２分間プラズマ処理を行い、混合ガスを排気した後、大気中に戻した。次いで、同装置を用いて、真空引きの後、窒素１００％容量比の窒素ガスを総流量２５ｃｃ／分で流しながら、系内圧力１０Ｐａ、高周波電力１００Ｗで２分間プラズマ処理を行った。ポリイミド樹脂膜付き基板は複数用意し、半数はプラズマ処理後のポリイミド膜表面の濡れ性測定に使用した。
濡れ性の評価は、協和界面科学（株）製ＣＡ−Ｄ型接触角計を用い、ポリイミド樹脂膜付き基板にシリンジを用いて純水を滴下し、接触角を求めた。半数はエポキシ系樹脂化合物からなるアンダーフィル材との接合強度測定を行うため、ダイヤモンドカッター付きダイサーにより１ｃｍ角に切り出し、同じく１ｃｍ角の型を基板上に置いて熱硬化型エポキシ系のアンダーフィル材（ナミックス（株）製８４３９−１）を充填し、８０℃のホットプレート上でプリベークをおこなった後、１５０℃のオーブンで６０分硬化処理を行い、型を外してサンプル片とした。サンプル片は複数個用意し、半数はさらに１３１℃、８５ＲＨ％の加温加湿試験機に１６８時間投入し、未処理のサンプルと共に接合強度試験機による接合強度と破壊モードの比較評価を行った。接合強度の測定にはＤａｇｅ社製Ｓｅｒｉｅｓ４０００接合強度試験機を用い、常温での接合強度（せん断破壊強度）の測定と拡大鏡を用いた目視検査で破壊モードの観察を行った。結果を表１に示す。
（実施例２）
実施例１と同様にして作製したプラズマ処理を終えたポリイミド樹脂膜付き基板を、室温大気中で６ヶ月放置したのち、実施例１と同様にして、サンプル片を作製し、接合強度の測定と破壊モードの観察を行った。結果を表１に示す。
（実施例３）
窒素ガスに代えて、窒素と水素３〜１０容量％の混合ガスであるフォーミングガス１００％容量比のガスを用いたことを除いて、実施例１と同様にしてプラズマ処理を行い、サンプル片を作製し、接合強度の測定と破壊モードの評価、及び濡れ性評価を行った。結果を表１に示す。
（比較例１）
実施例１と同様にして作製した膜厚約５μｍのポリイミド樹脂膜付き基板に、残渣処理のためのプラズマ処理及び窒素原子含有ガス中でのプラズマ処理を行うことなくサンプル片を作製し、このサンプル片について、実施例１と同様にして、接合強度の測定と破壊モードの評価、及び濡れ性評価を行った。結果を表１に示す。
（比較例２）
実施例１と同様にして作製した膜厚約５μｍのポリイミド樹脂膜付き基板に、残渣処理のためのプラズマ処理を行った後に、窒素原子含有ガスでプラズマ処理を行うことなくサンプル片を作製し、このサンプル片について、実施例１と同様にして、接合強度の測定と破壊モードの評価、及び濡れ性評価を行った。結果を表１に示す。
（比較例３）
実施例１と同様にして作製した膜厚約５μｍのポリイミド樹脂膜付き基板に、残渣除去のためのプラズマ処理を行ったのち、ヤマト科学製酸素プラズマ装置（型番ＰＣ１０１Ａ）を用いて、酸素１００％容量比の酸素ガスを流量１００ｃｃ／分で流しながら、系内圧力１３３Ｐａ、高周波電力４００Ｗで５分間プラズマ処理を行ったことを除いて、実施例１と同様にして、サンプル片を作製し、接合強度の測定と破壊モードの評価、及び濡れ性評価を行った。結果を表１に示す。
（比較例４）
実施例１と同様にして作製した膜厚約５μｍのポリイミド樹脂膜付き基板に、残渣除去のためのプラズマ処理を行ったのち、窒素ガスに代えて、四フッ化メタン１００％容量比の四フッ化メタンガスを用いたことを除いて、実施例１と同様にしてプラズマ処理を行い、サンプル片を作製し、接合強度の測定と破壊モードの評価、及び濡れ性評価を行った。結果を表１に示す。
表１に示すように、窒素ガス中でプラズマ処理を行った場合（実施例１）、１３１℃、８５Ｒｈ％の加湿加温加速試験の後でも、接合強度の低下が少なく、また、破壊モードは、全て積層したエポキシ系アンダーフィル材の凝集破壊であった。また、窒素ガスに代えて、窒素と水素の混合ガスであるフォーミングガスを用いた場合（実施例３）ても、１３１℃、８５Ｒｈ％の加湿加温加速試験後の破壊モードはエポキシ系樹脂アンダーフィル材の凝集破壊であった。ポリイミド膜表面の濡れ性については、窒素ガスでプラズマ処理を行った場合（実施例１）は、一般的に親水性処理として多用される酸素プラズマ処理（比較例３）と同等以上の濡れ性を示し、特に積層するエポキシ系樹脂化合物が液状やペースト状の場合に、プロセス時間を短縮することができるほか、ボイドの発生を抑えて、接着性の向上と合わせて歩留りや信頼性を著しく向上することが期待できる。なお、窒素ガス中でプラズマ処理を行い、６月間放置した場合（実施例２）も、初期値としての接合強度の低下は小さく、本発明のプラズマ処理はその効果を長期間維持できることがわかる。
一方、プラズマ処理を全く行わない場合（比較例１）や、残渣除去を目的とした四フッ化炭素と酸素の混合ガスによるプラズマ処理のみを行った場合（比較例２）、あるいは残渣除去後でも酸素や四フッ化炭素でプラズマ処理された場合（比較例３、４）は、初期値の接合強度は高位に保たれているが、１３１℃、８５Ｒｈ％の条件で加湿加温加速試験を行うと、接合強度が低下する。また破壊モードは、ポリイミド膜とアンダーフィル材との界面破壊を起こし、接合強度の低下を裏付けている。酸素プラズマ処理（比較例３）は、実施例１とほぼ同等の濡れ性を示したが、加湿加温加速試験後の接合強度の低下が大きい。また、四フッ化メタンによるプラズマ処理（比較例４）では、接触角が大きく、実施例１及び３に比較して濡れ性が著しく悪いことが観察された。このように、窒素原子含有ガスでプラズマ処理を行わない場合は、加湿加温加速試験後の接着性と濡れ性とを両立させることはできなかった。
本発明における半導体装置の構造の一例を示す図である。

Claims (7)

  1. 半導体素子上に形成する耐熱性樹脂膜とその上に積層するエポキシ系樹脂化合物とを有する半導体装置において、エポキシ系樹脂化合物層を積層する耐熱性樹脂膜の表面を、窒素、アンモニア、ヒドラジンの少なくとも1種を含有する窒素原子含有ガスを用いて、バイアス電圧の存在下、２００℃以下の基板温度でプラズマ処理を行うことを特徴とする半導体装置の製造方法であり、窒素原子含有ガスによるプラズマ処理の前に、耐熱性樹脂膜の表面を、酸素又は酸素／四フッ化炭素混合ガスを用いてプラズマ処理を行う工程、および窒素原子含有ガスによるプラズマ処理により、アミド（-NH-）またはアミン（-NH２）の官能基を耐熱性樹脂膜の表面に形成する工程を含有する、半導体装置の製造方法。
  2. 窒素原子含有ガスによるプラズマ処理を、窒素、アンモニア、ヒドラジンの少なくとも１種を含有する窒素原子含有ガスと水素又は不活性ガスとを含む混合ガス中で行う、請求項１記載の半導体装置の製造方法。
  3. 窒素原子含有ガスによるプラズマ処理を、窒素、アンモニア、ヒドラジンの少なくとも１種を含有する窒素原子含有ガスの比率が２０〜１００容量％であるガス中で行う、請求項１又は２記載の半導体装置の製造方法。
  4. 半導体素子上に形成する耐熱性樹脂膜が、ポリイミド、ポリアミド、ポリアミドイミド、ポリベンゾキサゾール、ポリベンゾイミダゾール、ベンゾシクロブテン、又はこれらのコポリマーから選択される化合物を１種以上含む膜である、請求項１〜３のいずれか１項記載の半導体装置の製造方法。
  5. 窒素原子含有ガスによるプラズマ処理を、半導体加工用に使用されるドライエッチング装置中で行う、請求項１〜４のいずれか１項記載の半導体装置の製造方法。
  6. ドライエッチング装置の系内の圧力が０．５Ｐａから常圧の範囲である、請求項５記載の半導体装置の製造方法。
  7. 耐熱性樹脂膜上に積層するエポキシ系樹脂化合物層が、アンダーフィル材、フィルム材、接着材又は封止材である、請求項１〜６のいずれか１項記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7938976B2 (en) * 2007-02-27 2011-05-10 International Business Machines Corporation Method of removing graphitic and/or fluorinated organic layers from the surface of a chip passivation layer having Si-containing compounds
US8796049B2 (en) * 2012-07-30 2014-08-05 International Business Machines Corporation Underfill adhesion measurements at a microscopic scale
CN104051284B (zh) * 2013-03-15 2017-05-24 环旭电子股份有限公司 电子封装结构以及其制造方法
JP6698647B2 (ja) * 2015-05-29 2020-05-27 リンテック株式会社 半導体装置の製造方法
CN104900548A (zh) * 2015-06-05 2015-09-09 华进半导体封装先导技术研发中心有限公司 低成本微凸点的制备工艺
JP2023062213A (ja) * 2020-03-23 2023-05-08 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法
CN113540058A (zh) * 2021-06-03 2021-10-22 华润微集成电路(无锡)有限公司 一种高耐压光耦封装产品及制作方法
CN116759389A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 模拟封装模块及其制备方法、芯片封装结构的制备方法
CN116759390A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 一种模拟芯片及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55104007A (en) 1979-02-01 1980-08-09 Kokoku Rubber Ind Adhesive anisotripic conductive substance and shorting member using same
JPS59158531A (ja) * 1983-02-28 1984-09-08 Sanken Electric Co Ltd 半導体素子の表面安定化法
JPS60262430A (ja) 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4971667A (en) * 1988-02-05 1990-11-20 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and apparatus
JP2664265B2 (ja) 1989-03-20 1997-10-15 株式会社日立製作所 金属／有機高分子合成樹脂複合体及びその製造方法
JPH03225993A (ja) 1990-01-31 1991-10-04 Hitachi Chem Co Ltd 配線板の製造法
US5522058A (en) * 1992-08-11 1996-05-28 Kabushiki Kaisha Toshiba Distributed shared-memory multiprocessor system with reduced traffic on shared bus
JPH0794540A (ja) * 1993-09-21 1995-04-07 Sony Corp 半導体装置の製造方法
EP0908825B1 (en) * 1997-10-10 2002-09-04 Bull S.A. A data-processing system with cc-NUMA (cache coherent, non-uniform memory access) architecture and remote access cache incorporated in local memory
JP3521721B2 (ja) 1997-12-25 2004-04-19 セイコーエプソン株式会社 電子部品の実装方法および装置
JP4239310B2 (ja) 1998-09-01 2009-03-18 ソニー株式会社 半導体装置の製造方法
US6605175B1 (en) * 1999-02-19 2003-08-12 Unaxis Balzers Aktiengesellschaft Process for manufacturing component parts, use of same, with air bearing supported workpieces and vacuum processing chamber
US6338123B2 (en) * 1999-03-31 2002-01-08 International Business Machines Corporation Complete and concise remote (CCR) directory
JP3365554B2 (ja) * 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
US20020137360A1 (en) 2001-03-22 2002-09-26 Cheng-Yuan Tsai Method for stabilizing low dielectric constant layer
JP2003049937A (ja) * 2001-08-07 2003-02-21 Aisin Aw Co Ltd 自動変速機の油圧制御装置
JP4460803B2 (ja) 2001-09-05 2010-05-12 パナソニック株式会社 基板表面処理方法
JP2003145674A (ja) * 2001-11-08 2003-05-20 Learonal Japan Inc 樹脂複合材料の形成方法
JP2003163451A (ja) * 2001-11-27 2003-06-06 Shin Etsu Chem Co Ltd フレキシブル印刷配線用基板
US6973544B2 (en) * 2002-01-09 2005-12-06 International Business Machines Corporation Method and apparatus of using global snooping to provide cache coherence to distributed computer nodes in a single coherent system
KR100650714B1 (ko) 2003-06-16 2006-11-27 주식회사 하이닉스반도체 반도체소자의 저유전체막 형성방법
JP2005183599A (ja) 2003-12-18 2005-07-07 Mitsubishi Gas Chem Co Inc Ｂステージ樹脂組成物シートおよびこれを用いたフリップチップ搭載用プリント配線板の製造方法。
JP4119380B2 (ja) * 2004-02-19 2008-07-16 株式会社日立製作所 マルチプロセッサシステム
JP2006005302A (ja) 2004-06-21 2006-01-05 Matsushita Electric Ind Co Ltd フレキシブル基板およびその製造方法
JP4513532B2 (ja) 2004-12-01 2010-07-28 セイコーエプソン株式会社 半導体装置の製造方法
US20060128165A1 (en) * 2004-12-13 2006-06-15 3M Innovative Properties Company Method for patterning surface modification
JP4691417B2 (ja) 2005-08-22 2011-06-01 日立化成デュポンマイクロシステムズ株式会社 回路接続構造体及びその製造方法及び回路接続構造体用の半導体基板

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