JP4709325B2 - 配線板及びその製造方法 - Google Patents

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Description

本発明は、ＩＣチップ等の電子部品が内部に配置された配線板及びその製造方法に関する。
特許文献１又は特許文献２には、基板に形成されたキャビティ（スペース）に電子部品を収容し、電子部品とキャビティの壁面との隙間を絶縁材で埋めて、基板上及び電子部品上に層間絶縁層を形成した配線板が開示されている。
日本国特許出願公開２００１−３１３４６７号公報 日本国特許出願公開２００７−２５８５４１号公報
特許文献１に記載される配線板では、絶縁材でキャビティの隙間を埋めた後、層間絶縁層を形成する。この場合、キャビティの隙間を埋める工程と、層間絶縁層を形成する工程とを、別々に行うため、製造工程が煩雑になると考えられる。このため、各工程において、薄くて割れ易い部品に不要な外力が加わるおそれがあり、部品の性能劣化などが懸念される。
一方、特許文献２に記載される配線板では、層間絶縁層でキャビティの隙間を埋める。したがって、キャビティの隙間を埋める絶縁材と層間絶縁層とが互いに同一の材料で形成されると考えられる。この場合、層間絶縁層とその上に形成される導体パターンとの密着性を考慮して、層間絶縁層の材質が決定されると推察される。通常、無機フィラー等の補強材の添加量が多くなるほど、層間絶縁層と導体パターンとの密着性は低下する。このため、補強材の添加量が制限され、層間絶縁層の材料としてＣＴＥ（Coefficient of Thermal Expansion）の小さな材料を使用することは困難になると考えられる。その結果、キャビティの隙間を埋める絶縁材のＣＴＥが大きくなることにより、キャビティの隙間を埋める絶縁材と電子部品とのＣＴＥミスマッチが生じると予想される。この配線板では、ＣＴＥミスマッチに起因して、使用環境におけるヒートサイクルにおいて、電子部品と絶縁材との界面におけるデラミネーションや、電子部品の端子付近において接続不良等が生じることが懸念される。なお、電子部品の主材料は、一般に、シリコン又はセラミック等であることが多い。
本発明は、上記実情に鑑みてなされたものであり、応力に起因した配線板の性能低下を抑制することのできる配線板、及びその配線板を簡易な工程で製造することのできる製造方法を提供することを目的とする。また、配線板のファインピッチ化を図ることを他の目的とする。また、接続信頼性等に関して配線板の品質を高めることを他の目的とする。
本発明の第１の観点に係る配線板は、表裏面の一方を第１面、他方を第２面とする基板と、前記基板の内部に配置された電子部品と、前記基板の前記第１面側に、第１の下層側絶縁層と第１の上層側絶縁層とを有する第１の絶縁層を介して配置される第１の導体層と、を有する配線板であって、前記第１の下層側絶縁層と前記第１の上層側絶縁層とは互いに異なる材料からなり、前記第１の下層側絶縁層は、前記基板の第１面上及び前記電子部品上に配置され、前記第１の下層側絶縁層を構成する材料が前記基板と前記電子部品との隙間に充填され、前記第１の下層側絶縁層の熱膨張係数は、前記第１の上層側絶縁層の熱膨張係数よりも小さくなっており、前記第１の下層側絶縁層の厚さは、前記第１の上層側絶縁層の厚さよりも小さくなっており、前記基板の前記第１面側の面に導体層が形成されており、それら基板及び導体層がコア基板を構成し、前記電子部品は、前記第１面側の面に接続端子を有し、前記電子部品の近傍において、前記第１の導体層と前記電子部品の前記接続端子との間、及び、前記第１の導体層と前記コア基板を構成する前記導体層との間が、少なくとも前記第１の下層側絶縁層と前記第１の上層側絶縁層との２層を貫通するフィルドバイアによって電気的に接続され、前記基板と前記電子部品との隙間において、前記第１の下層側絶縁層の前記第１面側の面には窪みが形成され、前記第１の上層側絶縁層が、前記第１の下層側絶縁層の前記窪みに入り込んでいる。
なお、「基板の内部に配置」には、電子部品の全体が基板内部に完全に埋め込まれる場合のほか、基板に形成された凹部に電子部品の一部のみが配置される場合なども含む。要は、電子部品の少なくとも一部が基板の内部に配置されれば足りる。
材料が「異なる」ことには、異なる元素で構成されることのほか、構成元素の含有量比（組成）、又は無機フィラー等の添加剤の添加量が異なることなども含まれる。
本発明の第２の観点に係る配線板の製造方法は、表裏面の一方を第１面、他方を第２面とする基板を用意することと、前記基板の前記第１面上に、前記基板と共にコア基板を構成する導体層を形成することと、前記基板の内部に、前記第１面側の面に接続端子を有する電子部品を配置することと、前記基板の前記第１面上に下層側絶縁層を形成することと、前記基板と前記電子部品との隙間において、前記下層側絶縁層の前記第１面側の面に窪みが形成されるように、該隙間に、前記下層側絶縁層を構成する材料を充填することと、前記下層側絶縁層の前記窪みに入り込むように、前記下層側絶縁層の前記第１面側の面に、前記下層側絶縁層の熱膨張係数よりも大きい熱膨張係数の材料からなり、且つ、前記下層側絶縁層よりも厚い上層側絶縁層を形成することと、前記上層側絶縁層の前記第１面側の面に導体層を形成することと、前記電子部品の近傍において、前記第１の導体層と前記電子部品の前記接続端子との間、及び、前記第１の導体層と前記コア基板を構成する前記導体層との間を、少なくとも前記下層側絶縁層と前記上層側絶縁層との２層を貫通するフィルドバイアによって電気的に接続することと、を含む。
本発明によれば、応力に起因した配線板の性能低下を抑制することができる。また、そうした配線板を簡易な工程で製造することができる。
本発明の実施形態に係る配線板の断面図である。 図１の一部拡大図である。 シミュレーションに用いる試料の第１の構造を示す図である。 シミュレーションに用いる試料の第２の構造を示す図である。 第１のシミュレーション結果を示す図である。 第２のシミュレーション結果を示す図である。 本実施形態に係る配線板のコア基板を製造する第１工程を説明するための図である。 本実施形態に係る配線板のコア基板を製造する第２工程を説明するための図である。 本実施形態に係る配線板のコア基板を製造する第３工程を説明するための図である。 本実施形態に係る配線板のコア基板を製造する第４工程を説明するための図である。 コア基板の内部に電子部品を配置する第１工程を説明するための図である。 コア基板の内部に電子部品を配置する第２工程を説明するための図である。 コア基板の内部に電子部品を配置する第３工程を説明するための図である。 コア基板の両面に第１層目の層間絶縁層を形成する第１工程を説明するための図である。 コア基板の両面に第１層目の層間絶縁層を形成する第２工程を説明するための図である。 コア基板の両面に第１層目の層間絶縁層を形成する第３工程を説明するための図である。 第１層目の層間絶縁層にバイアホールを形成する工程を説明するための図である。 第１層目の層間絶縁層上に第１層目の導体層を形成する工程を説明するための図である。 コア基板の両面に第２、第３層目の層間絶縁層を形成する工程を説明するための図である。 コア基板の両面にソルダーレジスト層を形成する工程を説明するための図である。 第１面側及び第２面側の第１層目の層間絶縁層が、それぞれ複数の層から構成される配線板の例を示す図である。 第１層目の層間絶縁層が３層以上の層から構成される配線板の例を示す図である。 電子部品の表裏面のうち接続端子が形成されない側の面に低ＣＴＥの絶縁層が配置される配線板の例を示す図である。 コンフォーマルバイアを有する配線板の例を示す図である。 複数の電子部品を内蔵する配線板の例を示す図である。
以下、本発明の実施形態に係る配線板及びその製造方法について、図面を参照して説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向（又はコア基板の厚み方向）に相当する配線板の積層方向を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（配線板の主面に平行な方向）を指す。配線板の主面は、Ｘ−Ｙ平面となる。以下、相反する積層方向を向いた２つの主面を、第１面（矢印Ｚ１側の面）、第２面（矢印Ｚ２側の面）という。また、積層方向において、コア（基板１０１）に近い側を下層（又は内層側）、コアから遠い側を上層（又は外層側）という。
本実施形態の配線板１０は、図１に示すように、コア基板となる配線板１００と、電子部品２００と、外部接続端子３１ｂ、３２ｂと、を備える。配線板１０は、矩形板状の多層プリント配線板である。
配線板１００は、基板１０１と、スルーホール１０１ａと、導体膜（スルーホール導体）１０１ｂと、配線層１０２ａ及び１０２ｂと、から構成される。基板１０１の第２面側には、層間絶縁層としての絶縁層１１、１３、１５と、導体パターンとしての配線層２１、２３、２５と、が積層される。基板１０１の第１面側には、層間絶縁層としての絶縁層１２、１４、１６と、導体パターンとしての配線層２２、２４、２６と、が積層される。
基板１０１は、例えばエポキシ樹脂からなる。エポキシ樹脂は、例えば樹脂含浸処理により、ガラス繊維やアラミド繊維等の補強材（添加剤）を含んでいることが好ましい。補強材は、主材料（エポキシ樹脂）よりも熱膨張率の小さい材料である。基板１０１の厚さは、例えば１１０μｍである。なお、基板１０１の形状や、厚さ、材料等は、用途等に応じて変更可能である。
基板１０１は、スルーホール１０１ａを有する。スルーホール１０１ａの壁面には、導体膜１０１ｂが形成される。さらに、基板１０１は、電子部品２００の外形に対応した形状のスペースＲ１００を有する。
電子部品２００は、スペースＲ１００に配置される。電子部品２００は、例えばシリコン基板上に所定の回路が集積されたＩＣチップである。電子部品２００の表層部は例えば低誘電率（Low-k）材料からなる。電子部品２００の基板の厚さは、例えば１４０μｍである。電子部品２００は、第１面に複数のパッド２００ａを有し、第２面にはパッドを有さない。パッド２００ａの各々は、例えば銅からなる。電子部品２００は、パッド２００ａと電気的に接続される引き出し配線２００ｂも有する。パッド２００ａ、引き出し配線２００ｂの厚さは、それぞれ例えば１０μｍである。引き出し配線２００ｂの表面は、粗面になっている。なお、ここでいうＩＣチップには、ウエハの状態で、保護膜や端子等の形成、さらには再配線などを行い、その後個片化した、いわゆるウエハ・レベルＣＳＰも含まれる。また、電子部品２００は、例えば両面（第１面及び第２面）にそれぞれパッド２００ａを有するものであってもよい。パッド２００ａ、引き出し配線２００ｂの形状や、厚さ、材料等は、用途等に応じて変更可能である。例えばパッド２００ａがアルミニウムからなってもよい。本実施形態では、配線板１０が電子部品２００を内蔵する。このため、表面の実装領域に他の電子部品等を実装することが可能となる。その結果、高機能化等も可能になる。
基板１０１の両面（第２面、第１面）には、それぞれ配線層１０２ａ、１０２ｂが形成される。配線層１０２ａと配線層１０２ｂとは、スルーホール１０１ａの壁面に形成された導体膜１０１ｂを介して、互いに電気的に接続される。配線層１０２ａ、１０２ｂの厚さは、例えば２０μｍである。
基板１０１及び電子部品２００の第２面には、絶縁層１１、配線層２１、絶縁層１３、配線層２３、絶縁層１５、配線層２５、が順に積層される。絶縁層１１、１３、１５の厚さは、それぞれ例えば２５μｍである。配線層２１、２３、２５の厚さは、それぞれ例えば１５μｍである。
絶縁層１１は、電子部品２００の第２面及び配線層１０２ａの表面を覆うように形成される。絶縁層１１、１３、１５の所定の箇所には、それぞれテーパ状（例えば円錐状）のバイアホール１１ａ、１３ａ、１５ａが形成される。そして、バイアホール１１ａ、１３ａ、１５ａには、それぞれ導体１１ｂ、１３ｂ、１５ｂが充填され、その各々が、フィルドバイアを構成する。このフィルドバイアは、配線層２１、２３、２５を相互に電気的に接続する。具体的には、導体１１ｂが、配線層１０２ａと配線層２１とを接続し、導体１３ｂが、配線層２１と配線層２３とを接続し、導体１５ｂが、配線層２３と配線層２５とを接続する。
一方、基板１０１及び電子部品２００の第１面には、絶縁層１２、配線層２２、絶縁層１４、配線層２４、絶縁層１６、配線層２６、が順に積層される。絶縁層１２の厚さは例えば４５μｍである。絶縁層１４、１６の厚さは、それぞれ例えば２５μｍである。配線層２２、２４、２６の厚さは、それぞれ例えば１５μｍである。
絶縁層１２は、電子部品２００の第１面及び配線層１０２ｂの表面を覆うように形成される。絶縁層１２、１４、１６の所定の箇所には、それぞれテーパ状（例えば円錐状）のバイアホール１２ａ、１４ａ、１６ａが形成される。そして、バイアホール１２ａ、１４ａ、１６ａには、それぞれ導体１２ｂ、１４ｂ、１６ｂが充填され、その各々が、フィルドバイアを構成する。このフィルドバイアは、配線層２２、２４、２６を相互に電気的に接続する。具体的には、導体１２ｂが、配線層１０２ｂと配線層２２とを接続し、導体１４ｂが、配線層２２と配線層２４とを接続し、導体１６ｂが、配線層２４と配線層２６とを接続する。その結果、電子部品２００のパッド２００ａ（接続端子）と配線層２２（導体パターン）とが、絶縁層１２（第１の絶縁層）を貫通するバイアホール１２ａ及びその内側の導体１２ｂを介して電気的に接続される。
ここで、絶縁層１２は、絶縁層１２１と、絶縁層１２２と、から構成される。すなわち、配線層２２、２４、２６のうち基板１０１からみて最も下層に位置する配線層２２（第１の導体層）と基板１０１との間には、絶縁層１２１及び１２２が含まれる。このように絶縁層１２が絶縁層１２１及び１２２の複数層（２層）から構成されることで、外部からの衝撃や熱応力により外部接続端子３２ｂ付近でクラックが発生しても、絶縁層１２１と絶縁層１２２との間に形成される接続界面でクラックの進行が止まり又は抑制され、そのクラックが電子部品２００まで達しにくくなると考えられる。その結果、電子部品２００が低誘電率（Low-k）材料等の脆い材料を含む場合においても、電子部品２００の故障は生じにくくなると考えられる。
絶縁層１２１と絶縁層１２２とは、互いに異なる材料からなる。具体的には、絶縁層１２１の無機フィラーの含有量は、絶縁層１２２の無機フィラーの含有量よりも大きい。具体的には、絶縁層１２１の無機フィラーの含有量は例えば５０wt％である。一方、絶縁層１２２の無機フィラーの含有量は例えば３８wt％である。これにより、絶縁層１２１の熱膨張係数（ＣＴＥ）は、絶縁層１２２の熱膨張係数（ＣＴＥ）よりも小さくなる。絶縁層１２１のＣＴＥは、例えば１６〜１９ppm／℃である。絶縁層１２２のＣＴＥは、例えば４６ppm／℃である。絶縁層１２（第１の絶縁層）のうち最も上層に位置する絶縁層１２２の材料は、絶縁層１１（第２の絶縁層）と同じである。
絶縁層１２２の厚さは、絶縁層１２１の厚さよりも大きい。具体的には、絶縁層１２１の厚さは例えば２０μｍである。一方、絶縁層１２２の厚さは例えば２５μｍである。絶縁層１２２の厚さは、絶縁層１１と同じである。
電子部品２００は、絶縁層１１及び１２により周囲を完全に覆われている。電子部品２００と基板１０１との境界部（隙間Ｒ１０１）には、第１面側の絶縁層１２（第１の絶縁層）のうち最も下層に位置する絶縁層１２１（第１の下層側絶縁層）を構成する材料（例えば樹脂）が充填される。これにより、電子部品２００が、絶縁層１１及び１２で保護されるとともに、所定の位置に固定される。また、スルーホール１０１ａにも、絶縁層１２１を構成する材料が充填される。その結果、導体膜（スルーホール導体）１０１ｂの接続信頼性が向上する。
電子部品２００と基板１０１との隙間Ｒ１０１においては、図２（図１中の領域Ｒ１の拡大図）に示すように、絶縁層１２１の第１面に窪み１２１ａが形成され、絶縁層１２（第１の絶縁層）のうち絶縁層１２１の上層に配置される絶縁層１２２が窪み１２１ａに入り込んでいる。これにより、隙間Ｒ１０１の直上領域であっても、研磨等による整面化工程を経ることなく、絶縁層１２２の第１面は平坦化される。そのため、絶縁層１２２（絶縁層１２）の表面に、ファインパターンの形成や、均一な高さを有する外部接続端子３２ｂの形成が可能になる。こうした積層形態は、スルーホール１０１ａにおいても概ね同様である。
絶縁層１１〜１６の各々は、例えば硬化したプリプレグからなる。このプリプレグとしては、例えばガラス繊維又はアラミド繊維等の基材に、エポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）等の樹脂を含浸させたものを用いる。絶縁層１１〜１６の各々は、添加剤としてのフィラーを含有する。
配線層２１〜２６及び導体１１ｂ〜１６ｂの各々は、例えば銅のめっき皮膜からなる。このため、電子部品２００と配線層２２との接続部分の信頼性は高い。
絶縁層１１〜１６、配線層２１〜２６、導体１１ｂ〜１６ｂの各々の形状や材料等は、上記のものに限定されず、用途等に応じて変更可能である。例えば配線層２１〜２６又は導体１１ｂ〜１６ｂの材料として、銅以外の金属を用いてもよい。また、絶縁層１１〜１６の材料としては、プリプレグに代えて、液状又はフィルム状の熱硬化性樹脂や熱可塑性樹脂、さらにはＲＣＦ（Resin Coated copper Foil）を用いることもできる。ここで、熱硬化性樹脂としては、例えばエポキシ樹脂、イミド樹脂（ポリイミド）、ＢＴ樹脂、アリル化フェニレンエーテル樹脂、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂には、添加剤として、硬化剤、安定剤などを含有させることもできる。
絶縁層１５の第２面には、開口部３１ａを有するソルダーレジスト層３１が形成される。また、絶縁層１６の第１面には、開口部３２ａを有するソルダーレジスト層３２が形成される。開口部３１ａ、３２ａには、それぞれ配線層２５、２６が露出する。ソルダーレジスト層３１及び３２の各々は、例えばアクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、又は紫外線硬化型の樹脂等からなる。配線層２５、２６上のソルダーレジスト層３１、３２の厚さは、それぞれ例えば１５μｍである。
開口部３１ａ、３２ａには、それぞれ例えば半田からなる外部接続端子３１ｂ、３２ｂが形成される。外部接続端子３１ｂ及び３２ｂは、それぞれ開口部３１ａ、３２ａに露出した配線層２５、２６に載置される。これにより、外部接続端子３１ｂ、３２ｂと配線層２５、２６とが互いに電気的に接続される。
本実施形態では、絶縁層１２を構成する絶縁層１２１と絶縁層１２２とが互いに異なる材料からなることで、絶縁層１２１と絶縁層１２２とが異なる特性を持つ。具体的には、絶縁層１２２の無機フィラーの含有量を低く抑えることにより絶縁層１２２のＣＴＥを高く維持し、絶縁層１２１の無機フィラーの含有量を大きくすることにより絶縁層１２１を低ＣＴＥ化する。絶縁層１２２のＣＴＥが高く維持されることで、絶縁層１２２（絶縁層１２）と配線層２２との間で良好な密着性が得られる。その結果、配線板１０の電気特性に関して高い信頼性が得られる。また、絶縁層１２１が低ＣＴＥ化されることで、電子部品２００と基板１０１との隙間Ｒ１０１における電子部品２００と絶縁材（絶縁層１２１を構成する材料）とのＣＴＥミスマッチが解消される。これにより、電子部品２００との界面における絶縁材のデラミネーションが抑制される。
さらに、低ＣＴＥの絶縁層１２１は、電子部品２００のパッド２００ａ（接続端子）が形成される第１面側に配置される。このため、使用環境におけるヒートサイクルにおいて電子部品２００の接続端子（パッド２００ａ）付近の接続不良が抑制される。
以下、上記効果に関するシミュレーション結果について、図３Ａ〜図５を参照して説明する。測定者は、図３Ａ、図３Ｂに示す構造を有する試料Ｌｅｇ１〜Ｌｅｇ６についてシミュレーションを実行した。
試料Ｌｅｇ５、Ｌｅｇ６の各々は、図３Ａに示すように、６層構造の配線板１０を２層構造に簡素化したものである。試料Ｌｅｇ５、Ｌｅｇ６では、絶縁層１３〜１６、開口部３１ａ、３２ａ、外部接続端子３１ｂ、３２ｂが形成されていない。また、各層の厚さが配線板１０と異なる。具体的には、電子部品２００の基板の厚さは１４０μｍである。パッド２００ａ、引き出し配線２００ｂの厚さは、それぞれ１０μｍである。基板１０１の厚さは１１０μｍである。配線層１０２ａ、１０２ｂの厚さは２０μｍである。絶縁層１１の厚さは３０μｍである。絶縁層１２１の厚さは１０μｍである。絶縁層１２２の厚さは２０μｍである。配線層２１、２２の厚さは、それぞれ１５μｍである。ソルダーレジスト層３１、３２の厚さは、それぞれ例えば１５μｍである。
一方、試料Ｌｅｇ１〜Ｌｅｇ４も、試料Ｌｅｇ５、Ｌｅｇ６と同様の構造を有する。ただし、試料Ｌｅｇ１〜Ｌｅｇ４では、図３Ｂに示すように、絶縁層１２が単一の材料からなる。
試料Ｌｅｇ１では、絶縁層１１、１２の各々のＣＴＥが４６ppm／℃である。試料Ｌｅｇ２では、絶縁層１１、１２の各々のＣＴＥが３０ppm／℃である。試料Ｌｅｇ３では、絶縁層１１、１２の各々のＣＴＥが１９ppm／℃である。試料Ｌｅｇ４では、絶縁層１１、１２の各々のＣＴＥが１６ppm／℃である。試料Ｌｅｇ５では、絶縁層１１、１２２の各々のＣＴＥが４６ppm／℃であり、絶縁層１２１のＣＴＥが１９ppm／℃である。試料Ｌｅｇ６では、絶縁層１１、１２２の各々のＣＴＥが４６ppm／℃であり、絶縁層１２１のＣＴＥが１６ppm／℃である。
シミュレーションの測定者は、温度が１８０ｄｅｇＣから−４０ｄｅｇＣになるまで上記試料Ｌｅｇ１〜Ｌｅｇ６を冷却したときの応力を測定した。この際、サブモデリング手法により、パッケージ全体の解析と詳細部（図３Ａ、図３Ｂ）との各々について、応力の計算を行った。なお、サブモデリング手法とは、大まかなモデル（フルモデル）で解析した結果を、細部まで作り込んだモデル（サブモデル）に与えることで、詳細なモデルについて全体の挙動を考慮した解析を行う手法をいう。
試料Ｌｅｇ１〜Ｌｅｇ６についてのシミュレーション結果を、図４、図５に示す。測定者は、バイアホール１１ａ、１２ａの径を３０μｍ、５０μｍ、７０μｍにした場合の各々について、試料Ｌｅｇ１〜Ｌｅｇ６の積層方向（矢印Ｚ１、Ｚ２方向）の応力を測定した。図４は、各試料について、電子部品２００の表層部（Low-k材料の部分）の標準化応力を示すグラフである。図５は、各試料について、バイアホール１１ａ、１２ａ付近の標準化応力を示すグラフである。なお、標準化応力は、バイアホール１１ａ、１２ａの径が７０μｍである試料Ｌｅｇ１の応力を１００％としたときの各試料の応力である。
図４、図５のグラフに示されるように、試料Ｌｅｇ１〜Ｌｅｇ４の応力は、いずれの径についても、試料Ｌｅｇ４、試料Ｌｅｇ３、試料Ｌｅｇ２、試料Ｌｅｇ１の順で大きくなった。試料Ｌｅｇ１では、応力が大きいため、隙間Ｒ１０１で絶縁材のデラミネーションが懸念される。一方、試料Ｌｅｇ２〜Ｌｅｇ４では、応力に関しては良好な結果が得られたものの、絶縁層１２と配線層２２との密着性に関しては必ずしも良好な結果とはいえなかった。特に試料Ｌｅｇ４では、配線層２２が絶縁層１２から剥離してしまった。これに対し、試料Ｌｅｇ５、Ｌｅｇ６では、絶縁層１２と配線層２２との密着性に関して良好な結果が得られ、応力に関しても試料Ｌｅｇ２と略同等の結果が得られた。試料Ｌｅｇ６では、試料Ｌｅｇ５の応力よりも小さな応力が得られた。
上記シミュレーション結果から、絶縁層１２１の熱膨張係数を絶縁層１２２の熱膨張係数よりも小さくすることにより、熱変動等に起因した応力に関しても、絶縁層１２と配線層２２との密着性に関しても、良好な特性が得られると推察できる。本実施形態の配線板１０では、絶縁層１２２の無機フィラーの含有量を低く抑えることにより絶縁層１２２のＣＴＥを高く維持し、絶縁層１２１の無機フィラーの含有量を大きくすることにより絶縁層１２１を低ＣＴＥ化する。このため、配線板１０では、熱変動等に起因した応力に関しても、絶縁層１２と配線層２２との密着性に関しても、良好な特性が得られる。
配線板１０は、例えば以下の工程により製造される。
まず、作業者が、図６Ａに示すように、銅張積層板１０００を用意する。銅張積層板１０００は、例えばエポキシ樹脂からなる基板１０１と、銅箔１００１ａ、１００１ｂと、を有する。基板１０１の第２面には銅箔１００１ａが貼り付けられ、基板１０１の第１面には銅箔１００１ｂが貼り付けられる。
続けて、作業者は、銅張積層板１０００をレーザ加工機にセットする。そして、銅張積層板１０００の第１面又は第２面にレーザを照射する。これにより、図６Ｂに示すように、スルーホール１０１ａが形成される。
続けて、作業者は、例えば銅の無電解めっきにより、スルーホール１０１ａの壁面を含む基板表面に無電解めっき膜を形成し、これをシード層として、例えば銅の電解めっき処理を行う。これにより、図６Ｃに示すように、基板１０１の第２面にはめっき皮膜１００２ａが形成され、基板１０１の第１面にはめっき皮膜１００２ｂが形成される。また、スルーホール１０１ａの壁面には、導体膜（スルーホール導体）１０１ｂが形成される。
続けて、作業者は、例えばエッチングにより、めっき皮膜１００２ａ、１００２ｂをパターニングする。これにより、図６Ｄに示すように、基板１０１の第２面には配線層１０２ａが形成され、基板１０１の第１面には配線層１０２ｂが形成される。その結果、配線板１００が製造される。
次に、配線板１００をコア基板として、多層プリント配線板（配線板１０）を製造する。
作業者は、例えば図７Ａに示すように、例えばレーザ等により中抜き加工して、基板１０１に、スペースＲ１００を形成する。
続けて、作業者は、例えば図７Ｂに示すように、例えばＰＥＴ（ポリ・エチレン・テレフタレート）からなるキャリア１００３を、基板１０１の片面（例えば第２面）に設ける。キャリア１００３は、例えばラミネートにより、基板１０１と接着される。
続けて、作業者は、図７Ｃに示すように、例えば常温で、電子部品２００のパッド２００ａを第１面側（キャリア１００３とは反対側）に向けて、電子部品２００をキャリア１００３上（詳しくはスペースＲ１００）に載置する。電子部品２００は、第１面に、パッド２００ａと、パッド２００ａと電気的に接続される引き出し配線２００ｂと、を備える。パッド２００ａの引き出し配線２００ｂの表面は、粗面になっている。なお、引き出し配線２００ｂの粗面は、通常、引き出し配線２００ｂの形成時に形成される。ただし、必要に応じて、引き出し配線２００ｂを形成した後にその表面を、例えば化学薬品等で粗化してもよい。
続けて、作業者は、図８Ａに示すように、例えば真空ラミネートにより、電子部品２００及び基板１０１の第１面を覆うように、絶縁層１２１を形成する。これにより、パッド２００ａが、絶縁層１２１で覆われる。さらに、絶縁層１２１は加熱により溶けて、スペースＲ１００に充填される。その結果、電子部品２００と基板１０１との隙間Ｒ１０１に、絶縁層１２１を構成する材料（絶縁材）が充填される。これにより、電子部品２００が、所定の位置に固定される。また、スルーホール１０１ａにも、絶縁層１２１を構成する材料（絶縁材）が充填される。
続けて、作業者は、図８Ｂに示すように、基板１０１の第２面（絶縁層１２１とは反対側の面）からキャリア１００３を引きはがし、除去する。
続けて、作業者は、図８Ｃに示すように、基板１０１の第２面に絶縁層１１を形成し、絶縁層１２１の第１面に絶縁層１２２を形成する。これにより、基板１０１の第１面に絶縁層１２が形成される。また、電子部品２００は、基板１０１の内部に配置される。本実施形態では、絶縁層１２２の材料及び厚さが絶縁層１１（第２の絶縁層）と同じであることにより、絶縁層１１、１２の形成が容易である。
続けて、作業者は、例えばレーザ等により、図９Ａに示すように、絶縁層１１、１２に、それぞれテーパ状（例えば円錐状）のバイアホール１１ａ、１２ａを形成する。
続けて、作業者は、例えばセミアディティブ法により、導体パターンを形成する。詳しくは、例えば第１面、第２面をパターニングされためっきレジストで被覆して、そのレジストのない部分に選択的に電解めっきをする。これにより、図９Ｂに示すように、絶縁層１１の第２面に配線層２１及び導体１１ｂが形成され、絶縁層１２の第１面に配線層２２及び導体１２ｂが形成される。その結果、バイアホール１１ａ及び導体１１ｂからなるフィルドバイアと、バイアホール１２ａ及び導体１２ｂからなるフィルドバイアとが、それぞれ形成される。このとき、配線層２２の一部の導体パターンは隙間Ｒ１０１の直上領域に形成される。
続けて、作業者は、絶縁層１１、１２、配線層２１、２２と同様の工程により、基板１０１の第２面側に、絶縁層１３、配線層２３、絶縁層１５、配線層２５を順に積層し、基板１０１の第１面側に、絶縁層１４、配線層２４、絶縁層１６、配線層２６を順に積層する。また、バイアホール１１ａ、１２ａ、導体１１ｂ、１２ｂと同様の工程により、絶縁層１３、１５にバイアホール１３ａ、１５ａ、導体１３ｂ、１５ｂを形成し、絶縁層１４、１６にバイアホール１４ａ、１６ａ、導体１４ｂ、１６ｂを形成する。その結果、図１０Ａに示すように、導体１１ｂ、１３ｂ、１５ｂにより配線層２１、２３、２５が互いに電気的に接続され、導体１２ｂ、１４ｂ、１６ｂにより配線層２２、２４、２６が互いに電気的に接続される。
なお、配線層２１等の形成方法は任意である。例えばセミアディティブ法に代えて、サブトラクティブ法（エッチングによりパターニングする手法）を採用してもよい。
続けて、作業者は、例えばスクリーン印刷、スプレーコーティング、又はロールコーティング等により、図１０Ｂに示すように、開口部３１ａを有するソルダーレジスト層３１と、開口部３２ａを有するソルダーレジスト層３２と、を形成する。開口部３１ａ、３２ａには、それぞれ配線層２５、２６が露出する。
続けて、作業者は、例えば開口部３１ａ、３２ａに半田ペーストを塗布した後、それらをリフロー等の熱処理により硬化することで、それぞれ外部接続端子３１ｂ、３２ｂ（図１）を形成する。外部接続端子３１ｂ、３２ｂは、それぞれ配線層２５、２６と電気的に接続される。
上記工程により、先の図１に示した配線板１０が得られる。
本実施形態の配線板１０によれば、応力に起因した配線板の性能低下を抑制することができる。また、電子部品２００のファインピッチ化を図ることができる。また、接続信頼性等に関して配線板１０の品質を高めることができる。
本実施形態の配線板１０の製造方法によれば、配線板１０を簡易な工程で製造することができる。
以上、本発明の実施形態に係る配線板及びその製造方法について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
例えば図１１に示すように、第１面側の絶縁層１２だけではなく、第２面側の絶縁層１１を複数の層で構成するようにしてもよい。この図１１の例では、第２面側の配線層２１、２３、２５のうち基板１０１からみて最も下層に位置する配線層２１（第２の導体層）と基板１０１との間には、互いに異なる材料からなる絶縁層１１１及び１１２（第２の絶縁層）が含まれる。そして、基板１０１と電子部品２００との隙間Ｒ１０１には、絶縁層１２１を構成する材料に加え、絶縁層１１１、１１２（第２の絶縁層）のうち最も下層に位置する絶縁層１１１（第２の下層側絶縁層）を構成する材料も充填される。こうした配線板は、例えば隙間Ｒ１０１に一方の材料を充填した後、他方の材料を充填することで、製造することができる。こうした構造によれば、絶縁層１１１、１２１を構成する材料で電子部品２００の周囲を両面から覆うことが可能になる。
絶縁層１１、１２を、３層以上の層で構成するようにしてもよい。例えば図１２に示すように、絶縁層１２が、互いに異なる材料からなる絶縁層１２１、１２２、１２３の３層で構成されてもよい。この場合も、最も下層に位置する絶縁層１２１の熱膨張係数が、３層の中で最も小さいことが好ましい。
上記実施形態では、低ＣＴＥの絶縁層１２１を、電子部品２００のパッド２００ａ（接続端子）が形成される第１面側に配置したが、これに限定されない。例えば図１３に示すように、第２面側の絶縁層１１１を低ＣＴＥ化してもよい。ただし、電子部品２００の接続端子（パッド２００ａ）付近の接続不良を抑制する上では、接続端子側（第１面側）の絶縁層１２１を低ＣＴＥ化することが好ましい。
上記実施形態では、無機フィラーの含有量の相違により、絶縁層１２を構成する２層の材料、すなわち絶縁層１２１の材料と絶縁層１２２の材料とが異なる。しかしこれに限定されず、少なくとも絶縁層１２１と絶縁層１２２とが互いに異なる材料から構成されれば、絶縁層１２１、１２２の特性を別々に調整して、配線層２２の密着性の確保と、ファインパターン（微細配線）を形成するための絶縁層１２の特性の改善との両立を図ることができる。例えば無機フィラー以外の添加剤の含有量を相違させてもよい。また、先に絶縁層１１〜１６の材料として列記した材料の１つを絶縁層１２１の材料として、他の１つを絶縁層１２２の材料としてもよい。
上記実施形態において、各孔の位置、サイズ、又は形状、あるいは各層の材質、サイズ、パターン、又は層数等は、本発明の趣旨を逸脱しない範囲において任意に変更可能である。
例えば図１０Ａに示した構造が完成した後、さらに積層を続けて、より多層（例えば８層など）の配線板としてもよい。あるいは、より少ない層（例えば２層、４層など）の配線板としてもよい。また、配線板１００の各面（第１面、第２面）における層数が異なっていてもよい。さらには、配線板１００の片面（詳しくはコア基板の片面）のみに層（配線層や絶縁層）の形成（積層）をしてもよい。
配線層２２の一部の導体パターンを隙間Ｒ１０１の直上領域に形成することは必須ではない。また、配線板１０におけるバイアホール１１ａ〜１６ａは、フィルドバイアを構成するものに限定されず、例えば図１４に示すように、コンフォーマルバイアを構成するものであってもよい。
第１面だけでなく第２面にもパッドを有する電子部品を内蔵する配線板であってもよい。また、複数の電子部品を内蔵する配線板であってもよい。例えば図１５に示すように、絶縁層１１が積層される第２面側にパッド２０１ａを有する電子部品２０１と、絶縁層１２が積層される第１面側にパッド２０２ａを有する電子部品２０２と、を内蔵する配線板であってもよい。この場合は、絶縁層１１、１２をそれぞれ複数の層で構成し、絶縁層１１１、１２１を構成する材料（低ＣＴＥ化された絶縁材）で、それぞれ電子部品２０１、２０２のパッド２０１ａ、２０２ａを覆うことが好ましい。
電子部品２００の種類は、任意である。例えばＩＣ回路等の能動部品のほか、コンデンサ、抵抗、コイル等の受動部品など、任意の電子部品を採用することができる。
上記実施形態の工程は、本発明の趣旨を逸脱しない範囲において任意に内容及び順序を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
例えば上記実施形態では、真空ラミネート及び加熱により、電子部品２００と基板１０１との隙間Ｒ１０１に、絶縁層１２１を構成する材料を充填したが、これに限定されず、プレス等の他の方法で隙間Ｒ１０１を埋めてもよい。プレスすることで、絶縁層１２１から材料が流出して、隙間Ｒ１０１にその材料が充填される。
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
本発明に係る配線板は、電子機器の回路基板に適している。また、本発明に係る配線板の製造方法は、電子機器の回路基板の製造に適している。
１０ 配線板
１１ 絶縁層（第２の絶縁層）
１３、１５ 絶縁層
１２ 絶縁層（第１の絶縁層）
１４、１６ 絶縁層
１１ａ〜１６ａ バイアホール
１１ｂ〜１６ｂ 導体
２１ 配線層（第２の導体層、導体パターン）
２３、２５ 配線層
２２ 配線層（第１の導体層、導体パターン）
２４、２６ 配線層
３１、３２ ソルダーレジスト層
３１ｂ、３２ｂ 外部接続端子
１００ 配線板（コア基板）
１０１ 基板
１０１ａ スルーホール
１０１ｂ 導体膜（スルーホール導体）
１０２ａ、１０２ｂ 配線層
１１１ 絶縁層（第２の下層側絶縁層）
１１２ 絶縁層（第２の上層側絶縁層）
１２１ 絶縁層（第１の下層側絶縁層）
１２２、１２３ 絶縁層（第１の上層側絶縁層）
１２１ａ 窪み
２００、２０１、２０２ 電子部品
２００ａ、２０１ａ、２０２ａ パッド（接続端子）
基板と電子部品との隙間 Ｒ１０１

Claims (10)

  1. 表裏面の一方を第１面、他方を第２面とする基板と、
    前記基板の内部に配置された電子部品と、
    前記基板の前記第１面側に、第１の下層側絶縁層と第１の上層側絶縁層とを有する第１の絶縁層を介して配置される第１の導体層と、
    を有する配線板であって、
    前記第１の下層側絶縁層と前記第１の上層側絶縁層とは互いに異なる材料からなり、
    前記第１の下層側絶縁層は、前記基板の第１面上及び前記電子部品上に配置され、前記第１の下層側絶縁層を構成する材料が前記基板と前記電子部品との隙間に充填され、
    前記第１の下層側絶縁層の熱膨張係数は、前記第１の上層側絶縁層の熱膨張係数よりも小さくなっており、
    前記第１の下層側絶縁層の厚さは、前記第１の上層側絶縁層の厚さよりも小さくなっており、
    前記基板の前記第１面側の面に導体層が形成されており、それら基板及び導体層がコア基板を構成し、
    前記電子部品は、前記第１面側の面に接続端子を有し、
    前記電子部品の近傍において、前記第１の導体層と前記電子部品の前記接続端子との間、及び、前記第１の導体層と前記コア基板を構成する前記導体層との間が、少なくとも前記第１の下層側絶縁層と前記第１の上層側絶縁層との２層を貫通するフィルドバイアによって電気的に接続され、
    前記基板と前記電子部品との隙間において、前記第１の下層側絶縁層の前記第１面側の面には窪みが形成され、前記第１の上層側絶縁層が、前記第１の下層側絶縁層の前記窪みに入り込んでいる、
    ことを特徴とする配線板。
  2. 前記基板には、スルーホールが形成され、
    前記第１の下層側絶縁層を構成する材料は、前記スルーホールに充填される、
    ことを特徴とする請求項１に記載の配線板。
  3. 前記電子部品からその側方の前記コア基板側に向けて、前記第１の導体層と前記電子部品とを接続する前記フィルドバイアと、前記基板と前記電子部品との前記隙間と、前記基板に形成された前記スルーホールと、前記第１の導体層と前記コア基板とを接続する前記フィルドバイアとが、この順で配置される、
    ことを特徴とする請求項２に記載の配線板。
  4. 前記電子部品の近傍において、前記コア基板の直上領域の各層間絶縁層には、前記コア基板を構成する前記導体層から外部接続端子までを電気的に接続するフィルドバイアが形成されている、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の配線板。
  5. 前記第１の下層側絶縁層と前記第１の上層側絶縁層とは、互いに添加剤の含有量が異なる、
    ことを特徴とする請求項１乃至４のいずれか一項に記載の配線板。
  6. 前記添加剤は、無機フィラーであり、
    前記第１の下層側絶縁層の無機フィラーの含有量は、前記第１の上層側絶縁層の無機フィラーの含有量よりも大きい、
    ことを特徴とする請求項５に記載の配線板。
  7. 前記基板の前記第２面側に第２の絶縁層を介して配置される第２の導体層を有し、
    前記第２の絶縁層は単一の材料からなり、
    前記第１の上層側絶縁層と、前記第２の絶縁層とは、互いに同一の材料からなる、
    ことを特徴とする請求項１乃至６のいずれか一項に記載の配線板。
  8. 前記基板の前記第２面側に第２の下層側絶縁層と第２の上層側絶縁層を有する第２の絶縁層を介して配置される第２の導体層を有し、
    前記第２の下層側絶縁層と前記第２の上層側絶縁層とは互いに異なる材料からなり、
    前記第２の下層側絶縁層は、前記基板の第２面及び前記電子部品の上に配置され、前記第１の下層側絶縁層を構成する材料に加えて前記第２の下層側絶縁層を構成する材料も前記基板と前記電子部品との隙間に充填される、
    ことを特徴とする請求項１乃至６のいずれか一項に記載の配線板。
  9. 表裏面の一方を第１面、他方を第２面とする基板を用意することと、
    前記基板の前記第１面上に、前記基板と共にコア基板を構成する導体層を形成することと、
    前記基板の内部に、前記第１面側の面に接続端子を有する電子部品を配置することと、
    前記基板の前記第１面上に下層側絶縁層を形成することと、
    前記基板と前記電子部品との隙間において、前記下層側絶縁層の前記第１面側の面に窪みが形成されるように、該隙間に、前記下層側絶縁層を構成する材料を充填することと、
    前記下層側絶縁層の前記窪みに入り込むように、前記下層側絶縁層の前記第１面側の面に、前記下層側絶縁層の熱膨張係数よりも大きい熱膨張係数の材料からなり、且つ、前記下層側絶縁層よりも厚い上層側絶縁層を形成することと、
    前記上層側絶縁層の前記第１面側の面に導体層を形成することと、
    前記電子部品の近傍において、前記第１の導体層と前記電子部品の前記接続端子との間、及び、前記第１の導体層と前記コア基板を構成する前記導体層との間を、少なくとも前記下層側絶縁層と前記上層側絶縁層との２層を貫通するフィルドバイアによって電気的に接続することと、
    を含む、
    ことを特徴とする配線板の製造方法。
  10. 前記基板に、スルーホールを形成することと、
    前記下層側絶縁層を構成する材料を、前記スルーホールに充填することと、
    を含む、
    ことを特徴とする請求項９に記載の配線板の製造方法。
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