JP4527437B2 - マルチチップｂｇａパッケージ及びその製造方法 - Google Patents

Description

本発明は、マルチチップＢＡＧパッケージに関するものであって、さらに詳細にはスイチングノイズが減少するようデカップリングコンデンサが採用され、信号伝達特性が向上するよう再配線構造の改善された、マルチチップＢＡＧパッケージに関するものである。

再配線チップをパッケージングする技術のうちマルチチップパッケージは、２つ以上の再配線チップをリードフレームや基板上に実装する技術である。特にこのうち、ＢＧＡ（ball grid array）パッケージは、再配線チップが付着された基板底面に外部と電気的接続が可能となるよう配置された導電性ボール（conductive ball）が使われる。

図１は、従来のマルチチップＢＧＡパッケージＭ１の一例を概略的に表した断面図である。図１に示された通り、従来のマルチチップパッケージＭ１は、下部及び上部再配線チップ１０、２０、相互接続バンプ（interconnection bump）５、基板１、導電性ボール２、ボンディングワイヤー（bonding wire）３、及び封止材４を備える。

下部及び上部再配線チップ１０、２０は、それぞれの活性面（active layer）が互いに向かい合うように離隔配置される。再配線チップ１０、２０はそれぞれ半導体チップ１１、２１、第１絶縁層１３、２３、再配線１４、２４及び第２絶縁層１７、２７を含む。

半導体チップ１１、２１には、センターパッド型半導体チップとしてその活性面上に中央線を沿って一列にチップパッド（chip pad）１２、２２が配列され、チップパッド１２、２２が露出されるよう、主にシリコン窒化膜から構成された保護層（passivation layer;図示せず）が形成されている。

チップパッド１２、２２が露出されるよう保護層に第１絶縁層１３、２３が形成される。下部第１絶縁層１３、２３上に再配線１４、２４が形成され、チップパッド１２、２２とそれぞれ電気的に接続される。再配線１４、２４は、チップパッド１２、２２の配列方向に直角に延びて交互にチップの左右端部まで達している。

第１絶縁層１３、２３及び再配線１４、２４上には、バンプパッド１５、２５が露出されるように第２絶縁層１７、２７が形成される。下部チップ１０の第２絶縁層１７はボンドパッド１６を露出させる。

相互接続バンプ５は、上部及び下部のバンプパッド１５、２５間に融着され、下部及び上部の再配線１４、２４を電気的に接続する。

基板１の上面は、下部チップ１０の後面に接着固定される。基板１の底面には導電性ボール２が配置され外部とマルチチップＢＧＡパッケージＭ１とを電気的に接続する。

ボンディングワイヤー３は、下部チップ１０のボンドパッド１６と基板１とを電気的に接続する。封止材４は基板１の上面に備えられ、チップ１０、２０、ボンディングワイヤー３を封止する。

しかしながら、このような従来のマルチチップＢＧＡパッケージには問題点がある。例えば、再配線チップでのスイッチング速度が高速化されることによって、再配線チップの電源電圧の変動により同時スイッチングノイズ（simultaneous switching noise）が生じ、再配線チップの速度遅延、雑音性揺動の増加、並びに時間歪みの増加を引き起こす以外にも、誤動作などが発生する問題がある。さらに、グラウンド配線にケーブルシールド（cable shield）が接続されると、コモンモード放射（common-mode radiation）が生じ、深刻なＥＭＩ（Electro Magnetic Interference）問題を引き起こす。しかも、従来のマルチチップＢＧＡパッケージの複雑な相互接続（interconnection）構造による寄生インダクタンス（parasitic inductance）は電気信号伝達特性を悪化させる問題点がある。

本発明は、前述したような問題点を解決するために案出されたものであって、スイチッングノイズが減少するように改善し、かつ信号伝達特性を向上させることにより、電気的特性が全般的に向上されるマルチチップＢＧＡパッケージを提供することにその目的がある。

前記の目的を達成するために、本発明によるマルチチップＢＧＡパッケージは、第１及び第２再配線チップを含む。第１再配線チップは第１半導体チップ、第１再配線及び第１電極板を含む。第１半導体チップには第１電源チップパッド及び第１接地チップパッドを含んだ第１チップパッドが設けられている。第１再配線は、第１チップパッドと電気的に接続される。第１半導体チップの第１電極板は、第１電源チップパッドまたは第１接地チップパッドと電気的に接続される。

第１再配線チップと向き合う第２再配線チップは第２半導体チップ、第２再配線及び第２電極板を含む。第２半導体チップには第１電源チップパッドと電気的に接続された第２電源チップパッド及び第１接地チップパッドと電気的に接続された第２接地チップパッドが設けられている。第２再配線は第２チップパッドと電気的に接続される。第２半導体チップの第２電極板は、第２電源チップパッドまたは第２接地チップパッドと電気的に接続される。

特に第１電極板が第１電源チップパッドと接続されると、第２電極板と第２接地チップパッドとが接続されるか、または第１電極板が第１接地チップパッドと接続すると第２電極板と第２電源チップパッドとが接続される。

マルチチップＢＧＡパッケージは、複数個の第１相互接続バンプ、基板、複数個のボンディングワイヤー及び複数個の導電性ボールをさらに含む。第１相互接続バンプは、第１及び第２再配線間に介在され相互電気的に接続される。基板は、第１再配線チップを支持固定する。ボンディングワイヤーは、第１再配線を基板と電気的に接続する。導電性ボールは基板下部に配置され基板を外部と電気的に接続する。

本発明のもう一つの実施例によれば、第１再配線チップは第１半導体チップに形成され第１電極板を支持する第１絶縁層をさらに含む。第１絶縁層は、第１電極板が第１電源チップパッドまたは第１接地チップパッドと接触できる第１露出部を含む。しかも、第１電極板は第１再配線と同じ層に配置され、第１再配線を含んだ第１スロット（slot）が形成されている。

特に第１再配線は、その第１スロットの幅とその第１再配線の幅との比率に従ってインピーダンス制御（impedance control）がなされるコプラナー導波管（coplanar waveguide; ＣPW）を含む。

本発明のもう一つの実施例によれば、第２再配線チップは第２半導体チップに形成され第２電極板を支持する第２絶縁層をさらに含む。第２絶縁層は、第２電極板が第２電源チップパッドまたは第２接地チップパッドと接触できる第２露出部を含む。しかも、第２電極板は、第２再配線と同じ層に配置され、第２再配線を含む第２スロット（slot）が形成されている。特に第２再配線は、その第２スロットの幅とその第２再配線の幅との比率によってインピーダンス制御（impedance control）がなされるコプラナー導波管（coplanar waveguide; ＣPW）を含む。

本発明の１実施例によると、第１再配線チップは第１電極板を基準として第２電極板の反対側に配置される第３電極板をさらに含み、第３電極板は、第１電源チップパッドまたは第１接地チップパッドと電気的に接続される。第１電極板が第１電源チップパッドと接続されると第３電極板と第１接地チップパッドとが接続されるか、または第１電極板が第１接地チップパッドと接続されると第３電極板と第１電源チップパッドとが接続される。

本発明のさらに他の実施例によると、第２再配線チップは第２電極板を基準として第１電極板の反対側に配置される第４電極板をさらに含み、第４電極板は第２電源チップパッドまたは第２接地チップパッドと電気的に接続される。

本発明のもう一つの実施例によれば、マルチチップＢＧＡパッケージは第１再配線と第２再配線との間に複数個の第２相互接続バンプを含み、第２相互接続バンプは、第１再配線と第２再配線とを電気的に接続させて第１相互接続バンプと隣接して位置する。

本発明の１実施例によるマルチチップＢＧＡパッケージは第１再配線チップ、第２再配線チップ、複数個の第１相互接続バンプ、複数個の第２相互接続バンプ、基板、複数個のボンディングワイヤー及び複数個の導電性ボールを含む。

第１再配線チップは、第１チップパッドを有する第１半導体チップ、及び第１チップパッドと電気的に接続された第１再配線を含む。第１再配線は、第１バンプパッド、第３バンプパッド並びにボンドパッドを含む。第１再配線チップと向き合う第２再配線チップも同様に第２チップパッドを有する第２半導体チップ、及び第２チップパッドと電気的に接続された第２再配線を含む。第２再配線は、第２バンプパッド及び第４バンプパッドを含む。

第１相互接続バンプは第１及び第２バンプパッドを電気的に接続する。同様に、第２相互接続バンプは第３及び第４バンプパッドを電気的に接続する。基板は第１再配線チップを支持する。ボンディングワイヤーは第１再配線と基板とを電気的に接続する。導電性ボールは基板と外部とを電気的に接続する。

本発明の１実施例によると、第１及び第２再配線チップ間に複数個のダミーボール（dummy ball）をさらに含むことを特徴とする。

本発明によるマルチチップＢＡＧパッケージによると、次のような発明の効果を奏する。

先ず、再配線層にデカップリングコンデンサの電極板を備える構成では、マルチチップＢＧＡパッケージの厚さが増加せず、かつ再配線チップ内の電源電圧変動により生じる同時スイッチノイズが低減される。従って、動作速度の向上とともに、ロジックフォールト（logic fault）の減少により、システムが安定的に動作できる利点がある。

また、再配線チップでの同時スイッチノイズが低減されることによって、電磁波の発生が抑制される。従って、システムの安全性が向上される利点がある。

さらに、それぞれ上下再配線チップ上に配置される一対の再配線内に２つ以上のバンプが備えられる構成では、電気信号の伝達経路上のインダクタンス及び抵抗が低減される。従って、再配線チップの電気信号伝達特性が向上する利点がある。

結論的に、上記のような構成を有するマルチチップＢＧＡパッケージによって、軽薄短小化される高速大容量のメモリ装置が可能となる。

次は、本発明の望ましい実施例を添付された図面を参照して詳細に説明するが、本発明の原理を例示するための望ましい実施例に関して図示し説明するものであって、これによって、本発明の構成及び作用が限定されるものではない。むしろ、添付された特許請求の範囲における思想及び範疇を逸脱することがなく、本発明に関する多様な変更及び修正が可能であることを当業者はよく理解するだろう。従って、そうしたあらゆる適宜な変更と修正並びに均等物をも本発明の範囲に属するものとみなされるべきであろう。

＜第１実施例＞
図２は、本発明の第１実施例による、マルチチップＢＧＡパッケージＭ２を示した断面図である。図２に示したように、マルチチップＢＧＡパッケージＭ２は、第１及び第２再配線チップ３０、４０、第１相互接続バンプ５、基板１、導電性ボール２、ボンディングワイヤー３及び封止材４を含む。

第１及び第２再配線チップ３０、４０はそれぞれの活性面が互いに向かい合うように離隔配置される。

第１再配線チップ３０は、第１半導体チップ３１、第１絶縁層３３、第１再配線３４、第１電極板３７並びに第２絶縁層３８を含む。

第１半導体チップ３１は、センターパッド型半導体チップとして、活性面上に中央に一列に第１チップパッド３２が配列される。第１チップパッド３２は、活性面に形成されたシリコン窒化膜の保護層（passivation layer;図示せず）を貫通する。第１チップパッド３２は通常アルミニウムからなる。

以下では第１再配線チップ３０を製造する方法を説明する。

まず、第１チップパッド３２が設けられた第１半導体チップ３１を準備する。

第１チップパッド３２が露出されるように第１絶縁層３３を形成する段階を行う。保護層に液状の絶縁物質を所定厚さにコーティングした後、所定温度で１次硬化させて第１絶縁層３３を形成する。第１チップパッド３２が露出されるように１次硬化された絶縁物質をパターニングした後、２次硬化させる。

その次に、第１絶縁層３３及び第１チップパッド３２上にスパッタリング（sputtering）方法により、第１金属基底層（under barrier metal layer; UＢM層）（図示せず）を形成する段階を行う。第１金属基底層は、接着性向上及び拡散防止のためにクロム（Ｃｒ）、チタニウム（Ｔｉ）または銅（Ｃｕ）のような金属から形成される。

その次に、第１金属基底層上に第１再配線３４及び第１電極板３７を形成するメッキ段階を行う。第１金属基底層にメッキレジスト（plating resist）（図示せず）を被覆し紫外線またはレーザーなどを用いてパターンを形成する。レジストパターンに銅またはニッケルのような金属をメッキし、所望するパターンで第１再配線３４及び第１電極板３７が同時に形成される。特に、第１再配線３４及び第１電極板３７は互いに離隔して形成されるため、図面でのような離隔空間Ｄ１が設けられる。このとき、第１相互接続バンプ５及びボンディングワイヤー３との接着力を強化させるために、第１再配線３４及び第１電極板３７上にもう一つの金属基底層を加えることもできる。

その次に、第１金属基底層を部分的に除去するエッチング段階を行う。前述したメッキが完了すると、そのメッキレジストを除去して第１再配線３４及び第１電極板３７をマスク（mask）にして第１金属基底層を蝕刻する。本工程完了のあと、第１再配線３４は第１チップパッド３２と電気的に接続される。第１電極板３７は第１チップパッド３２中の接地チップパッドと電気的に接続されるが、これは図３ａにより詳細に説明される。

その次に、第２絶縁層３８を形成する段階を行う。第１再配線３４及び第１電極板３７上に液状の絶縁物質をコーティングした後これを１次硬化する。第１バンプパッド３５及び第１ボンディングパッド３６が露出されるように硬化された絶縁物質をパターニングする。第１再配線３４の露出される部分を２次硬化させる。

一方、第２再配線チップ４０は第２半導体チップ４１、第３絶縁層４３、第２バンプパッド４５、第２電極板４６並びに第４絶縁層４７を含む。

第２半導体チップ４１は、センターパッド型半導体チップとして、活性面上に中央に一列に第２チップパッド４２が配列される。第２チップパッド４２は、活性面を被覆しているシリコン窒化膜の保護層（passivation layer;図示せず）を貫通する。第２チップパッド４２は、通常アルミニウムからなる。

以下では、第２再配線チップ４０を製造する方法を説明する。

まず、公知されたウエハー製造工程を経て第２チップパッド４２が設けられた第２半導体チップ４１を準備する。

その次に、第２半導体チップ４１上に第３絶縁層４３を形成する段階を行う。保護層に液状の絶縁物質を所定厚さにコーティングした後、所定温度で１次硬化させる。１次硬化された絶縁物質は、第２チップパッド３２が露出されるようにパターニングされた後２次硬化させる。

その次に、第３絶縁層４３及び第２チップパッド４２上にスパッタリング方法により第２金属基底層（図示せず）を形成する段階を行う。

第２金属基底層上に第２電極板４６及び第２バンプパッド４５を形成する段階を行う。第２金属基底層上にメッキレジストを被覆してパターンを形成する。銅またはニッケルのような金属をメッキして第２バンプパッド４５及び第２電極板４６とに同時に所定のパターンが形成されるようにする。このとき、第１相互接続バンプ５との接着力を強化させるためにさらに他の金属基底層を加えることもできる。

その次に、第２金属基底層を部分的に蝕刻する段階を行う。前述したメッキが完了しレジストを取り除くと、引き続き第２バンプパッド４５及び第２電極板４６をマスクにして第２金属基底層を蝕刻する。エッチング工程後、第２バンプパッド４５は第２金属基底層を介して対応する第２チップパッド４２と電気的に接続される。第２電極板４６はまた第２チップパッド４２のうちの第２電源チップパッドと電気的に接続されるが、これは図３Ｂで詳細に説明される。特に、第２バンプパッド４５と第２電極板４６とは図２において離隔空間Ｄ２で示されている通り互いに離隔されている。

その次に、第４絶縁層４７を形成する段階を行う。第２バンプパッド４５及び第２電極板４６上に液状の絶縁物質をコーティングした後、これを１次硬化し第４絶縁層４６を形成する。第２バンプパッド４５を露出させる露出部が形成されるように１次硬化された絶縁物質をパターニングした後２次硬化させる。

第１相互接続バンプ５は、対応する第１及び第２バンプパッド３５、４５を電気的に接続する。

基板１の上面には第１再配線チップ３０の非活性面が接着固定される。

基板１の底面には導電性ボール２が配置され外部とマルチチップＢＧＡパッケージＭ２とを電気的に接続させる。

ボンディングワイヤー３は第１再配線チップ３０の第１ボンドパッド３６と基板１とを電気的に接続する。封止材４は基板１の上面に形成され第１及び第２半導体チップ３０、４０及びボンディングワイヤー３を封止する。

図３Ａは、第１再配線チップ（図２の３０）の再配線を示した平面図であり、図３Ｂは、第２再配線チップ（図２の４０）の再配線を示した平面図である。図２は、図３Ａ及び３ＢにおいてのＩＩ−ＩＩ′に対する断面図である。また、図３Ｃは、図３ＡのＴ部分に対する平面図であり、図３Ｄは、図３ＣのＩＩＩＤ−ＩＩＩＤ′に対する断面図である。

図３Ａ及び図３Ｂに示された図面符号「Ｐ」、「Ｇ」及び「Ｓ」はそれぞれ電源（Ｖｄｄ）、接地（Ｖｓｓ）及び信号（signal）に該当する配線を示す。こうした符号はこれ以降の図面にも同じように適用される。

図３Ａに示したように、第１再配線チップ３０は第１再配線３４及び第１電極板３７を含む。第１再配線３４及び第１電極板３７は互いに離隔して形成される。離隔空間Ｄ１は図３Ａには説明の便宜のため図示しておらず、図３Ｃ及び図３Ｄにて詳細に説明される。これ以降の図面においても離隔空間の図示は省略する。

第１再配線３４は、第１バンプパッド３５、第１ボンドパッド３６並びに第１相互接続線３９を含む。

第１バンプパッド３５は、中心線Ｃ１と平行した方向に一列に配列され、対応する第１チップパッド（図２の３２）と電気的に接続される。第１バンプパッド３５は、第１電源バンプパッド３５ａ、第１接地バンプパッド３５ｂ及び第１信号バンプパッド３５ｃを含む。

第１電源バンプパッド３５ａは、第１電源チップパッド（図示せず）及び外部の電源端子（power terminal）と電気的に接続される。類似して、第１接地バンプパッド３５ｂは、第１接地チップパッド（図示せず）及び外部の接地端子（ground terminal）と電気的に接続される。同様に、第１信号バンプパッド３５ｃは、第１信号チップパッド（図示せず）及び外部の接地端子と電気的に接続される。

本実施例においては、説明の便宜上、第１電源バンプパッド３５ａ、第１接地バンプパッド３５ｂ並びに第１信号バンプパッド３５ｃは均等比率になるようにしたが、こうした比率は半導体チップの種類によって異ならせることができる。また、配列順序もまた半導体チップの種類によって異ならせることができる。

ボンディングワイヤー３は、図２に図示したように、第１ボンドパッド３６と電気的に物理的に接続される。第１ボンドパッド３６は第１再配線チップ３０の両端に沿って配置されるので、すなわち、図３ＡのＡ１及びＡ２方向に先部分に隣接するように形成される。第１ボンドパッド３６は第１電源ボンドパッド３６ａ、第１接地ボンドパッド３６ｂ及び第１信号ボンドパッド３６ｃを含む。

第１相互接続線３９は、第１電源接続線３９Ａ、第１接地接続線３９Ｂ及び第１信号接続線３９ｃを含む。第１電源接続線３９Ａは、第１電源バンプパッド３５ａ及び第１電源ボンドパッド３６ａと電気的に接続される。類似して、第１接地接続線３９Ｂは、第１接地バンプパッド３５ｂ及び第１接地ボンドパッド３６ｂと電気的に接続される。同様に、第１信号接続線３９ｃは、第１信号バンプパッド３５ｃ及び第１信号ボンドパッド３６ｃと電気的に接続される。

特に、第１電極板３７は、第１接地バンプパッド３５ｂと電気的に接続され、第１電源バンプパッド３５ａ及び第１信号バンプパッド３５ｃとは絶縁されている。従って、前述した段階において、適切なメッキレジストパターンが構成されることで、第１再配線３４と第１電極板３７とが同時に形成される。これにより、第１電極板３７は接地電極板となる。第１電極板３７は第１接地バンプパッド３５ｂ、第１接地ボンドパッド３６ｂ並びに第１接地接続線３９Ｂと一体に形成されることが望ましい。この場合、第１接地バンプパッド上に配置される第１バンプ（図２の５）は第１電極板３７と直接接触するので互い電気的に接続される。

図３Ｂに示されたように、第２再配線チップ４０は第２バンプパッド４５及び第２電極板４６を含む。第２バンプパッド４５は図２においての対応する第１バンプ５と接続される。従って、第１バンプ５は第１及び第２バンプパッド３５、４５を電気的に接続する。

第２バンプパッド４５を中心線Ｃ２と平行した方向に一列に配置させることによって、第２バンプパッド４５は対応する第２チップパッド（図２の４２）と電気的に接続される。第２バンプパッド４５は、第１電源バンプパッド３５ａ、第１接地バンプパッド３５ｂ及び第１信号バンプパッド３５ｃにそれぞれ対応し、かつこれらのそれぞれと互いに電気的に接続される第２電源バンプパッド４５ａ、第２接地バンプパッド４５ｂ及び第２信号バンプパッド４５ｃを含む。図３Ａ及び図３Ｂにおいて、第２再配線チップ４０の角Ｆ１が第１再配線チップ３０の角Ｅ１に合わされるようにする。

第２電源バンプパッド４５ａは、第２電源チップパッド（図示せず）及び外部の電源端子と電気的に接続される。類似して、第２接地バンプパッド４５ｂは、第２接地チップパッド（図示せず）及び外部の電源端子と電気的に接続される。第２信号バンプＶＭパッド４５ｃは、第２信号チップパッド（図示せず）及び外部の電源端子と電気的に接続される。

第２電極板４６は第２電源バンプパッド４５ａと電気的に接続されており、第２接地バンプパッド２１ｂ及び第２信号バンプパッド２１ｃとは絶縁されている。従って、第２電極板４６及び第２バンプパッド４５を形成する段階において、第２電源バンプパッド４５ａと第２電極板４６との間に電気的接続部が設けられるように、メッキレジストのパターンが構成されなければならない。これにより、第２電極板４６は電源電極板となる。第２電極板４６は第２電源バンプパッド４５ａと一体に形成されることが望ましい。この場合、第２電源バンプパッド４５ａと接触する第１バンプ（図２の５）は第２電極板４６と互いに電気的に接続される。

図３Ｃは、図３ＡのＴ部分に対する平面図である。図３Ｃに示されたように、第１再配線３４及び第１電極板３７は、離隔空間Ｄに互いに分離されており、電気的に絶縁されている状態である。図３Ｃにおいては、信号線を小文字Ｃで表示する。電源線及び接地線の二つのうちいずれかは第１電極板３７と互いに離隔して形成される。従って、残り一つの線は電源電極板又は接地電極板になるために電極板と電気的に接続される。

図３Ｄは、図３ＣのＩＩＩＤ-ＩＩＩＤ′に対する断面図である。図３Ｄに示されたように、第１信号接続線３９ｃは第１電極板３７と同一平面上に形成される。第１信号接続線３９ｃはまた第１電極板３７のスロット（slot）Ｙ内に配置される。従って、第１信号接続線３９ｃはコプラナー導波管（coplanar waveguide;ＣＰＷ）となる。すなわち、第１信号接続線３９ｃの厚さｔ１と関係がなく第１信号接続線３９ｃの幅Ｗ１とスロット幅Ｗ２との比率によって第１信号接続線３９ｃのインピーダンスが変化可能である。従ってマルチチップＢＧＡパッケージＭ２の設計の際、幅Ｗ１とスロット幅Ｗ２との比率を適切に設定することによって、第１信号接続線３９ｃに対するインピーダンス制御（impedance control）が可能となる。これにより、信号伝送特性が向上され得る。

このように、第１電極板３７及び第２電極板４６が相互結合されコンデンサが設けられる。すなわち、第１電極板３７及び第２電極板４６がデカプリングキャパシタ（decoupling capacitor）を形成する。こうしたデカプリングキャパシタは電源配線及びグラウンド配線に発生する電圧揺動（voltage fluctuation）による同時スイッチングノイズ（simultaneous switching noise）を減少させる。従って、再配線チップの電源供給（power delivery）特性が向上しシステムが安定的に動作できるようになる。

その上、第１電極板３７は第１再配線３４と同一層に形成され、第２電極板４６は第２バンプパッド４５と同一層に形成されるため、デカップリングコンデンサが内蔵されながらもマルチチップＢＧＡパッケージの厚さが増加されないため、薄形化の可能なマルチチップＢＧＡパッケージが提供される。

一方、第１乃至第４絶縁層３３、３８、４３、４７としては誘電膜であることが望ましい。第２及び第４絶縁層３８、４７の代わりに一つの層の誘電膜が第１及び第２電極板３７、４６間に介在され得る。こうした誘電膜は、前述した如きデカップリングコンデンサの効率性向上のために、５酸化タンタル（Ｔａ_２Ｏ_５）と共に誘電率が高く且つ比較的に薄形であることが望ましい。

また、歪みの防止と、絶縁層との接着力向上のために、第１及び第２電極板３７、４６はその表面に突出した凸部を含み、その凸部が蜂の巣ようなメッシュ（mesh）形態を有することもできる。

第１電極板３７は前述したデカップリングコンデンサの効率性向上のために、第１再配線チップ３０上で第１再配線３４を取り除く残り部分に広く形成されることが望ましい。類似して、第２電極板４６も第２再配線チップ４０上で第２バンプパッド４５を取り除く残り部分に広く形成されることが望ましい。

一方、本実施例とは反対に、第１電極板３７が第１電源バンプパッド３５ａと電気的に接続され、第１接地バンプパッド３５ｂ及び第１信号バンプパッド３５ｃとは絶縁される。同様に、第２電極板４６が第２接地バンプパッド４５ｂと電気的に接続され、第２電源バンプパッド４５ｂ及び第２信号バンプパッド４５ｃとは絶縁されることもありうる。すなわち、本実施例では電極板が基板を基準に、「基板−接地電極板−電源電極板」に積層される構成であるが、基板を基準に「基板−電源電極板−接地電極板」に積層される構成を有することもできる。

好ましくは、第１半導体チップ３１と第２半導体チップ４１とが形態及び大きさ面において互いに同一となる、本発明によるマルチチップＢＧＡパッケージＭ２がセイム・ダイ・スタック（same die stack）構造を有するようにする。

＜第２実施例＞
図４は、本発明の一実施例によるマルチチップＢＧＡパッケージＭ３を示した断面図である。本発明の実施例を説明するにあたって、先に説明され図示されたマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素については重複説明を省略する。

図４で示された通り、本発明の一実施例によるマルチチップＢＧＡパッケージＭ３は、第２０及び第３再配線チップ４０、１００、第１相互接続バンプ５、基板１、導電性ボール２、ボンディングワイヤー３及び封止材４を備える。

本実施例において第１相互接続バンプ５、基板１、導電性ボール２、ボンディングワイヤー３及び封止材４は第１実施例の場合と同様なので、これについての説明は省略する。また、第２０再配線チップ４０は、第２電極板４６が第２チップパッド４２中の第２接地チップパッド（図示せず）と電気的に接続され接地電極板となることを除いては前述した第２再配線チップと同様なのでその説明を省略する。

第３再配線チップ１００は、第３半導体チップ１０１、第５絶縁層１０３、第１接続部１０４、第３電極板１０５、第６絶縁層１０６、第２接続部１０７、第２再配線１０８、第４電極板１１１及び第７絶縁層１１２を含む。

第３半導体チップ１０１には、センターパッド型半導体チップとしてその活性面上に中央線を沿って第３チップパッド１０２が配列される。第３チップパッド１０２は活性面を覆うシリコン窒化膜の保護層（passivation layer;図示せず）を貫通する。第３チップパッド１０２は通常アルミニウムからなる。

以下では、第３再配線チップ１００を製造する方法を説明する。

まず、公知されたウエハー製造工程にて第３チップパッド１０２が設けられた第３半導体チップ１０１を準備する。

その次に、第３半導体チップ１０１上に第５絶縁層１０３及び第３金属基底層（図示せず）を連続的に形成する段階を行う。これらの段階は第１実施例の第１再配線チップ３０の場合と同じなので、その説明を省略する。

その次に、メッキレジスト（図示せず）を被覆しパターンを形成した後、銅またはニッケルのような金属をメッキして第３金属基底層上に第１接続部１０４及び第３電極板１０５を形成する。

その次に、第３金属基底層を部分的に蝕刻する段階を行う。前述したメッキが完了しメッキレジストを取り除いた後、第１接続部１０４及び第３電極板１０５をマスクにするエッチング工程により第３金属基底層を部分的に除去する。エッチング工程後、第１接続部１０４は第３金属基底層を通して対応する第３チップパッド１０２と電気的に接続される。第３電極板１０５は第３チップパッド１０２の接地パッドと電気的に接続されるが、これは図５ｂにて詳細に説明される。ここで、第１接続部１０４と第３電極板１０５とは互いに離隔して形成され、図面からは離隔空間Ｄ３で表示される。

その次に、第６絶縁層１０６を形成する段階を行う。第１接続部１０４及び第３電極板１０５上に液状の絶縁物質を所定厚さにコーティングした後、所定温度で１次硬化させて第６絶縁層１０６を形成する。第１接続部１０４が露出されるように１次硬化された絶縁物質をパターニングした後２次硬化させる。

その次に、銅またはニッケルをメッキして第６絶縁層１０６に第２接続部１０７を形成する段階を行う。しかし、第３電極板１０５が第１接続部１０４の接地接続部と電気的に接続される場合には、第２接続部１０７を形成する段階を省略することもできる。

その次に、第１接続部１０４、第６絶縁層１０６及び第２接続部１０７上にスパッタリング方法により第４金属基底層（図示せず）を形成する段階を行う。

その次に、第４金属基底層上に第２再配線１０８及び第４電極板１１１を形成する段階を行う。第４金属基底層上に適切なメッキレジストを被覆してパターンを形成する。その後、レジストパターン内に銅またはニッケルをメッキして第２再配線１０８及び第４電極板１１１を所望のパターンに形成する。このとき、第１相互接続バンプ５及びボンディングワイヤー３との接着力を強化させるためにもう一つの金属基底層を追加することもできる。

その次に、第４金属基底層を蝕刻する段階を進行する。パターンされたメッキレジストを除去し、第２再配線１０８及び第４電極板１１１をマスクにするエッチング工程により第４金属基底層を部分的に除去する。エッチング工程完了後、第２再配線１０８は第４金属基底層を通して対応する第１接続部１０４と電気的に接続される。第４電極板１１１はまた第３チップパッド１０２の電源チップパッドと電気的に接続されるが、これは図５Ａにて詳細に説明される。

ここで、第２再配線１０８と第４電極板１１１とは互いに離隔して形成され、図面からは離隔空間Ｄ４で表示される。

その次に、第７絶縁層１１２を形成する段階を行う。第２再配線１０８及び第４電極板１１１上に液状の絶縁物質をコーティングした後、これを１次硬化して第７絶縁層１１２を形成する。第３バンプパッド１０９及び第２ボンドパッド１１０が露出されるように第７絶縁層１１２をパターニングした後、第７絶縁層１１２を２次硬化させる。

図５Ａは、第３再配線チップ（図４の１００）の再配線を示した平面図であり、図５Ｂは図４におけるＶＢ-ＶＢ′に対する断面図である。参考に、図４は図５Ａ及び図５ＢにおけるＩＶ−ＩＶ′に対する断面図である。

図５Ａに示された通り、第３再配線チップ１００は第２再配線１０８及び第４電極板１１１を含む。第２再配線１０８は第３バンプパッド１０９、第２ボンドパッド１１０及び第２接続線１０８ｃを含む。

第３バンプパッド１０９は、第３電源バンプパッド１０９Ａ、第３接地バンプパッド１０９Ｂ及び第３信号バンプパッド１０９ｃを含む。第３バンプパッド１０９は、図３Ａの第１バンプパッド３５と同様なので、その説明を省略する。

第２ボンドパッド１１０は、ボンディングワイヤー（図４の３）と電気的、物理的に接続される部分である。第３再配線チップ１００上において、第２ボンドパッド１１０は両先端に沿って形成されるが、言い換えれば、Ａ３方向及びＡ４方向の端部に配置される。第２ボンドパッド１１０は、第２電源ボンドパッド１１０ａ、第２接地ボンドパッド１１０ｂ及び第２信号ボンドパッド１１０ｃを含み、島形状に配置される。

第２電源ボンドパッド１１０ａは第４電極板１１１と電気的に接続される。第２接地ボンドパッド１１０ｂは図４の第２接続部１０７と電気的に接続される。第２信号ボンドパッド１１０ｃは第２接続線１０８ｃと電気的に接続される。

第２接続線１０８ｃは、その一端が第３信号バンプパッド１０９ｃと電気的に接続され、その他端は第２信号ボンドパッド１１０ｃと電気的に接続される。すなわち、第２接続線１０８ｃは中心線Ｃ３から始まり第３信号バンプパッド１０９ｃの両端まで交互に延長される。

第４電極板１１１は、第３電源バンプパッド１０９Ａと電気的に接続されており、第３接地バンプパッド１０９Ｂ及び第３信号バンプパッド１０９ｃとは絶縁されている。従って、第２再配線１０８と第４電極板１１１とが形成される段階において、第４電極板１１１と第３電源バンプパッド１０９Ａとの間に電気的な接続部が設けられるように、メッキレジストパターンが構成されなければならない。これにより、第４電極板１１１は電源電極板となる。第４電極板１１１は、第３電源バンプパッド１０９Ａ及び第２電源ボンドパッド１１０ａと一体に形成されることが望ましい。従って、第３電源バンプパッド１０９Ａ上に配置された第１バンプ（図４の５）は第４電極板１１１と電気的に接続される。

図５Ｂに示されたように、第３再配線チップ１００は第１接続部１０４、第３電極板１０５及び第２接続部１０７を含む。

第１接続部１０４は、第１電源接続部１０４ａ、第１接地接続部１０４ｂ、第１信号接続部１０４ｃを含む。第１電源接続部１０４ａ、第１接地接続部１０４ｂ、第１信号接続部１０４ｃは各々第３チップパッド１０２の第１電源チップパッド１０２ａ、第１接地チップパッド１０２ｂ、第１信号チップパッド１０２ｃと電気的に接続される。第３電極板１０５は、第１接地接続部１０４ｂと電気的に接続されており、第１接地接続部１０４ｂ及び第１信号接続部１０４ｃと絶縁されている。従って、第１接続部１０４及び第３電極板１０５を形成する段階において、第３電極板１０５と第１接地接続部１０４ｂとの間に電気的接続部が設けられるように、メッキレジストパターンが構成されるべきである。これにより、第３電極板１０５は接地電極板となる。第３電極板１０５は第１接地接続部１０４ｂと一体に形成されることが望ましい。

第２接続部１０７は、第２接地ボンドパッド１１０ｂに対応されるように第３再配線チップ１００上下の端部に間隔をおいて配置される。第４金属基底層は第３電極板１０５上に形成された第２接続部１０７と電気的に接続される。

ちなみに、図５Ａの再配線構造と図５Ｂの再配線構造とが互いに対応するように、図５の角Ｆ２は、図５Ａの角Ｅ２に合わせられる。

前述した通り、本実施例によるマルチチップＢＧＡパッケージは、第１実施例に比べてデカップリングコンデンサがさらに追加される。従って、第１実施例にて充分なデカップリングコンデンサが不足した場合においても、本実施例ではデカップリングコンデンサの確保が可能となる。

また、第１実施例では、第１再配線（図３ａの３４）が第１電源接続線３９Ａ、第１接地接続線３９Ｂ及び第１信号接続線３９ｃを全て含むのに反して、本実施例の第２再配線（図５Ａの１０８）は第２接続線１０８ｃに対してのみ接続されている。従って、本実施例による第４電極板１１１の面積が第１実施例による第１電極板３７の面積よりも広くなるので、デカップリングコンデンサの効果がさらに向上する。

本実施例では、すべて３つの電極板を採用したが、必要に応じて３ケ以上の電極板を採用することも可能である。但し、複数個の板を用いた場合、隣接した二つの板のうち一つは、電源板でなければならなく、他の電極板は接地電極板となることが望ましい。本実施例においては、電極板が基板を基準に「基板−接地板−電源板−接地板」に積層される構成であるが、「基板−電源板−接地板−電源板」に積層される構成を有することもできる。

＜第３実施例＞
図６は、本発明の一実施例によるマルチチップＢＧＡパッケージＭ４を示した断面図である。本発明の実施例を説明するにあたって、先に説明し図示されたマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同様の参照符号を与えて引用する。

図６にて示された通り、本発明の一実施例によるマルチチップＢＧＡパッケージＭ４は、第４及び第５再配線チップ２００、３００、第１相互接続バンプ５、第２相互接続バンプ６、基板１、導電性ボール２、ボンディングワイヤー３及び封止材４を備える。

本実施例において、第１相互接続バンプ５、基板１、導電性ボール２、ボンディングワイヤー３及び封止材４は第１実施例の場合と同様のため、これに関する説明は省略する。

第４再配線チップ２００は、第２実施例の第３再配線チップと類似するように、第３半導体チップ１０１、第５節年層１０３、第１接続部１０４、第３電極板１０５、第６絶縁層１０６、及び第２接続部１０７を含む。第３再配線チップと異なり、第４再配線チップは第３再配線２０８、第５電極板２１１及び第８絶縁層２０５をさらに含む。

以下では、第４再配線チップ２００を製造する方法を説明する。

第３半導体チップ１０１が設けられる段階から第４金属基底層を蝕刻する段階までは第２実施例の第３再配線チップ１００と同一であり、第３再配線２０８及び第５電極板２１１を形成する工程は、図４に示された第２実施例の第２再配線１０８及び第４電極板１１１を形成する工程と同様である。

その次の工程として、第８絶縁層２０５を形成する段階を行う。第３再配線２０８及び第５電極板２１１上に液状の絶縁物質をコーティングした後、これを１次硬化して第８絶縁層２０５を形成する。第３及び第４バンプパッド１０９、２０９及び第２ボンドパッド１１０を露出させる露出部が形成されるよう１次硬化された絶縁物質をパターニングする。第３再配線２０８の露出部を２次硬化させる。

第５再配線チップ３００は、第５半導体チップ３０１、第５チップパッド３０２、第９絶縁層３０３、第４再配線３０４、第６電極板３０７及び第１０絶縁層３０８を含む。

以下では、第５再配線チップ３００を製造する方法を説明する。

まず、第５チップパッド３０２が設けられた第５半導体チップ３０１を準備する。

そして、公知されたウエハー製造方法により第９絶縁層３０３を形成する段階を行う。第５半導体チップ３０１上に液状の絶縁物質を所定厚さにコーティングした後、所定温度で１次硬化させて第９絶縁層３０３を形成する。第５チップパッド３０２が露出されるように１次硬化された絶縁物質をパターニングした後２次硬化させる。

その次に、第９絶縁層３０３及び露出された第５チップパッド３０２上にスパッタリング方法により第５金属基底層（図示せず）を形成する段階を行う。

その次に、第５金属基底層上に第４再配線３０４及び第６電極板３０７を形成する段階を行う。

第５金属基底層上にメッキレジスト（図示せず）を塗布する。レジストパターン内に銅またはニッケルのような金属をメッキし、第４再配線３０４及び第６電極板３０７は所望のパターンを提供する。

その次に、第５金属基底層を蝕刻する段階を行う。メッキレジストを除去した後、第４再配線３０４及び第６電極板３０７をマスクにして第５金属基底層を部分的に取り除く。エッチング工程完了後、第４再配線３０４は第５金属基底層を通して第５チップパッド３０２と電気的に接続される。第６電極板３０７は第５チップパッド３０２中の接地チップパッド（図示せず）と電気的に接続されるが、これは図７ｂにて詳細に説明される。ここで、第４再配線３０４及び第６電極板３０７は互いに離隔して形成されており、図面からは離隔空間Ｄ５で表示される。

その次に、第１０絶縁層３０８を形成する段階を行う。第４再配線３０４及び第６電極板３０７上に液状の絶縁物質をコーティングした後、これを１次硬化して第１０絶縁層３０８を形成する。第５バンプパッド３０５及び第６バンプパッド３０６を露出させる露出部が形成されるよう１次硬化された絶縁物質をパターニングする。その後、露出部を２次硬化させる。

第２相互接続バンプ６は、第４及び第６バンプパッド２０９、３０６に介在され、第４及び第６バンプパッド２０９、３０６と電気的に接続される。従って、第３再配線２０８とボンディングワイヤー３とが電気的に接続される接点から第３チップパッド１０２までの電気信号の伝達経路上に２つのバンプ５、６が配置される。同様に、第４再配線３０４上にも２つ個のバンプ５、６が配置される。

図７Ａは、第４再配線チップ（図６の２００）の再配線を示した平面図であり、図７Ｂは、第５再配線チップ（図６の３００）の再配線を表した平面図である。図６は、図７Ａ及び図７ＢでのＶＩ−ＶＩ′に対する断面図である。

図７Ａに示された通り、第４再配線チップ２００は第３再配線２０８及び第５電極板２１１を含む。第３再配線２０８は、第３バンプパッド１０９、第２ボンドパッド１１０、第３接続線２０８ｃ、第４バンプパッド２０８ｄ及び第４バンプパッド２０９を含む。

第３バンプパッド１０９及び第２ボンドパッド１１０は、図５Ａに示された第２実施例の第３再配線チップ１００の場合と同様である。

第３接続線２０８ｃはその一端が第３信号バンプパッド１０９ｃと電気的に接続され、その他端は第４バンプパッド２０９と電気的に接続される。すなわち、第３接続線２０８ｃは、中心線Ｃ５から始まり第４再配線チップ２００のＡ５方向及びＡ６方向の端部まで交互に延長される。

類似するように、第４接続線２０８ｄはその一端が第４バンプパッド２０９と電気的に接続され、その他端は第２信号ボンドパッド１１０ｃと電気的に接続される。

第４バンプパッド２０９は第３信号バンプパッド１０９ｃと第２信号ボンドパッド１１０ｃとの間に配置され、この二つとそれぞれ電気的に接続される。第４バンプパッド２０９上には第２バンプ（図６の６）が配置され、第２バンプ６と電気的に接続される。

第５電極板２１１は、第３電源バンプパッド１０９Ａと電気的に接続されており、第３接地バンプパッド１０９Ｂ及び第１信号バンプパッド１０９ｃとは絶縁されている。従って、第３再配線２０８と第５電極板２１１とが形成される段階において、第５電極板２１１と第３電源バンプパッド１０９Ａとの間に電気的な接続部が設けられるよう、メッキレジストパターンが構成されなければならない。これにより、第５電極板２１１は電源電極板となる。第５電極板２１１は第３電源バンプパッド１０９Ａ及び第２電源ボンドパッド１１０ａと一体に形成されることが望ましい。従って、第３電源バンプパッド１０９Ａ上に配置された第１バンプ（図６の５）は第５電極板２１１と互いに電気的に接続される。

図７Ｂにて示されたように、第５再配線チップ３００は第４再配線３０４及び第６電極板３０７を含む。

第４再配線３０４は、第５バンプパッド３０５、第６バンプパッド３０６、第５接続線３０４ｃを含む。

第５及び第６バンプパッド３０５、３０６はそれぞれ図７Ａの第３及び第４バンプパッド１０９、２０９に対応するように、第５再配線チップ３００上に配置される。

第５接続線３０４ｃは、図７Ａの第３接続線２０８ｃに対応するように第５再配線チップ５０上に配置される。第５接続線３０４ｃの一端は第５信号バンプパッド３０５ｃと電気的に接続され、第５接続線３０４ｃの他端は第６バンプパッド３０６と電気的に接続される。第６バンプパッド３０６上には第２バンプ（図６の６）が配置される。従って、第２バンプ６は、第６バンプパッド３０６と第４バンプパッド２０９とを電気的に接続させる。

第５接続線３０４ｃ及び第６バンプパッド３０６を除き、第６電極板３０７は図３Ｂの第２電極板４６と同様なので、その説明を省略する。

図７Ａにおける再配線構造と図７Ｂでの再配線構造とが互いに対応するように、図７Ｂの角Ｆ３は、図７Ａの角Ｅ３と合わせられるようにする。

このように、本実施例のパッケージＭ４は、第２実施例に比べて第４バンプパッド２０９、第６バンプパッド３０６及び第２相互接続バンプ６がさらに備える。従って、第３再配線（図６の２０８）とボンディングワイヤー３との接点Ｎ１から第３及び第５チップパッド１０２、３０２までそれぞれのインダクタンス及び抵抗が低減される。

図８Ａは、図６にて第２バンプ６が除去された状態における接点Ｎ１から接点Ｎ５までに対するインダクタンスを示した回路図であり、図８Ｂは図６での接点Ｎ１から接点Ｎ５までに対するインダクタンスを示した回路図である。ここで、インダクタンスＬ１は、接点Ｎ１から接点Ｎ２までのインダクタンス値である。同様に、インダクタンスＬ２は接点Ｎ２から接点Ｎ３までのインダクタンス値である。インダクタンスＬ３は、接点Ｎ３から接点Ｎ５までのインダクタンス値である。インダクタンスＬ４は、接点Ｎ２から接点Ｎ４までのインダクタンス値である。インダクタンスＬ５は、接点Ｎ４から接点Ｎ５までのインダクタンス値である。

図８Ａは、対向する２つの再配線チップ間に、第１バンプ５だけが融着され第２実施例の場合と類似した場合である。この場合に、接点Ｎ１から接点Ｎ３までのインダクタンスＬ１０は次の通りである。

ここで、インダクタンスＬ１０は、第３再配線チップ（図４の１００）に含まれた再配線に対するインダクタンスと見ることができる。

この場合、接点Ｎ１から接点Ｎ５までのインダクタンスＬ２０は次の通りである。

ここで、インダクタンスＬ２０は、図４の第２０再配線チップ４０１に含まれた再配線に対するインダクタンスと見ることができる。

図８Ｂは、対向する２つの再配線チップ間に第１及び第２バンプ５、６が融着される本実施例のような場合である。この場合に、接点Ｎ１から接点Ｎ３までのインダクタンスＬ３０は次の通りである。

ここで、インダクタンスＬ３０は、図６の第４再配線チップ２００に含まれた再配線に対するインダクタンスである。

この場合、接点Ｎ１から接点Ｎ５までのインダクタンスＬ４０は次の通りである。

ここで、インダクタンスＬ４０は、図６の第５再配線チップ３００に含まれた再配線に対するインダクタンスである。

ところが、図６を参照して、第３及び第４再配線２０８、３０４の材質と形状が互いに同一であれば、インダクタンスＬ５はインダクタンスＬ２と同じようになる。また、実際において、第１及び第２バンプ５、６に対するインダクタンスは接点Ｎ２から接点Ｎ３までのインダクタンスに比べて非常に小さいため、第１及び第２バンプ５、６に対するインダクタンスＬ３及びＬ４は無視することができる。これにより、インダクタンスＬ２０、Ｌ３０及びＬ４０は、それぞれインダクタンスＬ２１、Ｌ３１及びＬ４１に転換が可能で、その式は次の通りである。

数１及び数６において、Ｌ１０ > Ｌ３であり、数５及び数７において、Ｌ２１ > Ｌ４１であるので、本実施例の再配線構造によってインダクタンス値が低減されることが分かる。抵抗成分も同様に見られる。

従って、本発明によるマルチチップＢＧＡパッケージにおいて一対の再配線チップ間におけるスタブ（stub）現象が減少し、信号入出力の高速化の可能な高速半導体装置の具現が可能となる。

こうした形態のインダクタンス減少は、電源線または接地線に適用されたときに最も効果が大きい。これに対しては下記の第４実施例にて後述される。

本実施例では、第３、第５及び第６電極板１０５、２１１、３０７を含むデカップリングコンデンサが設けられる場合を想定した。しかし、このようなデカップリングコンデンサが排除されても、第４バンプパッド２０９、第６バンプパッド３０６及び第２相互接続バンプ６がさらに備わった構成だけであっても、インダクタンス及び抵抗が減少され半導体の動作特性が向上され得るということは、本発明が属する分野における通常の知識を有する者にとっては自明なことであろう。

一方、図７Ａにおける第３及び第４接続線２０８ｃ、２０８ｄと、図７Ｂにおける第５接続線３０４ｃとは第１実施例にて前述したコプラナー導波管となることもできる。さらに、図６で示されたように、第３及び第４接続部２０８ｃ、２０８ｄを含む第３再配線２０８が第３電極板１０５上に配置されるため、第３及び第４接続線２０８ｃ、２０８ｄはコンダクター・バックド・コプラナー導波管（conductor backed；ＣＰＷ）となることもできる。従って、第３及び第４接続線２０８ｃ、２０８ｄから発生する熱に対する熱の放出効果が向上する。

＜第４実施例＞
図９Ａは、本発明の第４実施例によるマルチチップＢＧＡパッケージの第６再配線チップ６０の再配線を示した平面図であり、図９Ｂは、本発明の第４実施例によるマルチチップＢＧＡパッケージの第７再配線チップ７０の再配線を示した平面図である。

本発明の実施例を説明するにあたって、先に説明され図示されたマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同じ参照符号を与えて引用する。

本実施例では、第３実施例と比較して再配線形態が変更された事項について説明する。こうした再配線形態の変更による些細な変更事項は詳細に説明されない。

図９Ａに示されたように、第６再配線チップ６０は、第６半導体チップ（図示せず）、第１センターパッド６１、第６接続線６２、第７接続線６７、第７バンプパッド６４、第１ラージパッド６６及び第７電極板６３を含む。第６半導体チップは、第３半導体チップ（図６の１０１）と同様である。

第１センターパッド６１は中心線Ｃ７を沿って第６再配線チップ６０上に一列に配列される。第１センターパッド６１は、第１電源センターパッド６１ａ、第１接地センターパッド６１ｂ及び第１信号センターパッド６１ｃを含む。

第１電源センターパッド６１ａは、第６半導体チップ（図示せず）の第６電源チップパッド（図示せず）及び外部の電源端子と電気的に接続される。類似して、第１接地センターパッド６１ｂは、第６半導体チップ（図示せず）の第６接地チップパッド（図示せず）及び外部の電源端子と電気的に接続される。同様に、第１信号センターパッド６１ｃは、第６半導体チップ（図示せず）の第６信号チップパッド（図示せず）及び外部の電源端子と電気的に接続される。

第６接続線６２は、第７電源接続線６２ａ、第７接地接続線６２ｂ及び第７信号接続線６２ｃを含む。

第６電源接続線６２ａはその一端が第１電源センターパッド６１ａと電気的に接続され、その他端は第７電源バンプパッド６４ａと電気的に接続される。これと類似して、第６接地接続線６２ｂはその一端が第１接地センターパッド６１ｂと電気的に接続され、その他端は第７接地バンプパッド６４ｂと電気的に接続される。

第７接続線６７はその一端が第７信号バンプパッド６４ｃと電気的に接続され、その他端は第１信号ラージパッド６６ｃと電気的に接続される。

第７バンプパッド６４は、第７電源バンプパッド６４ａ、第７接地バンプパッド６４ｂ及び第７信号バンプパッド６４ｃを含む。第７バンプパッド６４上には、第３実施例と同じ第１相互接続バンプ（図６の５）が配置され第７バンプパッド６４と電気的に接続される。

第７電源バンプパッド６４ａは、第６電源接続線６２ａと電気的に接続される。第７接地バンプパッド６４ｂは第６接地接続線６２ｂと電気的に接続される。第７信号バンプパッド６４ｃは、第６信号接続線６２ｃと第７接続線６２との間に配置され、第６信号接続線６２ｃ及び第７接続線６２と電気的に接続される。

第７バンプパッド６４は、第６再配線チップ６０の中心線Ｃ７に対してそれぞれ互いに異なる高さ、すなわち、Ｈ１乃至Ｈ４を有するため、第６接続線は長さ面において互いに異なる。

第１ラージパッド６６は、第１電源ラージパッド６６ａ、第１接地ラージパッド６６ｂ及び第１信号ラージパッド６６ｃを含む。第１ラージパッド６６は、図７Ａにおける第４バンプパッド２０９と第２信号ボンドパッド１１０ｃの機能とが結合された形態の複合パッドである。従って、第１ラージパッド６６はボンディングワイヤーだけではなく、第２相互接続バンプ（図６の６）とつながり合って電気的に接続される。第１ラージパッド６６の適切な機能確保のために、その形状は楕円形であることが望ましい。

第１電源ラージパッド６６ａは、第６再配線チップ上において両先端部に距離を置いて配置され、第７電極板６３と電気的に接続される。従って、第１電源ラージパッド６６ａが第７電極板６３と一体に形成されるようにすることが望ましい。第１接地ラージパッド６６ｂ及び第１信号ラージパッド６６ｃも、第６再配線チップ６０上において両端部に距離を置いて配置される。第１信号ラージパッド６６ｃは第７接続線６７と電気的に接続される。

第７電極板６３は図７Ａの第５電極板２１１と形状においては若干差異があるものの、その機能が同一であるため、その詳細な説明を省略する。

図９Ｂに図示したように、第７再配線チップ７０は、第７半導体チップ（図示せず）、第２センターパッド７１、第８接続線７２、第９接続線７７、第８バンプパッド７４、第９バンプパッド７６及び第８電極板７３を含む。ここで、第７半導体チップは図６の第５半導体チップ３０１と同一である。

第２センターパッド７１は、第２電源センターパッド７１ａ、第２接地センターパッド７１ｂ及び第２信号センターパッド７１ｃを含み、第７半導体チップの対応するチップパッドと電気的に接続される。第２電源センターパッド７１ａ、第２接地センターパッド７１ｂ及び第２信号センターパッド７１ｃはそれぞれ図９Ａの第１センターパッド６１に対応するように中心線Ｃ８に平行した方向に第７再配線チップ７０上に一列に配列される。

第８接続線７２は、第８電源接続線７２ａ、第８接地接続線７２ｂ及び第８信号接続線７２ｃを含む。第８電源接続線７２ａ、第８接地接続線７２ｂ及び第８信号接続線７２ｃは、それぞれ図９Ａの第６接続線６２に対応するよう、第７再配線チップ７０上に形成される。

第９接続線７７は、図９Ａの第７接続線６７に対応するように第７再配線チップ７０上に形成される。

第８バンプパッド７４は、第８電源バンプパッド７４ａ、第８接地バンプパッド７４ｂ及び第８信号バンプパッド７４ｃを含む。第８バンプパッド７４は図９Ａの第７バンプパッド６４に対応するように、第７再配線チップ７０上に形成される。第８バンプパッド７４上には、図６の第１相互接続バンプ５が配置され第８バンプパッド７４と電気的に接続される。従って、第８バンプパッド７４は、第１バンプ５を媒介として第７バンプパッド６４と互いに電気的に接続される。

第９バンプパッド７６は、第９接地バンプパッド７６ｂ及び第９信号バンプパッド７６ｃを含む。第９接地バンプパッド７６ｂ及び第９信号バンプパッド７６ｃはそれぞれ図９Ａの第１接地ラージパッド６６ｂ及び第１信号ラージパッド６６ｃに対応するように、第７再配線チップ７０上に形成される。第９バンプパッド７６上には、図６の第２相互接続バンプ（図６の６）が配置され、この二つが互いに電気的に接続される。従って、第９バンプパッド７６は第２バンプ６を媒介として第１ラージパッド（図９Ａの６６）と互いに電気的に接続される。

第８電極板７３は、図７Ｂの第６電極板５３と若干の形状差はあるが、その機能は同一したものと見なされるため説明を省略する。

第６及び第７再配線チップ６０、７０の再配線構造が対応するために、第６及び第７再配線チップ６０、７０をマルチチップＢＧＡパッケージ内に実装する際、角Ｅ４と角Ｆ４とが互いに合わされるようにする。

半導体製造工程上のプロセスの安全性及び迅速性のために、第６及び第７再配線チップ６０、７０上のそれぞれの再配線は互いに対称となるようにすることが望ましい。

前述の図６にて説明した通り、第３実施例では、信号線にのみ適用された第２相互接続バンプ６を提供している。しかし、本実施例によって、第２バンプ６は信号線だけでなく接地線にも適用が可能である。従って、電気パスインダクタンスを極力減少させることができる。第２バンプは電源線にも適用され得る。

特に、９Ａ及び９Ｂに図示されたように、本実施例では第７及び第８バンプパッド６４、７４がそれぞれ中心線Ｃ７及びＣ８に対して段差を有する構造を持つ。このような構造により、上記バンプパッドに形成された第１相互接続バンプもまたジグザグ方式により配置される。従って、第１バンプ５が中心線Ｃ８と平行した方向に沿って一列に配列されるときより、一層粗密に各再配線が配置され得る。すなわち、性能の低下のないチップとパッケージの小型化が可能となる。

＜第５実施例＞
図１０Ａは、本発明の第５実施例によるマルチチップＢＧＡパッケージ中から第８再配線チップ８０の再配線を概略的に示した平面図であり、図１０Ｂは、本発明の第５実施例によるマルチチップＢＧＡパッケージ中から第９再配線チップ９０の再配線を概略的に示した平面図である。

本発明の実施例を説明するにあたって、先に説明され図示されたマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同じ参照符号を与えて引用する。

本実施例では、第４実施例と比較して再配線形態が変更された事項について説明する。こうした再配線形態の変更による些細な変更事項については説明を省略する。

図１０Ａに図示したように、第８再配線チップ８０は、第４実施例における第６再配線チップ６０と同一であるため説明を省略する。

図１０Ｂに示された通り、第９再配線チップ９０は、第２センターパッド７１、第８接続線７２、第８バンプパッド７４、第９接地バンプパッド７６ｂ及び第９電極板９３を含む。

第２センターパッド７１、第８接続線７２、第８バンプパッド７４及び第９接地バンプパッド７６ｂは第４実施例の第７再配線チップ７０と同一であるため説明を省略する。また、第９電極板９３は、その形状が第４実施例の第８電極板７３と若干差異はあるものの、その機能は第４実施例の第８電極板７３と同一であるため説明を省略する。

第８及び第９再配線チップ８０、９０の再配線構造が対応するように、第８及び第９再配線チップ８０、９０をマルチチップＢＧＡパッケージ内に実装する際、角Ｅ５と角Ｆ５とが互いに合わされるようにする。

＜第６実施例＞
図１１Ａは、本発明の一実施例によるマルチチップＢＧＡパッケージのうち第１０再配線チップ１５０の再配線を概略的に示した平面図であり、図１１Ｂは、本発明の一実施例によるマルチチップＢＧＡパッケージのうち第１１再配線チップ１６０の再配線を概略的に示した平面図である。

本発明の実施例を説明するにあたって、先に説明され図示されたマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同じ参照符号を与えて引用する。

本実施例では、第４実施例と比較して再配線チップの活性面上に配置された再配線形態が変更された事項について説明する。こうした再配線形態の変更による些細な変更事項についての説明は省略する。

図１１Ａに示されたように、第１０再配線チップ１５０は、第１センターパッド６１、第２ラージパッド１５６、第６接続線６２、第７バンプパッド６４、第１０接続線１５７及び第１０電極板１５３を含む。

第１センターパッド６１、第６接続線６２、第７バンプパッド６４は第４実施例と同一であるため説明を省略する。また、第１０電極板１５３はその形状が第４実施例の第７電極板６３と若干差異はあるものの、その機能は第４実施例の第７電極板６３と同一であるため説明を省略する。

第２ラージパッド１５６は、第２電源ラージパッド１５６ａ、第２接地ラージパッド１５６ｂ及び第２信号ラージパッド１５６ｃを含む。第２ラージパッド１５６は、第１０再配線チップ１５０上の４端部のそれぞれに配置される。第２ラージパッド１５６は、対応する第１センターパッド６１の最も近い端部に配置される。例えば、図１１Ａで示されたように、Ｑ１部分に該当する第２ラージパッド１５６は左側端部に、Ｑ２部分に該当する第２ラージパッド１５６は第４実施例と共に上下側端部に、Ｑ３部分に該当する第２ラージパッド１５６は右側端部にそれぞれ配置される。

第１０接続線１５７はその一端が第７信号バンプパッド６４ｃと電気的に接続され、その他端は第７信号ラージパッド１５６ｃと電気的に接続される。

図１１Ｂに示されたように、第１１再配線チップ１６０は、第２センターパッド７１、第８接続線７２、第１１接続線１６７、第８バンプパッド７４、第１０バンプパッド１６６及び第１１電極板１６３を含む。

第２センターパッド７１、第８接続線７２及び第８バンプパッド７４は第４実施例と同一であるため説明を省略する。また、第１１電極板１６３はその形状が第４実施例の第８電極板７３と若干差異はあるものの、その機能は第４実施例の第８電極板７３と同一であるため説明を省略する。

第１１接続線１６７は、図１１Ａの第１０接続線１５７に対応するように第１１再配線チップ１６０上に配置される。

第１０バンプパッド１６６は、第１０接地バンプパッド１６６ｂと第１０信号バンプパッド１６６ｃとを含む。第１０接地バンプパッド１６６ｂ及び第１０信号バンプパッド１６６ｃはそれぞれ図１１Ａの第２接地ラージパッド１５６ｂ及び第２信号ラージパッド１５６ｃに対応するように、第１１再配線チップ１６０上に配置される。

第１０及び第１１再配線チップ１５０、１６０のそれぞれの再配線間の対応条件が満足されるように、第１０及び第１１再配線チップ１５０、１６０をマルチチップＢＧＡパッケージ内に実装する時、図１１ａの角Ｅ６と図１１ｂの角Ｆ６とが互いに合わされるようにする。

半導体製造工程上のプロセスの安全性及び迅速性のために、第１０及び第１１再配線チップ１５０、１６０をマルチチップＢＧＡパッケージ内に実装する時、角Ｄ６と角Ｆ６とが互いに合わされるようにする。

半導体製造工程上のプロセスの安全性及び迅速性のために、第１０及び第１１再配線チップ１５０、１６０上のそれぞれの再配線は互いに対称となるようすることが望ましい。

このように、本実施例では、第２ラージパッド（図１１ａの１５６）と、これに対応する第１０バンプパッド（図１１ｂの１６６）とが採用される構成によって、第２ラージパッド１５６及び第１０バンプパッド１６６が第１０及び第１１再配線チップ１５０、１６０上において、４端部のいずれにも近接に配置される。従って、図６に示されたように第２相互接続バンプ６が、第２ラージパッド１５６と第１０バンプパッド１６６との間に融着される。

第２バンプ６が上部再配線チップ、すなわち第１１再配線チップ１６０を支持するための受け台の役割を行うため、第１０再配線チップ１５０に対する第１１再配線チップ１６０の姿勢安全性が向上される。また、Ｑ１部分及びＱ３部分における信号線の長さが短くなり、その信号線のインダクタンス及び抵抗が減少するため、信号伝達特性が向上される。

＜第７実施例＞
図１２Ａは、本発明の第７実施例によるマルチチップＢＧＡパッケージ中から第１２再配線チップ１７０の再配線を概略的に示した平面図であり、図１２Ｂは、本発明の第７実施例によるマルチチップＢＧＡパッケージ中から第１３再配線チップ１８０の再配線を概略的に示した平面図である。

本発明の実施例を説明するにあたって、上記にて説明し図示したマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同じ参照符号を与えて引用する。

本実施例では、第６実施例と比較して再配線形態における、変更された事項について説明する。こうした再配線形態の変更による些細な変更事項については説明を省略する。

図１２Ａに示された通り、第１２再配線チップ１７０は、第１センターパッド６１、第２ラージパッド１５６、第６接続線６２、第１０接続線１５７、第７バンプパッド６４、第１２電極板１７３及び第１ダミーパッド１７７を含む。ここで、符号「ｄ」はダミーパッドを示す。

第１センターパッド６１、第２ラージパッド１５６、第６接続線６２、第１０接続線１５７及び第７バンプパッド６４は、第６実施例の第１０再配線チップ１５０と同一であるためその説明を省略する。また、第１２電極板１７３は、その形状が第６実施例の第１０電極板１５３と若干差異はあるものの、その機能は第６実施例の第１０電極板１５３と同一である為その説明を省略する。

第１ダミーパッド１７７は、第１２再配線チップ１７０の４角のそれぞれの付近に配置される。換言すると、二つの第１ダミーパッド１７７は、各角の先に向かって形成される。第１ダミーパッド１７７は、所定の離隔空間によって第１２電極板１７３と絶縁される。第１ダミーパッド１７７上には、ダミーボール（dummy ball;図示せず）がさらに配置され、第１ダミーパッド１７７はそのダミーボールとつながり合って融着される。

図１２Ｂに示されたように、第１３再配線チップ１８０は、第２センターパッド７１、第８接続線７２、第１１接続線１６７、第８バンプパッド７４、第１０バンプパッド１６６、第１３電極板１８３及び第２ダミーパッド１８７を含む。

第２センターパッド７１、第８接続線７２、第１１接続線１６７、第８バンプパッド７４及び第１０バンプパッド１６６は第６実施例と同一あるためその説明を省略する。また、第１３電極板１８３は、その形状が第６実施例の第１１電極板１６３と若干差異はあるものの、その機能は第６実施例の第１１電極板１６３と同一であるためその説明を省略する。

第２ダミーパッド１８７は、図１２Ａの第１ダミーパッド１７７に対応するように第１３再配線チップ１８０上に配置される。第２ダミーパッド１８７が第１３電極板１８３と絶縁されるように、第２ダミーパッド１８７と第１３電極板１８３との間には所定の離隔空間が設けられる。第２ダミーパッド１８７上には、そのダミーボールが配置され、第２ダミーパッド１８７はそのダミーボールと互いにつながり合っている。こうしたダミーボールは第１２再配線チップ１７０に対し、第１３再配線チップ１８０を支持するための受け台の役割を行う。

第１２及び第１３再配線チップ１７０、１８０それぞれの再配線構造が対応するように、第１２及び第１３再配線チップ１７０、１８０をマルチチップＢＧＡパッケージ内に実装する時、角Ｅ７と角Ｆ７とが互いに合わされるようにする。

半導体製造工程上のプロセスの安全性及び迅速性のために、第１２及び第１３再配線チップ１７０、１８０上のそれぞれの再配線は互いに対称となるようにすることが望ましい。

このように、本実施例では、第１及び第２ダミーパッド１７７、１２８が採用される構成として、第１２再配線チップ１７０に対し、第１３再配線チップ１８０の姿勢の安全性が一層向上する。

＜第８実施例＞
図１３は、本発明の第８実施例によるマルチチップＢＧＡパッケージＭ５を概略的に示した断面図である。

本発明の実施例を説明するにあたって、上記にて説明し図示したマルチチップＢＧＡパッケージの構成要素と同じ構成及び機能を有する構成要素に対しては同じ参照符号を与えて引用する。

本実施例では、第３実施例と比較して再配線チップの積層形態が変更された事項について説明する。こうした積層形態の変更による些細な変更事項についてはその説明を省略する。

図１３で示された通り、本実施例によるマルチチップＢＧＡパッケージＭ５は、第１マルチチップ４００、第２マルチチップ５００、基板８００、ボンディングワイヤー３、第２ボンディングワイヤー６００、第２封止材７００及び導電性ボール９００を備える。

第１マルチチップ４００は、第４及び第５再配線チップ２００、３００、そして第１及び第２バンプ５６を含む。第４及び第５再配線チップ２００、３００、そして第１及び第２バンプ５６も第３実施例と同一であるためその説明を省略する。

第２マルチチップ５００は、第１マルチチップ４００と同一であるか、対応する構造を有する。第２マルチチップ５００の底面は、第１マルチチップ４００の上面に接着固定される。

基板８００は、その第１マルチチップ４００の底面を支持固定する。基板８００の底面には外部とマルチチップＢＧＡパッケージＭ５とを電気的に接続する第２導電性ボール９００が配置される。

ボンディングワイヤー３は、第１マルチチップ４００の第４再配線チップ２００と基板８００とを互いに電気的に接続する。第２ボンディングワイヤー６００は第２マルチチップ５００と基板８００とを電気的に接続する。第２封止材７００は、基板８００の上面に形成され、第１及び第２マルチチップ４００、５００、ボンディングワイヤー３、第２ボンディングワイヤー６００を封止する。

このように、本実施例では、第２マルチチップ５００がさらに採用されることによって、基板１が占める単位面積あたり設けられる半導体チップの数量が増加する。

従来のマルチチップＢＧＡパッケージの一例を示した断面図である。 本発明の１実施例によるマルチチップＢＧＡパッケージを示した断面図である。 本発明の第１実施例によるマルチチップＢＧＡパッケージの第１再配線チップを示した平面図である。 本発明の第１実施例よるマルチチップＢＧＡパッケージの第２再配線チップを示した平面図である。 図３ＡのＴ部分に対する拡大平面図である。 図３ＣのＩＩＩＤ−ＩＩＩＤ′に対する断面図である。 本発明の第２実施例によるマルチチップＢＧＡパッケージを示す断面図である。 本発明の第２実施例によるマルチチップＢＧＡパッケージの第３再配線チップに対する再配線を示した平面図である。 図４でのＶＢ-ＶＢ′に対する断面図である。 本発明の第３実施例によるマルチチップＢＧＡパッケージを示した断面図である。 本発明の第３実施例によるマルチチップＢＧＡパッケージの第４再配線チップに対する再配線を示した平面図である。 本発明の第３実施例によるマルチチップＢＧＡパッケージの第５再配線チップに対する再配線を示した平面図である。 図６において第２バンプが除去された状態における接点Ｎ１から接点Ｎ５までに対するインダクタンスを示した回路図である。 図６における接点Ｎ１から接点Ｎ５までに対するインダクタンスを示した回路図である。 本発明の第４実施例によるマルチチップＢＧＡパッケージの第６再配線チップに対する再配線を示した平面図である。 本発明の第４実施例によるマルチチップＢＧＡパッケージの第７再配線チップに対する再配線を示した平面図である。 本発明の第５実施例によるマルチチップＢＧＡパッケージの第８再配線チップに対する再配線を示した平面図である。 本発明の第５実施例によるマルチチップＢＧＡパッケージの第９再配線チップに対する再配線を示した平面図である。 本発明の第６実施例によるマルチチップＢＧＡパッケージの第１０再配線チップに対する再配線を示した平面図である。 本発明の第６実施例によるマルチチップＢＧＡパッケージの第１１再配線チップに対する再配線を示した平面図である。 本発明の第７実施例によるマルチチップＢＧＡパッケージの第１２再配線チップに対する再配線を示した平面図である。 本発明の第７実施例によるマルチチップＢＧＡパッケージの第１３再配線チップに対する再配線を示した平面図である。 本発明の第８実施例によるマルチチップＢＧＡパッケージを示した断面図である。

符号の説明

１ 基板
２ 導電性ボール
３ ボンディングワイヤー
４ 封止材
５ 第１バンプ
６ 第２バンプ
１０２ 第３チップパッド
１０５ 第３電極板
１０９ 第３バンプパッド
１１０ 第２ボンディングパッド
２００ 第４再配線チップ
２０８ 第３再配線
２０９ 第４バンプパッド
３００ 第５再配線チップ
３０２ 第５チップパッド
３０４ 第４再配線
３０５ 第５バンプパッド
３０６ 第６バンプパッド
３０７ 第６電極板

Claims (31)

1. 第１電極板と結合された第１半導体チップと、第２電極板と結合された第２半導体チップと、前記第１半導体チップと結合された第１再配線と、前記第２半導体チップと結合された第２再配線と、前記第１及び第２再配線を電気的に接続する複数個の第１相互接続バンプとを含むマルチチップパッケージにおいて、
   前記第１及び第２電極板は、前記第１及び第２半導体チップ間にデカップリングコンデンサを提供するように配置され、前記第１電極板は前記第１再配線と同一平面上に形成され、前記第１半導体チップ、第１電極板及び第１再配線は第１再配線チップを構成し、前記第２半導体チップ、第２電極板及び第２再配線は第２再配線チップを構成することを特徴とするマルチチップＢＧＡパッケージ。
2. 前記第１半導体チップは第１チップパッドをさらに含むことを特徴とする請求項１に記載のマルチチップＢＧＡパッケージ。
3. 前記第１チップパッドは、第１電源チップパッドを含むことを特徴とする請求項２に記載のマルチチップＢＧＡパッケージ。
4. 前記第１チップパッドは第１接地チップパッドを含むことを特徴とする請求項２に記載のマルチチップＢＧＡパッケージ。
5. 前記第１再配線は前記第１半導体チップ上に形成され、前記第１チップパッドと電気的に接続されていることを特徴とする請求項２に記載のマルチチップＢＧＡパッケージ。
6. 前記第１電極板は、前記第１半導体チップ上に形成され、前記第１チップパッドと電気的に接続されることを特徴とする請求項５に記載のマルチチップＢＧＡパッケージ。
7. 前記第２半導体チップは、前記第１チップパッドと電気的に接続される第２チップパッドをさらに含むことを特徴とする請求項６に記載のマルチチップＢＧＡパッケージ。
8. 前記第１電極板は第１電源チップパッドと接続され、前記第２電極板は第２接地チップパッドと接続されることを特徴とする請求項７に記載のマルチチップＢＧＡパッケージ。
9. 第１電極板は第１接地チップパッドと接続され、前記第２電極板は第２電源チップパッドと接続されることを特徴とする請求項７に記載のマルチチップＢＧＡパッケージ。
10. 前記第１再配線チップを支持固定する基板を更に含むことを特徴とする請求項７に記載のマルチチップＢＧＡパッケージ。
11. 前記第１再配線と前記基板とを電気的に接続する複数個のボンディングワイヤーを更に含むことを特徴とする請求項１０に記載のマルチチップＢＧＡパッケージ。
12. 前記基板下部に配置され前記基板を外部と電気的に接続させる導電性ボールをさらに含むことを特徴とする請求項１１に記載のマルチチップＢＧＡパッケージ。
13. 前記第１再配線チップは、前記半導体チップ上に形成され前記第１電極板を有する第１絶縁層をさらに含むことを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
14. 前記第１絶縁層は、前記第１チップパッドと第１電極板とが互いに接触するようにする第１露出部を含むことを特徴とする請求項１３に記載のマルチチップＢＧＡパッケージ。
15. 前記第１電極板は、第１スロットを含むことを特徴とする請求項１４に記載のマルチチップＢＧＡパッケージ。
16. 前記第１再配線は前記第１スロット内に配置されることを特徴とする請求項１５に記載のマルチチップＢＧＡパッケージ。
17. 前記第１再配線は、インピーダンスを制御するコプラナー導波管を含むことを特徴とする請求項１６に記載のマルチチップＢＧＡパッケージ。
18. 前記インピーダンスは、前記第１スロットの幅と前記第１再配線の幅との比率により制御されることを特徴とする請求項１７に記載のマルチチップＢＧＡパッケージ。
19. 前記第２再配線チップは前記第２半導体チップ上に形成され、前記第２電極板を含む第２絶縁層をさらに含むことを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
20. 前記第２絶縁層は、前記第２チップパッドと第２電極板とが互いに接触するようにする第２露出部を含むことを特徴とする請求項１９に記載のマルチチップＢＧＡパッケージ。
21. 前記第２電極板は、前記第２再配線と同一平面上に形成されることを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
22. 前記第２電極板は第２スロットを含むことを特徴とする請求項２１に記載のマルチチップＢＧＡパッケージ。
23. 前記第２再配線は、前記第２スロット内に配置されることを特徴とする請求項２２に記載のマルチチップＢＧＡパッケージ。
24. 前記第２再配線はインピーダンスを制御するコプラナー導波管を含むことを特徴とする請求項２３に記載のマルチチップＢＧＡパッケージ。
25. 前記インピーダンスは、前記第２スロットの幅と前記第２再配線との幅の比率によって制御されることを特徴とする請求項２４に記載のマルチチップＢＧＡパッケージ。
26. 前記第１再配線チップは、前記第１電極板を基準に前記第２電極板の反対側に配置され、前記第１チップパッドと電気的に接続される第３電極板をさらに含むことを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
27. 前記第２再配線チップは、前記第２電極板を基準に前記第１電極板の反対側に配置され、前記第２チップパッドと電気的に接続される第４電極板をさらに含むことを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
28. 前記第１相互接続バンプから離隔して配置され、前記第１及び第２再配線を電気的に接続する複数個の第２相互接続バンプをさらに含むことを特徴とする請求項１２に記載のマルチチップＢＧＡパッケージ。
29. 第１チップパッドを含み第１電極板と結合された第１半導体チップと、前記第１半導体チップ上に形成され、第１バンプパッド、第３バンプパッド及びボンドパッドを備え、前記第１チップパッドと電気的に接続され、前記第１電極板と同一平面上に形成される第１再配線と、を含む第１再配線チップと、
    第２チップパッドを含み第２電極板と結合された第２半導体チップと、前記第２半導体チップ上に形成され、第２バンプパッド及び第４バンプパッドを含み、前記第２チップパッドと電気的に接続される第２再配線と、を含み、前記第１再配線チップと対向して前記第１及び第２電極板が、前記第１及び第２半導体チップ間にデカップリングコンデンサを提供するように配置される第２再配線チップと、
    前記第１及び第２バンプパッド間に介され前記第１及び第２バンプパッドを電気的に接続する複数個の第１相互接続バンプと、
    前記第３及び第４バンプパッド間に介され前記第３及び第４バンプパッドを電気的に接続する複数個の第２相互接続バンプと、
    前記第１再配線チップを支持固定する基板と、
    前記ボンドパッドにそれぞれ配置され前記第１再配線と基板とを電気的に接続する複数個のボンディングワイヤーと、
    前記基板の下部に配置され前記基板と外部とを電気的に接続する複数個の導電性ボールと、
    を含むことを特徴とするマルチチップＢＧＡパッケージ。
30. 前記第１及び第２再配線チップ間に複数個のダミーボールをさらに含むことを特徴とする請求項２９に記載のマルチチップＢＧＡパッケージ。
31. 第１チップパッドが露出されるように、第１半導体チップ上に第１絶縁層を形成する段階と、
    前記第１絶縁層上に第１金属基底層をスパッタリングする段階と、
    前記第１金属基底層の同一平面上に第１電極板及び第１再配線をメッキする段階と、
    前記第１金属基底層を部分的に除去する段階と、
    前記第１金属基底層を介して前記第１再配線とそれに対応する第１チップパッドとを接続する段階と、
    第１チップパッドのうち、第１接地チップパッドを第１電極板と接続して第１再配線チップを形成する段階と、
    第２チップパッドが露出されるように、第２半導体チップ上に第２絶縁層を形成する段階と、
    前記第２絶縁層上に第２金属基底層をスパッタリングする段階と、
    前記第２金属基底層の同一平面上に第２電極板及び第２再配線をメッキする段階と、
    前記第２金属基底層を部分的に除去する段階と、
    前記第２金属基底層を介して前記第２再配線とそれに対応する第２チップパッドとを接続する段階と、
    第２チップパッドのうち、第２電源チップパッドを第２電極板と接続して第２再配線チップを形成する段階と、
    第１半導体チップに結合された第１電極板と、第２半導体チップに結合された第２電極板とを、第１及び第２半導体チップ間にデカップリングコンデンサを提供するように前記第１及び第２再配線間に第１相互接続バンプを介して配置する段階と、
    を含むことを特徴とする、マルチチップＢＧＡパッケージ製造方法。

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