JP3821984B2 - 集積回路用ボンド・パッド設計 - Google Patents
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Description
【発明の属する技術分野】
本発明は、概して、集積回路に関し、特にボンド・パッドを内蔵する集積回路に関する。
【0002】
【従来の技術、及び、発明が解決しようとする課題】
集積回路の装置の数または次元、および1秒間の間に、数百万の命令(MIPS)に達する場合がある、回路処理速度のような集積回路(IC)技術のいくつかの面が注目されている。明らかに、これらの分野の進歩は、非常に魅力のあるものであり、容易に理解される。しかし、超大規模集積(VLSI)回路技術の他のいくつかの面も非常に重要である。例えば、集積回路は、より大きな電気回路でどんなふうにでも使用できるように電気的に接触させなければならない。集積回路パッケージの外部ピンからの上記電気回路は、一般に、集積回路の縁部上に位置するボンド・パッドを通して集積回路に接続しなければならない。通常、マイクロチップ・ダイのレベルのところで露出している上記ボンド・パッドは、上記ダイ上の集積回路と、マイクロチップが設置される上記電気回路との間で相互接続を行う。ボンド・パッドは、一般に、集積回路ダイの縁部上に位置する。ボンド・パッドは、バッファおよび導電性相互接続装置とを通して、集積回路の装置に電気的接続している金属領域である。ボンド・パッドは、層形成プロセス中に形成されるが、完成した集積回路パッケージの外部ピンに接続するために、最終的には、ワイヤをボンド・パッドに取り付けなければならない。従来技術の限界およびワイヤの物理的サイズ、並びにボンド・パッドの性質のために、装置のサイズと比較すると、ボンド・パッドは比較的サイズが大きい。ワイヤのサイズのため、ボンド・パッドは、チップの表面のかなりの部分を占める。それ故、ボンド・パッドの下の領域は、チップ全体の面積のかなりの部分を占める。
【0003】
上記パッケージとボンド・パッドとの間の電気的接続は、物理的な完全な状態および高い電気伝導度を必要とする。上記接続を形成するために使用される、従来のボンディング・プロセスは、通常、ワイヤとボンド・パッドとの間に良好な接続を行うために、高い温度および/または比較的高い圧力とを必要とする。通常、誘電層の頂部に位置するボンド・パッドを使用した場合、上記ボンディング条件により、誘電体中に熱的および機械的応力が発生する。上記応力は、誘電体中に欠陥を生じ、その欠陥により、ボンド・パッドとその下の導電性基板との間の誘電体を通して大きな漏洩電流が流れる。上記漏洩電流が発生するので、従来から、能動装置用のボンド・パッドの下では基板を使用することができず、そのため、装置のパッキングに使用可能な領域が減少する。バッファは、通常、集積回路の縁部上のボンド・パッドの間に位置しているので、ボンド・パッドの下に設置することができない。同様に、上記バッファまたは他の装置を収容するために、ボンド・パッドの間の空間を広くしなければならない。
【0004】
従来技術の場合には、ボンド・パッドの下の金属層に簡単な金属製のクッションを蒸着することにより、能動回路が、ボンド・パッドのフットプリントの下の、集積回路の下部層にうまく形成された。この金属パッドは、その下の誘電層をワイヤ・ボンディング・プロセスの圧力および熱から保護するクッションとしての働きをする。しかし、技術が進歩して、装置のサイズがより小型になり、0.3または0.25ミクロン程度の大きさになると、この金属パッドはその効力を失った。装置の大きさが0.3ミクロンの集積回路を検査すると、サンプルの少なくとも50%の誘電体内に亀裂が見られる。それ故、この技術は、装置のサイズが0.3ミクロンになった場合に、実用上の限界に達したと結論づけざるをえない。
【0005】
従って、この技術に必要なものは、ボンディング・プロセス中に、回路構造体に損傷を与える危険性を実質的に軽減し、チップ面積をより有効に使用することができるボンド・パッド支持構造体を提供するための改良型の方法である。
【0006】
【課題を解決するための手段】
従来技術の上記欠点を解決するために、本発明は、その上にボンド・パッドを持つ集積回路で使用するためのボンド・パッド支持構造体を提供する。ある実施形態の場合には、上記ボンド・パッド支持構造体は、ボンド・パッドの下に位置していて、その内部に形成された開口部を持つ支持層を備える。ボンド・パッド支持構造体は、さらに、導電層上に位置していて、少なくとも上記開口部の一部上に、ボンド・パッド支持面を形成するために、少なくとも部分的に開口部内に延びている誘電層を含む。ある実施形態の場合、上記第一のボンド・パッド支持層は、導電性金属を含むことができ、第二のボンド・パッド支持層は、誘電材料を含むことができる。
【0007】
それ故、本発明は、その内部において、第一のボンド・パッド支持層の開口部の少なくとも一部が、第一のボンド・パッド支持層で満たされている独特のボンド・パッド構造体を供給する。これら二つの層の構造体での協力により、集積回路の内部応力およびボンディング応力に対して作動力トランスジューサとしての働きをする傾斜合成支持構造体が形成されるものと考えられる。
【0008】
他の実施形態の場合には、ボンド・パッド支持構造体は、さらに、複数の開口部を含む。この場合、各開口部は、第一のボンド・パッド支持層に、幾何学的パターン状に形成される。有利な実施形態の場合には、第一のボンド・パッド支持層は、ボンド・パッドのすぐ下に存在する。しかし、ボンド・パッド支持層は、ボンド・パッドの下の他のレベルのところにも位置することができることを理解することができるだろう。この特定の実施形態をある観点から見た場合、上記開口部は、第一のボンド・パッド支持層に複数の入れ子状態の幾何学的パターンを形成する。これらの入れ子状の幾何学的パターンは、種々の幾何学的形状をとることができる。例えば、これら入れ子状の幾何学的パターンは、長方形であっても、六角形であっても、八角形であっても、またはどんな形であってもよい。さらに他の観点から見た場合、入れ子状態の幾何学的パターンは、同心の幾何学的パターンである。
【0009】
開口部または上記入れ子状の幾何学的パターンは、また変化することができる。ある実施形態の場合には、入れ子状の幾何学的パターンの外側のものは、上記パターンの内側のものより幅が広い。さらに、入れ子状の幾何学的パターンは、ある距離だけ相互に間隔を置くことができる。この距離は、上記パターンの内側のものから、その外側のものにいくに従って次第に短くなっていく。上記寸法および間隔は、所定の集積回路設計の異なる応力要件を満たすために、変化させることができる。
【0010】
さらに他の実施形態の場合には、入れ子状の幾何学的パターンは、ボンド・パッドの下面の少なくとも一部の下に位置している。別の方法としては、ボンド・パッドの下面を入れ子状の幾何学的パターンの上に位置させることもできるし、上記開口部をボンド・パッドの下面の少なくとも一部の下に位置させることもできる。
【0011】
他の観点から見た場合、本発明は、その上にボンド・パッドを持つ集積回路に、ボンド・パッド支持構造体を製造するための方法を提供する。例示としての一実施形態の場合、この方法は、ボンド・パッドの下に、第一のボンド・パッド支持層を形成するステップと、上記第一のボンド・パッド支持層内に開口部を形成するステップと、上記開口部の少なくとも一部の上に、ボンド・パッド支持面を形成するために、第一のボンド・パッド支持層の上、および開口部の少なくとも一部のところに第二のボンド・パッド支持層を形成するステップとからなる。
【0012】
さらに他の実施形態の場合には、本発明は、集積回路システムを提供する。ある実施形態の場合には、上記集積回路システムは、下面を持ち、集積回路システム上に位置するボンド・パッドと、ボンド・パッド支持構造体を備える。この特殊な実施形態の場合には、ボンド・パッド構造体は、ボンド・パッドの下に位置していて、その内部に形成された複数の入れ子状の幾何学的パターンの開口部を持つ導電性金属層を含む。ボンド・パッド構造体は、さらに、導電層の上に位置していて、入れ子状の幾何学的パターンの開口部の少なくとも一部の上にボンド・パッド支持面を形成するために、少なくともその一部が、入れ子状の幾何学的パターン開口部内に延びている誘電層を含む。この観点から見た場合、入れ子状の幾何学的パターンの開口部は、下面の少なくとも一部の下に位置する。
【0013】
すでに、本発明のどちらかといえば、広い意味での、好適なまた別の特徴を概略説明したので、当業者であれば、以下の本発明の詳細な説明をよりよく理解することができるだろう。本発明の特許請求の範囲の主題である本発明の他の特徴について以下に説明する。当業者であれば、開示したコンセプトおよび特定の構造体を、本発明の同じ目的を実行する目的で、他の構造体を設計および修正するためのベースとして使用することができることを容易に理解することができるだろう。当業者であれば、上記の同じ構造体が、その最も広い形で、本発明はの精神および範囲内に含まれることを理解されたい。
本発明をさらによく理解してもらうために、添付の図面を参照しながら以下に説明する。
【0014】
【発明の詳細な説明】
最初に、図1について説明すると、この図は、例示としての従来の集積回路ダイの平面図である。全体を参照番号100で示す集積回路(ダイ)は、ダイ全体100を覆う誘電層101を備える。上記誘電層101は、複数の金属ボンド・パッド103の一部105を露出させるためにパターン形成されている。(図示していない)半導体基板上に形成されたダイ100の領域は、種々の機能を持つ複数の代表的なマイクロ回路110、120、130、140を備える。
【0015】
当業者であれば、ゲート、ソースおよびドレーン領域等の組み合わせが、種々の機能を行うように設計することができる半導体回路を構成することを理解することができるだろう。集積回路は、複数の電子モジュールを構成するこれら半導体装置のある組み合わせの集合体を備える。例えば、これらのモジュールは、クロック、中央処理装置、メモリ・アレイ、数字コプロセッサ、または特定の機能を持つ他のモジュールを含むことができる。選択したモジュールは、その集積回路の使用目的の性質により異なることは明らかである。ダイ上への種々のモジュールの設置は、本発明の範囲および意図に影響を与えない設計上の考慮により異なる。しかし、本明細書に記載する目的の場合には、能動マイクロ回路110、120、130、140は、ボンド・パッド103の下の領域内に位置する。これらモジュールは、ダイ100の一次マイクロ回路と呼ぶことができる。個々の回路130、140は、ダイ100の導電層内に形成された回路トレースにより、特殊なマイクロチップ・ダイ上のボンド・パッド103に電気的に接続している。
【0016】
当業者であれば、半導体ウェーハの表面上に形成された回路が、はっきりとしたフットプリントを形成することを理解することができるだろう。それ故、各ボンド・パッド103は、ボンド・パッド・フットプリントを形成する。0.3ミクロンより大きな装置サイズを取り扱う従来技術の場合には、個々の回路110、120、130、140を、ボンド・パッド103の下の金属層に、金属クッション・パッド109を形成することにより、ボンド・パッド103の下のダイ100の下部層内にきちんと組み立てられた。ボンド・パッド103のフットプリントは、少なくとも空間内において、上記下の金属層のクッション・パッド109に整合している。
【0017】
図2について説明すると、この図は、図1の集積回路の一部を2−2面に沿って切断した断面図である。この図は、ボンド・パッド103の下に、ボンド・パッド103、金属および誘電層および能動装置を含むダイ100の周辺の一部を示す。この図は、また、基板201、代表的能動半導体装置203、第一誘電層211、第二誘電層212、第一金属層221、第三誘電層213、第二金属層222、第四誘電層214、第三金属層223、第五誘電層215、第四金属層224、第六誘電層216、第五金属層225、および第七誘電体101を示す。上記第五金属層225のアクセス可能な部分は、図1のボンド・パッド103の露出部分105である。ワイヤ230はボンド・パッド103に接着している。
【0018】
以下の説明のために、ボンド・パッド103の下の能動半導体装置203は、一次マイクロ回路110の任意の能動回路を示すことにする。誘電層211、212内の窓251は、基板201と金属層221との間を電気的に接続するためのものである。ボンド・パッド103に最も近い金属層224は、ボンディング・プロセス中、ボンド・パッド103の下の誘電層211、212、213および214の亀裂を防止するために、応力除去を行うためのものである。第四金属層224は、第五金属層225上のボンド・パッド103の下に形成された金属シートを含む。ボンド・パッド103の下の領域は、それ故、能動回路用に使用することができ、その場合には、ボンド・パッド103の下の誘電層への損傷の恐れが少なくなる。ボンド・パッド103の下に位置する能動回路により、ボンド・パッド103相互間の距離をさらに短くすることができ、それにより、周辺の直線単位距離に、より多くのボンド・パッド103を設置することができる。さらに、この物理的レイアウトにより、シリコンをさらに効率的に使用することができ、それにより、一枚のウェーハ当たりのダイの歩留まりを高くすることができる。
【0019】
図2の能動半導体装置203は、能動装置、より詳しく説明すると、電界効果トランジスタを示す。上記電界効果トランジスタは、ゲート構造体231、上記ゲート構造体231の対向側面上に設けられたソース/ドレーン領域233および235を持ち、上記ゲート構造体231の対向側面上に設けられた側壁237および239を絶縁している。ゲート構造体231は、ポリシリコンから形成される。酸化ゲートのようなゲート構造体231の絶縁部分は、当業者なら周知のものである。第一および第二誘電層211および212は、それぞれ、テトラエチルオルソシリケート(TEOS)およびボロホスホ−テトラエチルオルソシリケート(BPTEOS)のような共形誘電体である。他の誘電層も、周知の蒸着酸化物または窒化物から形成することができる。上記金属層としては、アルミニウム、または半導体装置で使用するのに適している、他の導電性金属を使用することができる。シリコンのような添加物を少量含むことができる。図に示すように、能動半導体装置203の少なくとも一部をボンド・パッド103のフットプリントの下に直接形成することができる。マイクロ回路形成の詳細は、当業者なら周知である。本発明の重要な点は、ボンド・パッドの下の誘電層の損傷を防止することである。
【0020】
当業者であれば、誘電層および金属層を蒸着し、パターン形成し、また上記装置を形成するための周知の技術を使用して、図示の構造体を容易に製造することができるだろう。例えば、周知の写真製版プロセス、イオン注入プロセス、エッチング・プロセス等を使用することができる。それ故、適当なプロセスの詳細な説明は省略する。もちろん、集積回路の詳細な構造は、その集積回路にとって必要な用途により異なる。ボンディング・パッドへの実装接続は、現在使用されている任意の従来および周知の技術により行われる。図示の実施形態の場合には、ワイヤ230の配置およびボンディングが行われている間、第四金属層224が、能動半導体装置203を保護する。ボンド・パッド103のフットプリントは、第四金属層224のフットプリント、および能動半導体装置203のフットプリントとほぼ整合している。
【0021】
図示の実施形態での変更は、当業者にとって周知である。五つの金属層を含む実施形態について説明してきたが、金属層は五つより少なくともなくてもよいし、多くてもよい。さらに、ボンド・パッドは、集積回路の周辺に設置する必要はない。
【0022】
引続き図2を参照しながら図3について説明すると、この図は、本発明の原理に従って組み立てられた、第一ボンド・パッド支持層の例示としての一実施形態である。全体を参照番号300で示す第一ボンド・パッド支持層は、複数の開口部310、320、330、340、350、360を備える。有利な実施形態の場合には、上記第一ボンド・パッド支持層300は、ボンド・パッド層(第五金属層)225の下の第四金属層224に形成される。第四金属層224は、また第一ボンド・パッド支持層300とも呼ばれる。この実施形態の場合には、複数の各開口部310、320、330、340、350、360は、第一ボンド・パッド支持層300に、入り子状の幾何学的パターンを形成する。金属層224に、上記複数の開口部310、320、330、340、350、360を形成するために、当業者にとって周知の従来の写真製版プロセスを使用することができる。特定の有利な実施形態の場合には、上記入り子状の幾何学的パターンは、同心の幾何学的パターンである。この図では八角形になっているが、上記幾何学的形は、種々の形をとることができる。例えば、上記幾何学的形状は、長方形であっても、六角形であっても、八角形成であっても、またはどのような形であってもよい。好適な実施形態の場合には、選択した任意の外側の開口部320、330、340、350または360は、上記幾何学的形状の中心に比較的近い開口部310、320、330、340、350より大きい。すなわち、開口部360は、開口部350より大きく、開口部350は、開口部340より大きい。(x5>x4>x3>x2>x1)。
【0023】
図4について説明すると、この図は、図3の第一ボンド・パッド支持層300を4−4面に沿って切断した断面図である。他の有利な実施形態の場合には、開口部310、320、330、340、350および360は、図2の第五誘電層215の表面まで、第一ボンド・パッド支持層300を貫通するように、従来の方法によりパターン形成されている。図示の実施形態は、金属層224の代表的サイズの六つの同心開口部310、320、330、340、350、360を含むが、当業者であれば、本発明の範囲および意図から逸脱することなしに、上記開口部の数およびそのサイズを変化させることができることを理解することができるだろう。
【0024】
引続き図2および図3を参照しながら、図5ついて説明すると、この図は、その上に形成された第二ボンド・パッド支持層500を含む、図3の第一ボンド・パッド支持層を4−4面に沿って切断した断面図である。好適な実施形態の場合には、一つの誘電層を備えるこの第二ボンド・パッド支持層500は、複数の開口部310、320、330、340、350、360を少なくとも部分的に充填するように、また隣接する誘電層510を形成するように、第一ボンド・パッド支持層300上に蒸着される。上記隣接誘電層510は、図2の第六誘電層216に類似の層にすることができる。有利な実施形態の場合には、隣接誘電層510は、第一ボンド・パッド支持層300上に位置していて、その一部が、開口部310、320、330、340、350、360に延びる。図5は、第二ボンド・パッド支持層500が、開口部310、320、330、340、350、360の全長にわたって、ボンド・パッド支持面520を形成する状態を示すが、上記ボンド・パッド支持面を、上記開口部310、320、330、340、350、360の一部の上だけに形成することもできることを理解されたい。第一ボンド・パッド支持層300および第二ボンド・パッド支持層500は、協力して、ボンド・パッド103の下のボンド・パッド支持構造体を形成する。
【0025】
引続き図2を参照しながら、図6について説明すると、この図は、図5のボンド・パッド支持構造体を使用する例示としての集積回路の一部を4−4面に沿って切断した断面図である。代表的な集積回路の下の構造体は、基板201から誘電層215を通る集積回路に類似している。しかし、図5の集積回路は、図6の開口部310、320、330、340、350および360が、第四金属層624でパターン形成されているという点で、図2の集積回路とは異なる。第六誘電層616は、第四金属層624上にすでに蒸着されていて、開口部310、320、330、340、350および360を少なくとも部分的に充填している。開口部310、320、330、340、350、360の厚さが、上記支持構造体から遠ざかるに連れて、次第に厚くなっていることに留意されたい。さらに、入れ子状の幾何学的パターンの間の間隔は、内部のパターン、例えば、入れ子状の幾何学的パターンの310から、外部のパターンへ進むにつれて、例えば、入れ子状の幾何学的パターンの360の方向に進むにつれて狭くなる。
【0026】
引続き図5を参照しながら、図7について説明すると、この図は、参照のために重畳しているボンド・パッド・フットプリントを持つ、図5のボンド・パッド支持層を7−7面に沿って切断した断面図である。この図を見れば分かるように、ボンド・パッド・フットプリント103は、誘電体によりすでに充填されている、一番外側の開口部360の少なくとも一部の上を延びる。ボンド・パッド103の露出部分105も、同様に、参照用に図示してある。それ故、特に有利な実施形態の場合には、ボンド・パッド支持構造体530は、図2の第四金属層224の金属、および図2の第六誘電層216が、交互に重なっている複数の同心幾何学的パターンからなる。試験の結果、本発明の原理により作った構造体は、下の回路に致命的損傷を起こさずに、結合力の50%までの増大に耐えることが分かった。それ故、これら二つの層の間の構造体の間の協力により、集積回路の結合応力を緩衝する差動力トランスジューサとしての働きをする傾斜合成支持構造体が形成されるものと考えられる。
【0027】
上記説明を読めば、本発明は、その上に位置するボンド・パッドを持つ、集積回路で使用するためのボンド・パッド支持構造体を提供ものであることが分かるだろう。ある実施形態の場合には、ボンド・パッド支持構造体は、ボンド・パッドの下に位置していて、その内部に形成されたボンド・パッドを持つ支持層を備える。ボンド・パッド支持構造体は、さらに、導電層の上に位置していて、上記開口部の少なくとも一部の上に、ボンド・パッド支持面を形成するために、上記開口部の少なくとも一部に延びる誘電層を含む。ある実施形態の場合には、第一ボンド・パッド支持層は、導電性金属を含むことができ、第二ボンド・パッド支持層は、誘電性材料を含むことができる。
【0028】
本発明を詳細に説明してきたが、当業者であれば、その最も広い意味で、本発明の精神および範囲から逸脱することなしに、本発明を種々に変更し、置き換えおよび修正することができることを理解されたい。
【図面の簡単な説明】
【図1】例示としての従来の集積回路ダイの平面図である。
【図2】図1の集積回路の一部を2−2面に沿って切断した断面図である。
【図3】本発明の原理に従って組み立てた第一のボンド・パッド支持層の一実施形態の平面図である。
【図4】図3の第一のボンド・パッド支持層を4−4面に沿って切断した断面図である。
【図5】その上に形成された第二のボンド・パッド支持層を持つ、図3の第一のボンド・パッド支持層を4−4面に沿って切断した断面図である。
【図6】図5のボンド・パッド支持構造体を使用する、例示としての集積回路の一部を4−4面に沿って切断した断面図である。
【図7】参照のための、ボンド・パッド・フットプリントを持つ、図5のボンド・パッド支持層を7−7面に沿って切断した断面図である。
Claims (4)
- その上に配置されるボンド・パッドを有する、集積回路で使用するための、ボンド・パッド支持構造体であって、
ボンド・パッドの下方に位置していて、その内部に形成された複数の開口部を持つ導電性金属の第一のボンド・パッド支持層であって、前記開口部が、前記導電性金属第一ボンド・パッド支持層に、複数の入れ子状の幾何学的パターンを形成し、この入れ子状の幾何学的パターン外側のパターンの幅が、前記入れ子状の幾何学的パターンの内側のパターンの幅より広くなっている第一のボンド・パッド支持層と、
前記第一ボンド・パッド支持層の上に位置していて、前記開口部の少なくとも一部上にボンド・パッド支持面を形成するように、前記開口部の中に少なくともその一部が延びる、非導電性材料からなる第二のボンド・パッド支持層と、
前記第二のボンド・パッド支持層のすぐ上に位置するボンド・パッドと、
前記ボンド・パッド、前記第一ボンド・パッド支持層および前記第二のボンド・パッド支持層の下方に位置する回路とを備えるボンド・パッド支持構造体。 - その上に配置されるボンド・パッドを有する集積回路に用いるボンド・パッド支持構造体を形成する方法であって、
基板上に回路を形成するステップと、
前記回路上に、導電性金属の第一のボンド・パッド支持層を形成するステップと、
前記第一ボンド・パッド支持層に開口部を形成するステップであって、前記開口部が、前記導電性金属第一ボンド・パッド支持層に、複数の入れ子状の幾何学的パターンを形成し、この入れ子状の幾何学的パターン外側のパターンの幅が、前記入れ子状の幾何学的パターンの内側のパターンの幅より広くなっているステップと、
前記開口部の少なくとも一部上にボンド・パッド支持面を形成するために、前記第一ボンド・パッド支持層上および前記開口部の少なくとも一部上に、第二ボンド・パッド支持層を形成するステップと、
前記第二ボンド・パッド支持層上にすぐ、前記ボンド・パッドを形成するステップとを含み、
前記第二ボンド・パッド支持層を形成するステップは、誘電体層を形成するステップからなる方法。 - 集積回路システムであって、
フットプリントを持ち、集積回路システム上に位置するボンド・パッドと、
ボンド・パッド支持構造体とを備え、該ボンド・パッド支持構造体が、
前記ボンド・パッドの下方に位置していて、その内部に複数の開口部を持ち、その各々が複数の入れ子状の幾何学的なパターンを導電性金属の第一ボンド・パッド支持層に形成している、導電性金属の第一のボンド・パッド支持層であって、前記入れ子状の幾何学的パターンを形成し、この入れ子状の幾何学的パターン外側のパターンの幅が、前記入れ子状の幾何学的パターンの内側のパターンの幅より広くなっている第一のボンド・パッド支持層と、
非導電性材料からなり、前記第一のボンド・パッド支持層の上に位置し、前記開口部の少なくとも一部分上にボンド・パッド支持面を形成するように、前記開口部の中に少なくともその一部が延びる第二のボンド・パッド支持層と、
前記ボンド・パッド、前記第一ボンド・パッド支持層、および前記第二のボンド・パッド支持層の下方に位置する回路と、を含む集積回路システム。 - 請求項3に記載の集積回路システムにおいて、前記入れ子状の幾何学的にパターン形成された開口部が、同心幾何学的パターンである集積回路システム。
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KR100230428B1 (ko) * | 1997-06-24 | 1999-11-15 | 윤종용 | 다층 도전성 패드를 구비하는 반도체장치 및 그 제조방법 |
EP0923126A1 (en) * | 1997-12-05 | 1999-06-16 | STMicroelectronics S.r.l. | Integrated electronic device comprising a mechanical stress protection structure |
US6448650B1 (en) * | 1998-05-18 | 2002-09-10 | Texas Instruments Incorporated | Fine pitch system and method for reinforcing bond pads in semiconductor devices |
US5942800A (en) * | 1998-06-22 | 1999-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stress buffered bond pad and method of making |
US6163074A (en) * | 1998-06-24 | 2000-12-19 | Samsung Electronics Co., Ltd. | Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein |
US6552438B2 (en) * | 1998-06-24 | 2003-04-22 | Samsung Electronics Co. | Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same |
US6303977B1 (en) * | 1998-12-03 | 2001-10-16 | Texas Instruments Incorporated | Fully hermetic semiconductor chip, including sealed edge sides |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US6734093B1 (en) * | 1999-03-17 | 2004-05-11 | Intel Corporation | Method for placing active circuits beneath active bonding pads |
TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
US7388289B1 (en) * | 1999-09-02 | 2008-06-17 | Micron Technology, Inc. | Local multilayered metallization |
US6503820B1 (en) * | 1999-10-04 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Die pad crack absorption system and method for integrated circuit chip fabrication |
US6191023B1 (en) * | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
US6803302B2 (en) * | 1999-11-22 | 2004-10-12 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a mechanically robust pad interface |
US6365970B1 (en) * | 1999-12-10 | 2002-04-02 | Silicon Integrated Systems Corporation | Bond pad structure and its method of fabricating |
US6198170B1 (en) * | 1999-12-16 | 2001-03-06 | Conexant Systems, Inc. | Bonding pad and support structure and method for their fabrication |
US6790757B1 (en) * | 1999-12-20 | 2004-09-14 | Agere Systems Inc. | Wire bonding method for copper interconnects in semiconductor devices |
KR100358567B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
JP4979154B2 (ja) * | 2000-06-07 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6555910B1 (en) * | 2000-08-29 | 2003-04-29 | Agere Systems Inc. | Use of small openings in large topography features to improve dielectric thickness control and a method of manufacture thereof |
EP1198004A3 (en) * | 2000-10-13 | 2003-10-01 | Texas Instruments Inc. | Semiconductor device having power distribution lines thereon |
US6478212B1 (en) | 2001-01-16 | 2002-11-12 | International Business Machines Corporation | Bond pad structure and method for reduced downward force wirebonding |
US20020180052A1 (en) * | 2001-06-05 | 2002-12-05 | Nace Layadi | Polish or etch stop layer |
US6678950B1 (en) * | 2001-11-01 | 2004-01-20 | Lsi Logic Corporation | Method for forming a bonding pad on a substrate |
US6909196B2 (en) * | 2002-06-21 | 2005-06-21 | Micron Technology, Inc. | Method and structures for reduced parasitic capacitance in integrated circuit metallizations |
DE10229493B4 (de) * | 2002-07-01 | 2007-03-29 | Infineon Technologies Ag | Integrierte Halbleiterstruktur |
JP3779243B2 (ja) * | 2002-07-31 | 2006-05-24 | 富士通株式会社 | 半導体装置及びその製造方法 |
US20040036131A1 (en) * | 2002-08-23 | 2004-02-26 | Micron Technology, Inc. | Electrostatic discharge protection devices having transistors with textured surfaces |
JP2004095916A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7692315B2 (en) * | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
KR100448344B1 (ko) * | 2002-10-22 | 2004-09-13 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지 제조 방법 |
JP4170103B2 (ja) * | 2003-01-30 | 2008-10-22 | Necエレクトロニクス株式会社 | 半導体装置、および半導体装置の製造方法 |
TWI220565B (en) * | 2003-02-26 | 2004-08-21 | Realtek Semiconductor Corp | Structure of IC bond pad and its formation method |
US7495343B1 (en) | 2003-07-31 | 2009-02-24 | Nvidia Corporation | Pad over active circuit system and method with frame support structure |
US7453158B2 (en) | 2003-07-31 | 2008-11-18 | Nvidia Corporation | Pad over active circuit system and method with meshed support structure |
US7005369B2 (en) * | 2003-08-21 | 2006-02-28 | Intersil American Inc. | Active area bonding compatible high current structures |
US7372153B2 (en) * | 2003-10-07 | 2008-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Integrated circuit package bond pad having plurality of conductive members |
US7038280B2 (en) * | 2003-10-28 | 2006-05-02 | Analog Devices, Inc. | Integrated circuit bond pad structures and methods of making |
KR100555524B1 (ko) * | 2003-11-01 | 2006-03-03 | 삼성전자주식회사 | 반도체 장치의 본딩패드 및 그 제조방법 |
US20050151265A1 (en) * | 2004-01-14 | 2005-07-14 | Nian Yang | Efficient use of wafer area with device under the pad approach |
US7629689B2 (en) * | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
DE102004025658A1 (de) * | 2004-05-26 | 2005-12-29 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterschaltung und entsprechende Halbleiterschaltung |
JP4517843B2 (ja) * | 2004-12-10 | 2010-08-04 | エルピーダメモリ株式会社 | 半導体装置 |
JP4094012B2 (ja) * | 2005-02-21 | 2008-06-04 | 松下電器産業株式会社 | 半導体装置 |
US20060244156A1 (en) * | 2005-04-18 | 2006-11-02 | Tao Cheng | Bond pad structures and semiconductor devices using the same |
JP2006332533A (ja) * | 2005-05-30 | 2006-12-07 | Fujitsu Ltd | 半導体素子及びその製造方法 |
JP2007036021A (ja) * | 2005-07-28 | 2007-02-08 | Seiko Epson Corp | 半導体装置 |
JP4761880B2 (ja) * | 2005-08-09 | 2011-08-31 | パナソニック株式会社 | 半導体装置 |
JP2007059581A (ja) * | 2005-08-24 | 2007-03-08 | Konica Minolta Opto Inc | 固体撮像装置及びカメラモジュール |
US7626268B2 (en) * | 2005-10-12 | 2009-12-01 | Infineon Technologies Ag | Support structures for semiconductor devices |
US7351666B2 (en) * | 2006-03-17 | 2008-04-01 | International Business Machines Corporation | Layout and process to contact sub-lithographic structures |
JP5208936B2 (ja) * | 2006-08-01 | 2013-06-12 | フリースケール セミコンダクター インコーポレイテッド | チップ製造および設計における改良のための方法および装置 |
US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
US7791199B2 (en) | 2006-11-22 | 2010-09-07 | Tessera, Inc. | Packaged semiconductor chips |
US8405196B2 (en) | 2007-03-05 | 2013-03-26 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
JP4522435B2 (ja) * | 2007-06-05 | 2010-08-11 | 富士通テン株式会社 | 高周波回路装置、及びレーダ装置 |
CN101802990B (zh) | 2007-07-31 | 2013-03-13 | 数字光学欧洲有限公司 | 使用穿透硅通道的半导体封装方法 |
JP5329068B2 (ja) * | 2007-10-22 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7998852B2 (en) * | 2008-12-04 | 2011-08-16 | Freescale Semiconductor, Inc. | Methods for forming an RF device with trench under bond pad feature |
KR101589690B1 (ko) * | 2008-12-18 | 2016-01-29 | 삼성전자주식회사 | 반도체 소자의 본딩 패드 및 그의 제조방법 |
US8072071B2 (en) | 2009-02-19 | 2011-12-06 | Infineon Technologies Ag | Semiconductor device including conductive element |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
JP5610905B2 (ja) * | 2010-08-02 | 2014-10-22 | パナソニック株式会社 | 半導体装置 |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
KR101059490B1 (ko) | 2010-11-15 | 2011-08-25 | 테세라 리써치 엘엘씨 | 임베드된 트레이스에 의해 구성된 전도성 패드 |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
US8896124B2 (en) | 2011-04-04 | 2014-11-25 | Nxp B.V. | Via network structures and method therefor |
US20130154099A1 (en) | 2011-12-16 | 2013-06-20 | Semiconductor Components Industries, Llc | Pad over interconnect pad structure design |
KR102076305B1 (ko) | 2013-05-13 | 2020-04-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
JP5553923B2 (ja) * | 2013-06-14 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9245846B2 (en) | 2014-05-06 | 2016-01-26 | International Business Machines Corporation | Chip with programmable shelf life |
US9620488B2 (en) * | 2015-08-19 | 2017-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional integrated circuit structure and bonded structure |
US9768135B2 (en) * | 2015-12-16 | 2017-09-19 | Monolithic Power Systems, Inc. | Semiconductor device having conductive bump with improved reliability |
US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
DE102021200519A1 (de) | 2021-01-21 | 2022-07-21 | Robert Bosch Gesellschaft mit beschränkter Haftung | Landungsplatz für eine Silizium-Durchkontaktierung, Substrat, Verfahren |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5779940A (en) * | 1980-11-06 | 1982-05-19 | Konishiroku Photo Ind Co Ltd | Direct positive silver halide color photographic material |
JPS5921034A (ja) * | 1982-07-27 | 1984-02-02 | Toshiba Corp | 半導体装置 |
DE3240327A1 (de) * | 1982-10-30 | 1984-05-03 | Messerschmitt-Bölkow-Blohm GmbH, 8000 München | Elektrische verbindung zwischen den panelen eines solargenerators fuer satelliten |
JPS6164147A (ja) * | 1984-09-05 | 1986-04-02 | Nec Corp | 半導体装置 |
JPS63283040A (ja) * | 1987-05-15 | 1988-11-18 | Toshiba Corp | 半導体装置 |
JP2522837B2 (ja) * | 1989-09-19 | 1996-08-07 | 富士通株式会社 | ウエハ・スケ―ル半導体装置 |
US5149674A (en) * | 1991-06-17 | 1992-09-22 | Motorola, Inc. | Method for making a planar multi-layer metal bonding pad |
US5248903A (en) * | 1992-09-18 | 1993-09-28 | Lsi Logic Corporation | Composite bond pads for semiconductor devices |
EP0637840A1 (en) * | 1993-08-05 | 1995-02-08 | AT&T Corp. | Integrated circuit with active devices under bond pads |
JP3432284B2 (ja) * | 1994-07-04 | 2003-08-04 | 三菱電機株式会社 | 半導体装置 |
JPH08293523A (ja) * | 1995-02-21 | 1996-11-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US5700735A (en) * | 1996-08-22 | 1997-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming bond pad structure for the via plug process |
-
1998
- 1998-05-04 US US09/072,369 patent/US5986343A/en not_active Expired - Lifetime
-
1999
- 1999-03-25 TW TW088104689A patent/TW409376B/zh not_active IP Right Cessation
- 1999-04-30 JP JP12334299A patent/JP3821984B2/ja not_active Expired - Lifetime
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- 1999-05-05 US US09/305,766 patent/US6207547B1/en not_active Expired - Lifetime
Also Published As
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US6207547B1 (en) | 2001-03-27 |
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