JP3443567B2 - 基板に半導体チップを実装する方法および基板に実装するのに適した半導体デバイス - Google Patents
基板に半導体チップを実装する方法および基板に実装するのに適した半導体デバイスInfo
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Description
【0001】本出願は、2000年5月5日に本出願人
によって出願された同時継続の米国特許出願第09/5
64,989号、および2000年10月16日に本出
願人によって出願された同時継続の米国特許出願第09
/688,855号の一部継続出願(CIP)であり、
それらの全ての開示は参照することでここに組み込まれ
る。
によって出願された同時継続の米国特許出願第09/5
64,989号、および2000年10月16日に本出
願人によって出願された同時継続の米国特許出願第09
/688,855号の一部継続出願(CIP)であり、
それらの全ての開示は参照することでここに組み込まれ
る。
【0002】
【発明の属する技術分野】本発明は基板に半導体チップ
を実装する方法および基板に実装するのに適した半導体
デバイスに関する。
を実装する方法および基板に実装するのに適した半導体
デバイスに関する。
【0003】
【従来の技術】半導体製造技術の迅速な発展により、半
導体チップの表面にある接合パッドは大きさがより小さ
くなり、隣接する接合パッド間の間隔はより短くなって
いる。これらは半導体チップを外部回路に接続するとき
に困難性を生じることがあり、また逆に生産歩留まり
(production yield)に影響を与えることがある。
導体チップの表面にある接合パッドは大きさがより小さ
くなり、隣接する接合パッド間の間隔はより短くなって
いる。これらは半導体チップを外部回路に接続するとき
に困難性を生じることがあり、また逆に生産歩留まり
(production yield)に影響を与えることがある。
【0004】同時継続の米国特許出願第09/564,
989号において、出願人は基板に半導体チップを実装
して半導体デバイスを準備する方法を開示した。基板
は、複数のはんだ点を備えたチップ実装領域を有してい
る。半導体チップは、複数の接合パッドを備えたパッド
実装面を有している。接合パッドは、対応するはんだ点
に接続されるようになっており、またチップ実装領域上
の対応するはんだ点の位置からオフセットしている位置
にてパッド実装面に配置されている。その方法は、導体
成形型に導体を形成する工程と、この導体を公知の転写
印刷技術(transfer printing techniques)を介して
型から半導体チップのパッド実装面に転写(transferri
ng)する工程とを有する。各導体は、そえぞれ接合パッ
ドに電気的に接続される延長部と、基板のチップ実装領
域のはんだ点と対応する位置に延びる接続部とを有して
いる。
989号において、出願人は基板に半導体チップを実装
して半導体デバイスを準備する方法を開示した。基板
は、複数のはんだ点を備えたチップ実装領域を有してい
る。半導体チップは、複数の接合パッドを備えたパッド
実装面を有している。接合パッドは、対応するはんだ点
に接続されるようになっており、またチップ実装領域上
の対応するはんだ点の位置からオフセットしている位置
にてパッド実装面に配置されている。その方法は、導体
成形型に導体を形成する工程と、この導体を公知の転写
印刷技術(transfer printing techniques)を介して
型から半導体チップのパッド実装面に転写(transferri
ng)する工程とを有する。各導体は、そえぞれ接合パッ
ドに電気的に接続される延長部と、基板のチップ実装領
域のはんだ点と対応する位置に延びる接続部とを有して
いる。
【0005】同時継続の米国特許出願第09/688,
855号において、出願人は基板に半導体チップを実装
して半導体デバイスを準備する他の方法を開示した。同
時継続の米国特許出願第09/564,989号と同様
に、基板は、複数のはんだ点を備えたチップ実装領域を
有している。半導体チップは、複数の接合パッドを備え
たパッド実装面を有している。接合パッドは、対応する
はんだ点に接続されるようになっており、またチップ実
装領域上の対応するはんだ点の位置からオフセットして
いる位置にてパッド実装面に配置されている。その方法
は、パッド実装面に複数の接点受け凹部を備えたフォト
レジスト層を形成し、各接点受け凹部をパッド実装面上
の接合パッドの一部と一致させて露光する工程と、複数
の導体を形成し、各導体を接合パッドの一つに電気的に
接続する工程とを有する。各導体は、接点受け凹部を満
たして各接合パッドに接続されるアンカー部と、該アン
カー部から延びてフォトレジスト層の面に形成される延
長部と、該延長部の一端から突出してアンカー部と対向
するフォトレジスト層の面に形成された接点部とを有し
ている。接点部は、基板のチップ実装領域上の各はんだ
点に対応する位置に配置されている。
855号において、出願人は基板に半導体チップを実装
して半導体デバイスを準備する他の方法を開示した。同
時継続の米国特許出願第09/564,989号と同様
に、基板は、複数のはんだ点を備えたチップ実装領域を
有している。半導体チップは、複数の接合パッドを備え
たパッド実装面を有している。接合パッドは、対応する
はんだ点に接続されるようになっており、またチップ実
装領域上の対応するはんだ点の位置からオフセットして
いる位置にてパッド実装面に配置されている。その方法
は、パッド実装面に複数の接点受け凹部を備えたフォト
レジスト層を形成し、各接点受け凹部をパッド実装面上
の接合パッドの一部と一致させて露光する工程と、複数
の導体を形成し、各導体を接合パッドの一つに電気的に
接続する工程とを有する。各導体は、接点受け凹部を満
たして各接合パッドに接続されるアンカー部と、該アン
カー部から延びてフォトレジスト層の面に形成される延
長部と、該延長部の一端から突出してアンカー部と対向
するフォトレジスト層の面に形成された接点部とを有し
ている。接点部は、基板のチップ実装領域上の各はんだ
点に対応する位置に配置されている。
【0006】
【発明が解決しようとする課題】本発明の目的は、前記
欠点を克服するために、基板に半導体チップを実装する
同時継続の米国特許出願第09/564,989号に開
示されたタイプの方法を提供することにある。
欠点を克服するために、基板に半導体チップを実装する
同時継続の米国特許出願第09/564,989号に開
示されたタイプの方法を提供することにある。
【0007】本発明の目的は、前記欠点を克服すること
ができる同時継続の米国特許出願第09/564,98
9号に開示されたタイプの半導体デバイスを提供するこ
とにある。
ができる同時継続の米国特許出願第09/564,98
9号に開示されたタイプの半導体デバイスを提供するこ
とにある。
【0008】本発明の目的は、前記欠点を克服するため
に、基板に半導体チップを実装する同時継続の米国特許
出願第09/688,855号に開示されたタイプの方
法を提供することにある。
に、基板に半導体チップを実装する同時継続の米国特許
出願第09/688,855号に開示されたタイプの方
法を提供することにある。
【0009】本発明の目的は、前記欠点を克服すること
ができる同時継続の米国特許出願第09/688,85
5号に開示されたタイプの半導体デバイスを提供するこ
とにある。
ができる同時継続の米国特許出願第09/688,85
5号に開示されたタイプの半導体デバイスを提供するこ
とにある。
【0010】
【課題を解決するための手段】本発明の一つの局面によ
ると、半導体チップを基板に実装する方法であって、前
記基板は複数のはんだ点を備えたチップ実装領域を有
し、前記半導体チップは複数の接合パッドを備えたパッ
ド実装面を有し、前記接合パッドは、対応する前記はん
だ点に接続されるようになっており、また前記チップ実
装領域上の対応するはんだ点の位置からオフセットして
いる位置で前記パッド実装面に配置されている方法が提
供されている。前記方法は、複数の導電性内側突部を形
成し、各内側突部を前記各接合パッドに電気的に接続
し、かつ、当該接合パッドから突出するように形成し、
前記パッド実装面にフォトレジスト層を形成し、該フォ
トレジスト層に前記内側突部を埋設し、前記フォトレジ
スト層にアクセスホールを形成し、各アクセスホールを
前記各内側突部に一致させて当該内側突部を露出し、延
長部と該延長部の両端にアンカー部と接触部を有する複
数の導体を形成する工程からなり、前記アンカー部は、
前記各アクセスホールを満たし、前記各内側突部および
前記各接合パッドと電気的に接続してそれらを包囲し、
前記接触部は、前記パッド実装面に対向する前記フォト
レジスト層の上面に形成され、かつ、前記基板の前記チ
ップ実装領域上の前記各はんだ点に対応する位置に配置
され、前記延長部は、前記フォトレジスト層の上面に形
成され、前記アンカー部と前記接触部を相互接続してい
る。
ると、半導体チップを基板に実装する方法であって、前
記基板は複数のはんだ点を備えたチップ実装領域を有
し、前記半導体チップは複数の接合パッドを備えたパッ
ド実装面を有し、前記接合パッドは、対応する前記はん
だ点に接続されるようになっており、また前記チップ実
装領域上の対応するはんだ点の位置からオフセットして
いる位置で前記パッド実装面に配置されている方法が提
供されている。前記方法は、複数の導電性内側突部を形
成し、各内側突部を前記各接合パッドに電気的に接続
し、かつ、当該接合パッドから突出するように形成し、
前記パッド実装面にフォトレジスト層を形成し、該フォ
トレジスト層に前記内側突部を埋設し、前記フォトレジ
スト層にアクセスホールを形成し、各アクセスホールを
前記各内側突部に一致させて当該内側突部を露出し、延
長部と該延長部の両端にアンカー部と接触部を有する複
数の導体を形成する工程からなり、前記アンカー部は、
前記各アクセスホールを満たし、前記各内側突部および
前記各接合パッドと電気的に接続してそれらを包囲し、
前記接触部は、前記パッド実装面に対向する前記フォト
レジスト層の上面に形成され、かつ、前記基板の前記チ
ップ実装領域上の前記各はんだ点に対応する位置に配置
され、前記延長部は、前記フォトレジスト層の上面に形
成され、前記アンカー部と前記接触部を相互接続してい
る。
【0011】本発明の他の局面によると、基板に実装す
るのに適した半導体デバイスであって、前記基板は複数
のはんだ点を備えたチップ実装領域を有している。前記
半導体デバイスは、複数の接合パッドを備えたパッド実
装面を有し、前記接合パッドが前記チップ実装領域上の
対応するはんだ点の位置からオフセットしている位置で
前記パッド実装面に配置されている半導体チップと、前
記接合パッドに電気的に個別的に接続され、かつ、当該
接合パッドから突出する複数の導電性内側突部と、前記
半導体チップの前記パッド実装面に形成され、前記接合
パッド上の前記各内側突部と一致し、かつ、それを露出
する複数のアクセスホールを備えたフォトレジスト層
と、延長部と該延長部の両端にアンカー部と接触部を有
する複数の導体とからなり、前記アンカー部は、前記各
アクセスホールを満たし、前記各内側突部および前記各
接合パッドと電気的に接続してそれらを包囲し、前記接
触部は、前記パッド実装面に対向する前記フォトレジス
ト層の上面に形成され、かつ、前記基板の前記チップ実
装領域上の前記各はんだ点に対応する位置に配置され、
前記延長部は、前記フォトレジスト層の上面に形成さ
れ、前記アンカー部と前記接触部を相互接続している。
るのに適した半導体デバイスであって、前記基板は複数
のはんだ点を備えたチップ実装領域を有している。前記
半導体デバイスは、複数の接合パッドを備えたパッド実
装面を有し、前記接合パッドが前記チップ実装領域上の
対応するはんだ点の位置からオフセットしている位置で
前記パッド実装面に配置されている半導体チップと、前
記接合パッドに電気的に個別的に接続され、かつ、当該
接合パッドから突出する複数の導電性内側突部と、前記
半導体チップの前記パッド実装面に形成され、前記接合
パッド上の前記各内側突部と一致し、かつ、それを露出
する複数のアクセスホールを備えたフォトレジスト層
と、延長部と該延長部の両端にアンカー部と接触部を有
する複数の導体とからなり、前記アンカー部は、前記各
アクセスホールを満たし、前記各内側突部および前記各
接合パッドと電気的に接続してそれらを包囲し、前記接
触部は、前記パッド実装面に対向する前記フォトレジス
ト層の上面に形成され、かつ、前記基板の前記チップ実
装領域上の前記各はんだ点に対応する位置に配置され、
前記延長部は、前記フォトレジスト層の上面に形成さ
れ、前記アンカー部と前記接触部を相互接続している。
【0012】本発明のさらに他の局面によると、半導体
チップを基板に実装する方法であって、前記基板は複数
のはんだ点を備えたチップ実装領域を有し、前記半導体
チップは複数の接合パッドを備えたパッド実装面を有し
ている。前記接合パッドは、対応する前記はんだ点に接
続されるようになっており、また前記チップ実装領域上
の対応するはんだ点の位置からオフセットしている位置
で前記パッド実装面に配置されている。前記方法は、複
数の導電性内側突部を形成し、各内側突部を前記各接合
パッドに電気的に接続し、かつ、当該接合パッドから突
出するように形成し、延長部と該延長部の両端にアンカ
ー部と接触部を有する離隔した複数の導体を形成する工
程からなり、前記アンカー部は、前記各内側突部および
前記各接合パッドと電気的に接続してそれらを包囲し、
前記接触部は、前記パッド実装面に形成され、かつ、前
記基板の前記チップ実装領域上の前記各はんだ点に対応
する位置に配置され、前記延長部は、前記パッド実装面
上に形成され、前記アンカー部と前記接触部を相互接続
している。
チップを基板に実装する方法であって、前記基板は複数
のはんだ点を備えたチップ実装領域を有し、前記半導体
チップは複数の接合パッドを備えたパッド実装面を有し
ている。前記接合パッドは、対応する前記はんだ点に接
続されるようになっており、また前記チップ実装領域上
の対応するはんだ点の位置からオフセットしている位置
で前記パッド実装面に配置されている。前記方法は、複
数の導電性内側突部を形成し、各内側突部を前記各接合
パッドに電気的に接続し、かつ、当該接合パッドから突
出するように形成し、延長部と該延長部の両端にアンカ
ー部と接触部を有する離隔した複数の導体を形成する工
程からなり、前記アンカー部は、前記各内側突部および
前記各接合パッドと電気的に接続してそれらを包囲し、
前記接触部は、前記パッド実装面に形成され、かつ、前
記基板の前記チップ実装領域上の前記各はんだ点に対応
する位置に配置され、前記延長部は、前記パッド実装面
上に形成され、前記アンカー部と前記接触部を相互接続
している。
【0013】本発明のさらに他の局面によると、基板に
実装するのに適した半導体デバイスであって、前記基板
は複数のはんだ点を備えたチップ実装領域を有してい
る。前記半導体デバイスは、複数の接合パッドを備えた
パッド実装面を有し、前記接合パッドが前記チップ実装
領域上の対応するはんだ点の位置からオフセットしてい
る位置で前記パッド実装面に配置されている半導体チッ
プと、前記接合パッドに電気的に個別的に接続され、か
つ、当該接合パッドから突出する複数の導電性内側突部
と、延長部と該延長部の両端にアンカー部と接触部を有
する複数の導体とからなり、前記アンカー部は、前記各
内側突部および前記各接合パッドと電気的に接続してそ
れらを包囲し、前記接触部は、前記パッド実装面に形成
され、かつ、前記基板の前記チップ実装領域上の前記各
はんだ点に対応する位置に配置され、前記延長部は、前
記パッド実装面上に形成され、前記アンカー部と前記接
触部を相互接続している。
実装するのに適した半導体デバイスであって、前記基板
は複数のはんだ点を備えたチップ実装領域を有してい
る。前記半導体デバイスは、複数の接合パッドを備えた
パッド実装面を有し、前記接合パッドが前記チップ実装
領域上の対応するはんだ点の位置からオフセットしてい
る位置で前記パッド実装面に配置されている半導体チッ
プと、前記接合パッドに電気的に個別的に接続され、か
つ、当該接合パッドから突出する複数の導電性内側突部
と、延長部と該延長部の両端にアンカー部と接触部を有
する複数の導体とからなり、前記アンカー部は、前記各
内側突部および前記各接合パッドと電気的に接続してそ
れらを包囲し、前記接触部は、前記パッド実装面に形成
され、かつ、前記基板の前記チップ実装領域上の前記各
はんだ点に対応する位置に配置され、前記延長部は、前
記パッド実装面上に形成され、前記アンカー部と前記接
触部を相互接続している。
【0014】
【発明の実施の形態】図1は、本発明の方法により基板
7に実装される半導体チップ1を示す。基板7は、複数
のはんだ点71(一つのはんだ点71のみを示す)を備
えたチップ実装領域を有する。半導体チップ1は、複数
の接合パッド11(一つの接合パッド11のみを示す)
を備えたパッド実装面を有する。接合パッド11は、対
応するはんだ点71に接続されるようになっており、基
板7のチップ実装領域の対応するはんだ点71からオフ
セットした位置で、パッド実装面10に配置されてい
る。
7に実装される半導体チップ1を示す。基板7は、複数
のはんだ点71(一つのはんだ点71のみを示す)を備
えたチップ実装領域を有する。半導体チップ1は、複数
の接合パッド11(一つの接合パッド11のみを示す)
を備えたパッド実装面を有する。接合パッド11は、対
応するはんだ点71に接続されるようになっており、基
板7のチップ実装領域の対応するはんだ点71からオフ
セットした位置で、パッド実装面10に配置されてい
る。
【0015】図1から5は、本発明の方法により基板に
実装される半導体デバイスを形成するために半導体チッ
プ1を処理する連続工程を示す。
実装される半導体デバイスを形成するために半導体チッ
プ1を処理する連続工程を示す。
【0016】図1では、複数の導体の内側突部2(一つ
の内側突部のみを示す)が、公知のはんだ技術を介して
半導体チップ1のパッド実装面10上の接合パッド11
にそれぞれ形成されて突出している。
の内側突部のみを示す)が、公知のはんだ技術を介して
半導体チップ1のパッド実装面10上の接合パッド11
にそれぞれ形成されて突出している。
【0017】図2では、フォトレジスト層3のような光
硬化(light−curable)層がパッド実装面10に形成さ
れ、これにより内側突部2がフォトレジスト層3に埋設
されている。
硬化(light−curable)層がパッド実装面10に形成さ
れ、これにより内側突部2がフォトレジスト層3に埋設
されている。
【0018】図3では、マスク4がフォトレジスト層3
に重ねられ、フォトレジスト層3が内側突部2および接
合パッドからオフセットした位置で露光される。フォト
レジスト層3の露光位置は、硬化して、パッド実装面1
0を被覆する絶縁離隔層(insulating isolating lay
er)を形成する。
に重ねられ、フォトレジスト層3が内側突部2および接
合パッドからオフセットした位置で露光される。フォト
レジスト層3の露光位置は、硬化して、パッド実装面1
0を被覆する絶縁離隔層(insulating isolating lay
er)を形成する。
【0019】図4では、溶剤洗浄によって離隔層からフ
ォトレジスト層3の非露光部を除去することによって、
フォトレジスト層3に複数のアクセスホール30(一つ
のみを示す)が形成される。各アクセスホール30は、
それぞれの内側突部2を露出する。各アクセスホール3
0は、フォトレジスト層3の上面から、該フォトレジス
ト層3の上面と対向する半導体チップ1のパッド実装面
10までの深さを有する。
ォトレジスト層3の非露光部を除去することによって、
フォトレジスト層3に複数のアクセスホール30(一つ
のみを示す)が形成される。各アクセスホール30は、
それぞれの内側突部2を露出する。各アクセスホール3
0は、フォトレジスト層3の上面から、該フォトレジス
ト層3の上面と対向する半導体チップ1のパッド実装面
10までの深さを有する。
【0020】図5では、複数の導体5(一つのみを示
す)がそれぞれアクセスホール30に形成される。各導
体5は、延長部501と、該延長部501の両端にアン
カー部500と接触部502を有している。アンカー部
500は各アクセスホール30を満たし、各内側突部2
および各接合パッド11を電気的に接続して包囲する。
接触部502はフォトレジスト層3の上面に形成され、
基板7のチップ実装領域上の各はんだ点71と対応する
位置に配置されている。延長部501はフォトレジスト
層3の上面に形成され、アンカー部500と接触部50
2とを相互接続している。外側突部6は、導体5の形成
後に、公知のはんだ技術を用いて各導体5の接触部50
2に連続して形成されて突出し、基板7のチップ実装領
域上の各はんだ点71と一致させられる。
す)がそれぞれアクセスホール30に形成される。各導
体5は、延長部501と、該延長部501の両端にアン
カー部500と接触部502を有している。アンカー部
500は各アクセスホール30を満たし、各内側突部2
および各接合パッド11を電気的に接続して包囲する。
接触部502はフォトレジスト層3の上面に形成され、
基板7のチップ実装領域上の各はんだ点71と対応する
位置に配置されている。延長部501はフォトレジスト
層3の上面に形成され、アンカー部500と接触部50
2とを相互接続している。外側突部6は、導体5の形成
後に、公知のはんだ技術を用いて各導体5の接触部50
2に連続して形成されて突出し、基板7のチップ実装領
域上の各はんだ点71と一致させられる。
【0021】内側および外側の突部2は、錫はんだから
形成されるのが好ましく、導体5は、金、銀、銅、鉄、
錫およびアルミニウムからなる群から選ばれた金属を含
む導電性ペーストから形成される。
形成されるのが好ましく、導体5は、金、銀、銅、鉄、
錫およびアルミニウムからなる群から選ばれた金属を含
む導電性ペーストから形成される。
【0022】図6は、各接合パッド11に対する変形導
体5を示す。はんだ技術により各導体5の接触部502
に外側突部6を形成する代わりに、外側突部6は、各導
体5のアンカー部500および延長部501と一体に形
成されている。
体5を示す。はんだ技術により各導体5の接触部502
に外側突部6を形成する代わりに、外側突部6は、各導
体5のアンカー部500および延長部501と一体に形
成されている。
【0023】図7から9は、本発明の前記方法により各
導体5のフォトレジスト層3に形成された変形アクセス
ホール30を示す。各アクセスホール30は、パッド実
装面10の上方で、かつ、各内側突部2の上部の下方の
レベルまで、フォトレジスト層3の上面から延びてい
る。図8と図9に示す導体5は、図5と図6に示すもの
と対応しているが、そのアンカー部は内側突部2の一部
のみを包囲している。内側突部2の残りの部分はフォト
レジスト層3に埋設されている。
導体5のフォトレジスト層3に形成された変形アクセス
ホール30を示す。各アクセスホール30は、パッド実
装面10の上方で、かつ、各内側突部2の上部の下方の
レベルまで、フォトレジスト層3の上面から延びてい
る。図8と図9に示す導体5は、図5と図6に示すもの
と対応しているが、そのアンカー部は内側突部2の一部
のみを包囲している。内側突部2の残りの部分はフォト
レジスト層3に埋設されている。
【0024】図10と11は、前述の実施形態に基づく
本発明の変形方法を示す。図10と図11に示す導体5
は、パッド実装面10にフォトレジスト層3が形成され
ていないことを除き、図5と図6に示すものと対応して
いる。図10と図11の方法におけるパッド実装面10
の導体5の形成は、前述の同時継続出願に開示された公
知の印刷技術によって実行することができる。
本発明の変形方法を示す。図10と図11に示す導体5
は、パッド実装面10にフォトレジスト層3が形成され
ていないことを除き、図5と図6に示すものと対応して
いる。図10と図11の方法におけるパッド実装面10
の導体5の形成は、前述の同時継続出願に開示された公
知の印刷技術によって実行することができる。
【0025】
【発明の効果】本発明の方法による導体5の設計による
と、従来技術が出会っていた困難性を軽減することがで
き、生産性が著しく増加する。さらに、導体5のアンカ
ー部500を内側突部2に固定することで、温度テスト
のような以降の処理工程中に剥離することなく、導体を
接合パッド11に接触させて強固に保持することができ
る。
と、従来技術が出会っていた困難性を軽減することがで
き、生産性が著しく増加する。さらに、導体5のアンカ
ー部500を内側突部2に固定することで、温度テスト
のような以降の処理工程中に剥離することなく、導体を
接合パッド11に接触させて強固に保持することができ
る。
【0026】以上説明した本発明により、本発明の精神
から逸脱することなく種々の修正や変形を行うことがで
きることは明らかである。したがって本発明は請求の範
囲に記載されているようにのみに限定されることが意図
されている。
から逸脱することなく種々の修正や変形を行うことがで
きることは明らかである。したがって本発明は請求の範
囲に記載されているようにのみに限定されることが意図
されている。
【図1】 本発明の方法により基板に実装される半導体
チップ上に形成された内側突部を示す概略図。
チップ上に形成された内側突部を示す概略図。
【図2】 本発明の方法により図1の半導体チップのパ
ッド実装面に形成されたフォトレジスト層を示す概略
図。
ッド実装面に形成されたフォトレジスト層を示す概略
図。
【図3】 本発明の方法により図2のフォトレジスト層
のためのフォトリソグラフ工程で使用されるマスクを示
す概略図。
のためのフォトリソグラフ工程で使用されるマスクを示
す概略図。
【図4】 本発明の方法により図3のフォトレジスト層
に形成されたアクセスホールを示す概略図。
に形成されたアクセスホールを示す概略図。
【図5】 本発明の方法による図4のアクセスホールへ
の導体の形成を示す概略図。
の導体の形成を示す概略図。
【図6】 図5の導体を変形した他の導体の形成を示す
概略図。
概略図。
【図7】 本発明の方法による図3のフォトレジスト層
に形成された修変形アクセスホールを示す概略図。
に形成された修変形アクセスホールを示す概略図。
【図8】 図7の変形アクセスホールへの導体の形成を
示す概略図。
示す概略図。
【図9】 図8の導体を変形した他の導体の形成を支援
す概略図。
す概略図。
【図10】 本発明の変形方法による半導体チップのパ
ッド実装面への内側突部と導体の形成を示す概略図。
ッド実装面への内側突部と導体の形成を示す概略図。
【図11】 図10の導体を変形した他の導体の形成を
示す概略図である。
示す概略図である。
1 半導体チップ
2 内側突部
3 フォトレジスト層
4 マスク
5 導体
6 外側突部
7 基板
30 アクセスホール
71 はんだ点
10 パッド実装面
11 接合パッド
500 アンカー部
501 延長部
502 接触部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平9−64049(JP,A)
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特開2000−183089(JP,A)
特開 平8−250498(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 23/12
Claims (22)
- 【請求項1】 半導体チップを基板に実装する方法であ
って、前記基板は複数のはんだ点を備えたチップ実装領
域を有し、前記半導体チップは複数の接合パッドを備え
たパッド実装面を有し、前記接合パッドは、対応する前
記はんだ点に接続されるようになっており、また前記チ
ップ実装領域上の対応するはんだ点の位置からオフセッ
トしている位置で前記パッド実装面に配置され、前記方
法は、 複数の導電性内側突部を形成し、各内側突部を前記各接
合パッドに電気的に接続し、かつ、当該接合パッドから
突出するように形成し、 前記パッド実装面にフォトレジスト層を形成し、該フォ
トレジスト層に前記内側突部を埋設し、 前記フォトレジスト層にアクセスホールを形成し、各ア
クセスホールを前記各内側突部に一致させて当該内側突
部を露出し、 延長部と該延長部の両端にアンカー部と接触部を有する
複数の導体を形成する工程からなり、 前記アンカー部は、前記各アクセスホールを満たし、前
記各内側突部および前記各接合パッドと電気的に接続し
てそれらを包囲し、 前記接触部は、前記パッド実装面に対向する前記フォト
レジスト層の上面に形成され、かつ、前記基板の前記チ
ップ実装領域上の前記各はんだ点に対応する位置に配置
され、 前記延長部は、前記フォトレジスト層の上面に形成さ
れ、前記アンカー部と前記接触部を相互接続している、
半導体チップを基板に実装する方法。 - 【請求項2】 前記各アクセスホールは、前記フォトレ
ジスト層の上面から前記半導体チップの前記パッド実装
面までの深さを有する請求項1に記載の方法。 - 【請求項3】 前記アクセスホールは、前記フォトレジ
スト層の上面から、前記各接合パッドの上方で、かつ、
前記各内側突部の上部より下方のレベルまでの深さを有
している請求項1に記載の方法。 - 【請求項4】 前記各導体の接触部には、導電性の外側
突部が形成され、該外側突部は前記延長部に対して直角
方向に突出し、前記アンカー部と前記延長部と一体に形
成されている請求項1に記載の方法。 - 【請求項5】 前記導体を形成した後に前記各導体の接
触部に導電性の外側突部を形成する工程をさらに有し、
前記外側突部は前記延長部に対して直角方向に前記接触
部から突出するようにした請求項1に記載の方法。 - 【請求項6】 前記内側突部は錫はんだで形成され、前
記導体は金、銀、銅、鉄、錫およびアルミニウムからな
る群から選ばれた金属を含む導電性金属ペーストで形成
されている請求項1に記載の方法。 - 【請求項7】 前記内側突部および前記外側突部は錫は
んだで形成され、前記導体は金、銀、銅、鉄、錫および
アルミニウムからなる群から選ばれた金属を含む導電性
金属ペーストで形成されている請求項5に記載の方法。 - 【請求項8】 基板に実装するのに適した半導体デバイ
スであって、前記基板は複数のはんだ点を備えたチップ
実装領域を有し、前記半導体デバイスは、 複数の接合パッドを備えたパッド実装面を有し、前記接
合パッドが前記チップ実装領域上の対応するはんだ点の
位置からオフセットしている位置で前記パッド実装面に
配置されている半導体チップと、 前記接合パッドに電気的に個別的に接続され、かつ、当
該接合パッドから突出する複数の導電性内側突部と、 前記半導体チップの前記パッド実装面に形成され、前記
接合パッド上の前記各内側突部と一致し、かつ、それを
露出する複数のアクセスホールを備えたフォトレジスト
層と、 延長部と該延長部の両端にアンカー部と接触部を有する
複数の導体とからなり、 前記アンカー部は、前記各アクセスホールを満たし、前
記各内側突部および前記各接合パッドと電気的に接続し
てそれらを包囲し、 前記接触部は、前記パッド実装面に対向する前記フォト
レジスト層の上面に形成され、かつ、前記基板の前記チ
ップ実装領域上の前記各はんだ点に対応する位置に配置
され、 前記延長部は、前記フォトレジスト層の上面に形成さ
れ、前記アンカー部と前記接触部を相互接続している、
半導体デバイス。 - 【請求項9】 前記各アクセスホールは、前記フォトレ
ジスト層の上面から前記半導体チップの前記パッド実装
面までの深さを有する請求項8に記載の半導体デバイ
ス。 - 【請求項10】 前記アクセスホールは、前記フォトレ
ジスト層の上面から、前記各接合パッドの上方で、か
つ、前記各内側突部の上部より下方のレベルまでの深さ
を有している請求項8に記載の半導体デバイス。 - 【請求項11】 前記各導体の接触部には、導電性の外
側突部が形成され、該外側突部は前記延長部に対して直
角方向に突出し、前記アンカー部と前記延長部と一体に
形成されている請求項8に記載の半導体デバイス。 - 【請求項12】 前記各導体の接触部に形成された導電
性の外側突部をさらに有し、前記外側突部は前記延長部
に対して直角方向に前記接触部から突出するようにした
請求項8に記載の半導体デバイス。 - 【請求項13】 前記内側突部は錫はんだで形成され、
前記導体は金、銀、銅、鉄、錫およびアルミニウムから
なる群から選ばれた金属を含む導電性金属ペーストで形
成されている請求項8に記載の半導体デバイス。 - 【請求項14】 前記内側突部および前記外側突部は錫
はんだで形成され、前記導体は金、銀、銅、鉄、錫およ
びアルミニウムからなる群から選ばれた金属を含む導電
性金属ペーストで形成されている請求項12に記載の半
導体デバイス。 - 【請求項15】 半導体チップを基板に実装する方法で
あって、前記基板は複数のはんだ点を備えたチップ実装
領域を有し、前記半導体チップは複数の接合パッドを備
えたパッド実装面を有し、前記接合パッドは、対応する
前記はんだ点に接続されるようになっており、また前記
チップ実装領域上の対応するはんだ点の位置からオフセ
ットしている位置で前記パッド実装面に配置され、前記
方法は、 複数の導電性内側突部を形成し、各内側突部を前記各接
合パッドに電気的に接続し、かつ、当該接合パッドから
突出するように形成し、 延長部と該延長部の両端にアンカー部と接触部を有する
離隔した複数の導体を形成する工程からなり、 前記アンカー部は、前記各内側突部および前記各接合パ
ッドと電気的に接続してそれらを包囲し、 前記接触部は、前記パッド実装面に形成され、かつ、前
記基板の前記チップ実装領域上の前記各はんだ点に対応
する位置に配置され、 前記延長部は、前記パッド実装面上に形成され、前記ア
ンカー部と前記接触部を相互接続している、半導体チッ
プを基板に実装する方法。 - 【請求項16】 前記導体を形成した後に前記各導体の
接触部に導電性の外側突部を形成する工程をさらに有
し、前記外側突部は前記延長部に対して直角方向に前記
接触部から突出するようにした請求項15に記載の方
法。 - 【請求項17】 前記内側突部は錫はんだで形成され、
前記導体は金、銀、銅、鉄、錫およびアルミニウムから
なる群から選ばれた金属を含む導電性金属ペーストで形
成されている請求項15に記載の方法。 - 【請求項18】 前記内側突部および前記外側突部は錫
はんだで形成され、前記導体は金、銀、銅、鉄、錫およ
びアルミニウムからなる群から選ばれた金属を含む導電
性金属ペーストで形成されている請求項16に記載の方
法。 - 【請求項19】 基板に実装するのに適した半導体デバ
イスであって、前記基板は複数のはんだ点を備えたチッ
プ実装領域を有し、前記半導体デバイスは、 複数の接合パッドを備えたパッド実装面を有し、前記接
合パッドが前記チップ実装領域上の対応するはんだ点の
位置からオフセットしている位置で前記パッド実装面に
配置されている半導体チップと、 前記接合パッドに電気的に個別的に接続され、かつ、当
該接合パッドから突出する複数の導電性内側突部と、 延長部と該延長部の両端にアンカー部と接触部を有する
複数の導体とからなり、 前記アンカー部は、前記各内側突部および前記各接合パ
ッドと電気的に接続してそれらを包囲し、 前記接触部は、前記パッド実装面に形成され、かつ、前
記基板の前記チップ実装領域上の前記各はんだ点に対応
する位置に配置され、 前記延長部は、前記パッド実装面上に形成され、前記ア
ンカー部と前記接触部を相互接続している、半導体デバ
イス。 - 【請求項20】 前記各導体の接触部に形成された導電
性の外側突部をさらに有し、前記外側突部は前記延長部
に対して直角方向に前記接触部から突出するようにした
請求項19に記載の半導体デバイス。 - 【請求項21】 前記内側突部は錫はんだで形成され、
前記導体は金、銀、銅、鉄、錫およびアルミニウムから
なる群から選ばれた金属を含む導電性金属ペーストで形
成されている請求項19に記載の半導体デバイス。 - 【請求項22】 前記内側突部および前記外側突部は錫
はんだで形成され、前記導体は金、銀、銅、鉄、錫およ
びアルミニウムからなる群から選ばれた金属を含む導電
性金属ペーストで形成されている請求項20に記載の半
導体デバイス。
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