JP3426797B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は異なるプロフィルの
トレンチによって半導体デバイスを分離した半導体装置
とその製造方法に関する。
【０００２】
【従来の技術】集積回路チップの個々の回路は、半導体
基板に形成された浅いトレンチを用いて互いに分離する
ことができる。この技術は一般的にシャロー・トレンチ
分離法として知られている。多くの半導体チップは各種
サイズの半導体デバイスを有している。これらの半導体
チップにおいては、同一寸法の半導体デバイスが異なる
領域に形成されることが多い。例えばダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）チップは、比較
的小いさなメモリセルを含むアレイ領域と、例えばテゴ
ーダー回路及びその他の周辺回路のように比較的大きな
デバイスを含む周辺領域とを含む。図１はこのような配
置を示す回路の一例である。図１に示すように、従来の
ＤＲＡＭは周辺回路領域１とメモリセルアレイ領域２と
を含んでいる。
【０００３】メモリセルアレイ領域２はワード線とビッ
ト線との交点に形成されるメモリセルを含む。便宜的
に、図には、ワード線ＷＬとビット線ＢＬ及び／ＢＬと
の交点に形成されるメモリセルのみが示されている。周
辺回路領域１は、ワード線ＷＬに接続されたメモリセル
３を選択するための各種の周辺回路素子を含んでいる。
例えば周辺回路領域１はｐチャンネルの電界効果トラン
ジスタ（ＦＥＴ）４とｎチャンネルのＦＥＴ５とを含ん
でいる。ＦＥＴ４及び５の制御ゲートはそれぞれ選択回
路６に接続される。各ＦＥＴの第１の端子はワード線Ｗ
Ｌに共通接続される。ｐチャンネルＦＥＴ４の第２の端
子はワード線駆動信号ＷＤＲＶを受け、ｎチャンネルＦ
ＥＴの第２の端子は接地されている。
【０００４】図２は、図１のＤＲＡＭの平面図であり、
それぞれ周辺回路領域１とメモリセルアレイ領域２とを
形成するためのレジストパターン１´及び２´を持つ。
メモリセルアレイ領域２に該当するレジストパターン２
´は、複数の比較的小さい個別レジスト領域を含み、こ
れがメモリセル３に該当する個別レジスト領域３´を含
む。周辺回路領域１に該当するレジストパターン１´
は、それぞれ、ＦＥＴ４及び５に該当する比較的大きな
個別レジスト領域４´及び５´を含む。レジストパター
ン１´の大きな個別レジスト領域は、レジストパターン
２´の小いさな個別レジスト領域よりも間隔があけられ
ている。したがって、比較的大きな周辺回路素子は周辺
回路領域１に形成することができ、比較的小いさなメモ
リセルはメモリセルアレイ領域２に形成することができ
る。
【０００５】
【発明が解決しようとする課題】１つの半導体チップの
中に形成されたサイズの異なるデバイスがトレンチを使
って分離されるときに色々な問題が発生する。例えば、
電力損失が回路の性能を著しく制限する。
【０００６】ここで、分離用のトレンチによって囲まれ
た領域（以下、素子領域と称す）に半導体デバイス、例
えば電界効果トランジスタ（ＦＥＴ）を形成する場合に
ついて考える。
【０００７】半導体基板に形成された分離用のトレンチ
の側壁が、半導体基板に対してほぼ垂直のプロファイル
を有している場合、前記素子領域はそのエッヂに鋭いコ
ーナー部を有した島状領域となる。このため、ゲート電
極の下に位置するチャネル領域の一部も当然、この鋭い
エッヂのコーナー部に位置する。分離用のトレンチ内
は、半導体基板より低い誘電率を持った絶縁性の材料に
よって埋められる。このため、このコーナー部には電気
力学的に不均一な鋭い境界が形成されることとなる。ゲ
ート電極がチャネル領域に及ぼす電界効果は、チャネル
領域の中央部と鋭いコーナー部とでは大きく異なり、鋭
いコーナー部はチャネル領域の中央部に比べ、低いゲー
ト電圧で反転層が形成される。この現象は、設計上意図
せぬ低い閾値電圧の寄生トランジスタが鋭いコーナー部
に形成されたことを意味する。あるいは、ほぼ垂直のト
レンチによって分離されたＦＥＴは、不可避的に複数の
閾値電圧を有することとなり、通常のＦＥＴに基づく設
計を不可能とする。このため、鋭いコーナー部を有する
ＦＥＴは、予期せぬ低いゲート電圧によりコーナー部に
沿って反転層が形成され、漏れ電流が流れる。したがっ
て、動作電流を効果的にカットオフできない。
【０００８】例えばＤＲＡＭの周辺回路を構成するデバ
イスは大きな電流で動作する比較的大きなデバイスであ
る。このデバイスを鋭いコーナー部を有するＦＥＴによ
って構成した場合、このＦＥＴは非常に大きな漏れ電流
が流れる。漏れ電流はチップの中で電力を損失し、その
結果、動作効率が落ちる。ＦＥＴのコーナー部で発生す
る閾値電圧の低下は、コーナー部の角度が鈍角となるほ
ど改善され、コーナー部の閾値電圧とチャネル領域の中
央部の閾値電圧は接近する。すなわち、コーナー部の角
度が緩やかなほど、コーナー部に発生する低閾値電圧を
抑制できる。そこで、大きなデバイスは電力損失を防ぐ
ために、コーナー部の角度を緩めて傾斜したプロフィル
を持つトレンチで分離し、漏れ電流を小さくする必要が
ある。
【０００９】一方、例えばアレイ内のメモリセルは、非
常に近接した小さなデバイスである。このデバイスをコ
ーナー部の角度が緩やかなトレンチにより分離しようと
した場合、デバイス相互間の距離が狭いため、トレンチ
の深さが浅くなる。したがって、デバイスを十分に分離
できない。さらに、パターニング間で小さな合わせずれ
が発生した場合、例えばＤＲＡＭのディープ・トレンチ
間を設計通りに分離できなくなり非常に不都合である。
【００１０】また、小さなデバイスのチャネル領域は小
さいため、チャネル領域の中央部とコーナー部という明
確な区別は不要である。このデバイスの閾値電圧は局所
的なコーナー部の形状より、むしろ空乏層全体の形状を
反映して一義的に決まる傾向がある。すなわち、小さな
デバイスはほぼ垂直のトレンチによって分離されても１
つの閾値電圧を有するＦＥＴとして動作する。したがっ
て、小いさなデバイスは特性を犠牲にすること無く非常
に稠密な配列を確保するため、垂直形状のトレンチで分
離するほうが良い。
【００１１】上記のように、１つの半導体チップ内に形
成される互いにサイズの異なるデバイスをトレンチによ
って分離する場合、トレンチのプロファイルは、分離す
べきデバイスのサイズに応じて、１つの半導体チップ内
でも変更することが電気特性上望ましい。しかし、この
ようなデバイスのサイズに応じて異なるプロファイルを
持った分離用のトレンチを形成するためには特別な工程
を必要とする。例えば小さなデバイスを分離するための
垂直なプロファイルを有するトレンチと大きなデバイス
を分離するための傾斜されたプロファイルを有するトレ
ンチとは、それぞれのデバイスを形成すべき領域に異な
った別々のエッチングを施すことにより達成できる。し
かし、各工程は保護領域をマスクする別々のリソグラフ
工程を必要とするため、時間がかかり、非能率的で且つ
費用がかかる等の欠点を有している。
【００１２】この発明は上記課題を解決するものであ
り、１つの半導体チップの中に、小いさなデバイスを分
離するための垂直トレンチと、大きなデバイスを分離す
るための傾斜されたトレンチとを共に設けることがで
き、しかも、複雑で高価な処理を必要とせずにこれを得
るものである。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板内に設けられ側面が垂直
のトレンチによって他の領域から分離された小さなサイ
ズのチャネル領域を有する第１のトランジスタと、前記
半導体基板内に設けられ側面が傾斜したトレンチによっ
て他の領域から分離された大きなサイズのチャネル領域
を有する第２のトランジスタとを具備している。
【００１４】本発明の半導体装置において、チャネルサ
イズが小さい第１のトランジスタは側面が垂直のトレン
チによって他の領域から分離されているため、高精度に
配置することができ、チャネルサイズが大きい第２のト
ランジスタは側面が傾斜したトレンチによって他の領域
から分離されているため、漏れ電流を低減でき、電力損
失を防止できる。
【００１５】本発明の製造方法は、材料の表面にトレン
チを形成する方法であって、材料の上に第１及び第２の
ウインドウを有するマスク材料のパターンを形成する工
程と、材料表面に対して前記第１のウインドウを通り、
前記第２のウインドウは通らない所定の角度方向で、前
記材料の表面にイオン注入を行う工程と、前記材料をエ
ッチングし、前記第１のウインドウの領域に第１の形状
を有する第１のトレンチを形成し、前記第２のウインド
ウの領域に第２の形状を有する第２のトレンチを形成
し、前記第１のウインドウの領域へのイオン注入の結果
として、前記第１の形状が前記第２の形状と異なるよう
にする工程とを有する。
【００１６】本発明に基づき、形状の異なるトレンチが
例えば半導体基板のような材料に形成される。第１及び
第２のウインドウを持つレジストパターン又はその他の
マスク材料パターンが材料の上に形成される。第１のウ
インドウの幅は第２のウインドウのそれよりも大きい。
このレジストパターン及び材料に、フッ素のようなエッ
チング性、又はアルゴンのような非エッチング性のイオ
ンを用いてイオン注入を行う。これらのイオンは、材料
の表面に対して垂直方向、及びある標準方位方向に対し
て所定の角度でレジストパターン及び材料に注入され
る。この所定の角度は、イオンが広い第１のウインドウ
を通って材料に衝突するが狭い第２のウインドウを介し
ては材料に届かないような角度とする。
【００１７】次に、材料及びレジストパターンの表面
は、例えば異方性反応性イオンエッチング工程のような
エッチング工程が施され、材料内には第１及び第２のウ
インドウに該当する第１及び第２のトレンチがそれぞれ
形成される。イオン注入を受けず、第２のウインドウに
よって露出された材料には、高度の異方性を保つエッチ
ング工程により、実質的に垂直な形状の第２のトレンチ
が形成される。第１のウインドウによって露出され且つ
イオン注入を受けた材料には、上記異方性エッチングの
他、イオン衝撃、及びエッチング性イオン注入の場合は
注入イオンの化学作用によって、第１のウインドウの領
域でのみ選択的にエッチングが進行し、実質的に傾斜さ
れた形状を持つ第１のトレンチが形成される。
【００１８】したがって、本発明は１つのエッチング工
程で異なった形状の複数のトレンチが形成できる。さら
に、ウインドウの幅、イオンの照射角度、及びイオンの
エネルギーのようなパラメータを調節することにより、
例えば第１のトレンチの傾斜を容易に制御することがで
きる。本発明は、例えばＤＲＡＭのような半導体メモリ
装置のアレイ領域にほぼ垂直なトレンチを形成したり、
メモリ装置の周辺領域に傾斜したトレンチを形成するた
めに利用することができる。したがって、垂直なトレン
チをメモリセルの分離に使用して配列の精度及び密度を
向上し、テーパーの付いたトレンチを周辺領域のデバイ
スの分離に使用することにより、電力損失を抑えること
ができる。
【００１９】
【発明の実施の形態】以下、この発明の実施例について
図面を参照して説明する。先ず、図３（ａ）及び図３
（ｂ）を用いて本発明の基本原理について説明する。レ
ジストパターン２０が、リソグラフィーのような公知の
方法で半導体基板１０の上に形成される。しかし、本発
明において、マスク材料はレジストに限定されるもので
はない。本発明では、便宜的にレジストのようなマスク
材料を用いて説明するが、その他のマスク材料も本発明
と矛盾無く使用できる。レジストパターン２０は半導体
基板１０へのウインドウ３０を含む。次に、例えばフッ
素のようなエッチング性の元素１５をウインドウ３０を
介して半導体基板１０内のウィンドウ下の領域（イオン
注入領域）１１へ選択的にイオン注入する。本発明にお
いて、エッチング性のイオン（エッチャント・イオン）
はフッ素に限定されるものではなく、例えば塩素のよう
なエッチャントも使用できる。また、この代わりに、ア
ルゴンのような非エッチング性のイオン（非エッチャン
ト・イオン）を注入しても良い。さらに、エッチャント
と非エッチャントとを組み合わせて１つの注入工程又は
複数の注入工程に使用しても良い。
【００２０】次いで、半導体基板１０をプラズマ雰囲気
中に晒す。レジストパターン２０は、この工程の前に除
去してもよい。また、プラズマはフッ素あるいは塩素の
ようなエッチング性のガスを含んでいてもよい。この場
合、半導体基板１０は、プラズマより基板に向かって照
射される正イオンによるスパッタ性のエッチング機構に
よりエッチングされ、この他、イオン増強エッチング又
はイオンアシストエッチングのように、イオン照射によ
り増強されるエッチング性ガスと半導体基板との化学反
応によりエッチングされる。また、イオン照射の技術と
しては、プラズマ雰囲気中に晒す以外に、イオンビーム
の照射のような技術も適用可能である。
【００２１】前記イオン注入工程はイオン注入領域の選
択的エッチングを確実なものとする。すなわち、エッチ
ャント又は非エッチャントによる衝撃によって基板に物
理的損傷が加わる。損傷を受けた基板の領域は損傷を受
けなかった基板領域よりもエッチングを受ける率が高
い。したがって、非エッチャントの注入は、イオン注入
領域を物理的に損傷することにより、この領域のエッチ
ングの進行を早くする働きがある。さらに、エッチャン
トが注入された場合、物理的損傷の他、このエッチャン
トは基板の中の化学的結合を破壊する働きがある。した
がって、注入したエッチャントは、物理的、化学的機構
により、この領域でのエッチングを可能としたりエッチ
ングの進行を促進する。
【００２２】この結果、エッチングはイオン注入領域１
１で選択的に進行あるいは加速される。よって、図３
（ｂ）に示すようなトレンチ４０がイオン注入領域１１
に形成される。
【００２３】次に、上記基本原理を応用し、パターンの
サイズに応じて変化するプロファイルを有するトレンチ
の形成方法について説明する。図４（ａ）は、本発明に
より処理される例えばシリコンのような基板１０を示
す。勿論、その他の半導体基板又はその他の材料を本発
明に使用することができる。さらに、半導体基板１０
は、シリコン基板の上に例えば窒化珪素のような異なっ
た材料からなる複数の層から成っていても良い。便宜
上、部分１０は半導体基板１０と呼ぶことにする。
【００２４】図４（ｂ）に示すように、レジストフィル
ム２０Ａが半導体基板１０の上に形成される。上述した
ように、レジスト以外のマスク材料を本発明に適用する
ことができる。このレジストフィルム２０Ａは、図５に
示すようなレジストパターン２０を形成するため、公知
のホトリソグラフによって処理される。図５に示すよう
に、このレジストパターン２０は半導体基板１０の表面
を露出する複数のウインドウ３１〜３７を含む。勿論、
レジストパターン２０は本発明の趣旨を説明するための
もので、本発明を限定するものではない。レジストパタ
ーン２０は高さＨを持ち、この高さＨは例えば、０．９
５μｍである。図に示すように、ウインドウ３１〜３５
は第１の幅Ｗ１を有し、ウインドウ３６及び３７は第２
の幅Ｗ２を有し、これらの関係はＷ２＞Ｗ１である。例
えばＷ１は約０．２５μｍであり、Ｗ２は約１０μｍで
ある。勿論、図５に示す配置は説明のためのものであっ
て、本発明を限定するものではない。例えば、レジスト
の高さＨは可変であり、任意のウインドウ幅Ｗを有する
任意数のウインドウを本発明の範囲内で設けることがで
きる。
【００２５】一般的に言えば、ウインドウ３１〜３５
は、第１の特徴的なトレンチ形状を持つトレンチを設け
るべき半導体基板１０の第１の領域に形成され、ウイン
ドウ３６及び３７は、第２の特徴的なトレンチ形状を有
するトレンチを設けるべき半導体基板１０の第２の領域
に形成される。例えば図９（ａ）に示すように、第１の
領域は、例えばＤＲＡＭのような、メモリデバイスのメ
モリセルアレイ領域１０Ａに相当し、ここには比較的小
いさなメモリセルデバイスが形成され、実質的に垂直形
状を有するトレンチを正確に配列する必要がある領域で
ある。メモリセルアレイ領域１０Ａは、第１の幅Ｗ１を
有するウインドウを含むレジストパターン２０を含んで
いる。したがって、第１の幅Ｗ１を有するウインドウの
下に垂直トレンチを形成しなければならない。
【００２６】図９（ｂ）に示すように、第２の領域はＤ
ＲＡＭのようなメモリセルデバイスの周辺回路領域１０
Ｂに該当し、ここは比較的大きな周辺回路が形成され、
実質的にテーパーの付いたトレンチ形状を有するトレン
チが漏洩電流、及び電力損失を最小にするために必要で
ある。この周辺回路領域１０Ｂは、第２の幅Ｗ２を有す
るウインドウを含むレジストパターン２０を含んでい
る。したがって、第２の幅Ｗ２を有するウインドウの下
に傾斜されたトレンチを形成しなければならない。
【００２７】レジストパターン２０の形成後、半導体基
板１０が図６に示すように、傾斜イオン注入法によって
処理される。ここでは、イオン１５が、半導体基板１０
の表面法線に対して所定の傾斜角度αで、又、図１０に
矢印で示す方位基準方向に対して、所定の方位角度βで
注入される。図１０は、基板の平面図であり、ある方位
基準方向に対するイオンビームの方位角度βを示してい
る。傾斜角度α及び方位角度βは、注入イオンがウイン
ドウ３６及び３７を通過し、半導体基板の表面の部分Ｗ
３には達するが、ウインドウ３１〜３５を通過して半導
体基板１０の表面に達することがないように選択され
る。部分Ｗ３は、傾斜角度α、方位角度β及びレジスト
高さＨによって変化する。
【００２８】例えば所定のレジストパターンの高さＨ及
びウインドウの幅Ｗに対して、適当な傾斜角度α及び方
位角度βは、半導体基板１０に注入領域Ｗ３を作り、所
望の注入プロフィルと、所望のテーパー形状を持つトレ
ンチを作ることができるように選択される。次の式は傾
斜角度α及び方位角度βを選択するためのガイドライン
を提供する： Ｗ１´＜Ｈｔａｎα＜Ｗ２´ ここで、Ｗ１´＝Ｗ１／ｃｏｓβ、 Ｗ２´＝Ｗ２／ｃｏｓβ さらに、イオンは、半導体基板１０に所定の深さを得る
ように所定の注入エネルギーで放射することができる。
好ましくは１０ＫｅＶ以上のイオンエネルギーが適当で
ある。さらに、注入量を選択し、これが衝突する半導体
基板１０の中に所定の濃度を得るようにする。一般的
に、注入濃度及びエネルギーが高いほど、物理的ダメー
ジ（損傷）が大きくなり、さらに、注入イオンがエッチ
ャントの場合は、この後のエッチング工程における化学
的反応性が大きくなる。したがって、イオンの注入エネ
ルギー及び注入量は、エッチング率、得られるトレンチ
形状に影響する因子の中から決まる。勿論、エッチング
率は、エッチングする材料、注入材料及び反応性イオン
エッチング法によっても決まる。
【００２９】図６に示すように、エッチャントとしての
フッ素のイオンは、傾斜角度αで半導体基板１０及びレ
ジストパターン２０に衝撃を与えるために使用される。
図１０に示すイオンビームの方位角度βは紙面上での角
度である。フッ素イオンはウインドウ３１〜３５に隣接
するレジストパターンの上の部分に衝撃を与えるが、ウ
インドウ３１〜３５を通って半導体基板の面には達する
ことはない。したがって、ウインドウ３１〜３５を介し
て露出される半導体基板の領域にはイオンは注入されな
い。角度αはウインドウ３６及び３７を介してフッ素イ
オンが半導体基板１０を叩くことのできる角度である。
フッ素イオンはウインドウ３６及び３７を形成するレジ
ストの側面にも追加的に当てられる。図６は、１方向か
ら基板１０及びレジストパターン２０に注入されるフッ
素イオンの分布図である。勿論、注入イオンの分布、す
なわち、トレンチのプロフィルは、色々な異なった傾斜
角度αや方位角度βでイオンを注入することによって調
整できる。さらに、方位角度βは回転注入を行うために
時間と共に変化させてもよい。
【００３０】次に、半導体基板１０及びレジストパター
ン２０は、例えば高度な異方性のＲＩＥ法を用いてエッ
チングされる。図７はエッチング後の図６における半導
体基板を示す。破線はエッチング前の半導体基板１０及
びレジストパターン２０の輪郭を示す。
【００３１】上記基本原理において説明したように、フ
ッ素イオンが注入された領域では、上記ＲＩＥエッチン
グ機構の他、注入されたエッチング性のフッ素が誘起す
る物理的、化学的効果により、追加的エッチング反応が
進行する。この結果、フッ素が注入された半導体領域で
は垂直方向の他、水平方向へもエッチングが進行する。
さらに、レジスト側部に注入されたフッ素の効果によ
り、レジストマスクの側部方向への後退(erosion) が促
進される。レジストマスク開口部の漸次的な拡大に伴
い、ウインドウ３６、３７下に形成されつつあるトレン
チ５６、５７は傾斜したプロファイルを持つこととな
る。
【００３２】一方、フッ素イオンが注入されなかった領
域では、高度な異方性を有するＲＩＥによるエッチング
機構のみが作用し、垂直なトレンチエッチングが進行す
る。よって、フッ素イオンが半導体基板まで到達しなか
ったウインドウ３１〜３５に対応する半導体基板１０の
領域では、レジストパターン上部の後退を除き、垂直な
プロファイルを持つトレンチ５１〜５５が形成される。
【００３３】このようにして、ウインドウ３１〜３５に
対応する比較的小さなデバイスが稠蜜に配列される領域
には、垂直なプロファイルを持つトレンチが形成され、
ウインドウ３６、３７に対応する比較的大きなデバイス
が形成される周辺領域には、傾斜したプロファイルを持
つトレンチがそれぞれ形成される。
【００３４】エッチング工程で作られるトレンチのプロ
フィルは、イオン注入プロフィルを調節することによっ
て特定の仕様に合うように調整できることは言うまでも
ない。これはレジストの高さ、ウインドウの幅、イオン
ビームの傾斜角度及びその方位角度、イオンビームのエ
ネルギー、及び使用材料の特性等注入プロフィルに影響
する関連パラメータを注意深く選択することによってで
きる。例えばより傾斜したトレンチはイオンビームの傾
斜角度及び又はエネルギーを増すことによって作ること
ができる。したがって、傾斜の形成はエッチング領域、
チャンバー・シーズンニング等に応じて変化させなけれ
ばならないエッチング・パラメータを微調整するより、
注入プロフィルを調節することによってより容易に制御
できる。
【００３５】図８は、エッチングが終わった図７のウイ
ンドウ３７と同様の領域の詳細な図を示している。この
場合、窒化物の層（例えばＳｉＮ）１２が、レジストパ
ターン２０の形成前に半導体基板１０の表面に形成され
る。イオン注入後及びエッチング前の半導体基板１０、
窒化物層１２及びレジストパターン２０の構造が破線で
示されている。
【００３６】図に示すように、傾斜注入段階に、半導体
基板１０の側部１４及びレジストパターン２０の側部２
４にフッ素イオン１５が注入される。その結果、側部エ
ッチングによって、側部１４がエッチング中にエッチさ
れる。さらに、エッチング段階で側部２４がエッチ除去
されることによって、レジスト又はマスクの後退が発生
する。レジストパターンは一般的に半導体基板１０より
も柔らかいため、その部分が余計にエッチングされる。
さらに、レジストに一旦傾斜面ができると、傾斜角度で
のイオンのスパッター率が高くなるため、この表面はさ
らに大きな割合でエッチングされる。したがって、側部
２４は側部１４よりも余計にエッチングされる。
【００３７】エッチングによって側部１４を除去するこ
とによって、また、レジストの側部２４の漸次的後退に
伴い、傾斜トレンチ５７の傾斜部分５７Ａができる。傾
斜トレンチ５７はその除去部分に、垂直トレンチ程鋭角
的な角部ができない。したがって、この傾斜したトレン
チ５７は、デコーダのような周辺回路の分離に好適で、
電界の不規則性に基づく顕著な電力損失がない。しか
し、傾斜トレンチ５７はさらに傾斜部分５７Ａの向かい
に垂直部分５７Ｂを含む。垂直部分５７Ｂに近い半導体
基板１０は、この部分がレジストパターン２０の陰にな
るので、注入段階でイオン注入されない。勿論、第２の
イオン注入段階を行い、イオンビームの角度を調節し、
傾斜トレンチ５７の傾斜部分５７Ａの向かいに傾斜部分
ができるようにすることができる。これは例えば基板に
対して−αに等しいイオンビーム角度を用いればよい。
【００３８】さらに、第２のイオン注入段階を行うこと
ができる。第２の注入段階では第１の注入段階の１つ以
上のパラメータを変えてより正確に注入プロフィルを制
御することができる。例えば第２の注入段階は異なった
傾斜角度α、異なった方位角度β、異なった注入エネル
ギーを有し、異なった濃度、及び異なった注入イオンを
含むようにすることができる。このようにして、注入プ
ロフィルをさらに制御し、所望の傾斜付きトレンチを作
ることができる。この代わりに、１つの処理工程の中で
このパラメータの１以上を変えることができる。いずれ
にしても、次の工程で、本発明にとっては重要でない
が、各種方法のいずれか１つによってこのトレンチが絶
縁体で充填され、素子分離が完了する。
【００３９】以上、本発明を半導体基板との関連で説明
した。しかし、本発明は半導体基板以外の材料、又は半
導体基板の上に層を持つ材料にトレンチを形成する場合
に使用することができる。さらに、特定のイオン注入角
度αは、イオンビームの方向を制御することによって、
半導体基板１０を傾けることによって、又はこの両方に
よって得ることができるのは明らかである。
【００４０】図１１乃至図１３は、上記製造方法を用い
て製造したＤＲＡＭの一例を示すものであり、図１、図
２と同一部分には同一符号を付す。図１１乃至図１３に
おいて、トランジスタ４は周辺回路領域１を構成し、ト
ランジスタ３はメモリセルを構成する。トランジスタ４
は例えばワード線駆動回路に適用され、大きな電流駆動
能力を必要とするため、そのサイズがトランジスタ３よ
り大きくされている。トランジスタ４は、図１２に示す
ように、側面が傾斜したトレンチ６０によって他のトラ
ンジスタから分離され、トランジスタ３は図１３に示す
ように、側面が垂直のトレンチ６１によって他のトラン
ジスタから分離されている。各トレンチ６０、６１の内
部にはシリコン酸化膜６２が形成され、各素子領域６
３、６４上にはゲート酸化膜６５を介してゲート電極６
６、６７が設けられている。各素子領域６３、６４にお
いて、各ゲート電極６６、６７の両側には図示せぬソー
ス、ドレインが形成されている。図１１において、トラ
ンジスタ３が形成される素子領域６４には、キャパシタ
を形成するためのトレンチ６８が形成されている。
【００４１】上記構成によれば、大きなサイズのトラン
ジスタは、傾斜したトレンチによって互いに分離されて
いる。したがって、トレンチのコーナー部の閾値電圧が
低下しないため、動作電流を確実にカットオフでき、漏
れ電流を抑制して電力損失を防止できる。また、小いさ
なサイズのトランジスタは垂直のトレンチによって互い
に分離されている。したがって、特性を犠牲にすること
無く非常に正確で稠蜜な配列を確保することができる。
【００４２】図１４は、この発明をスタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）に適用した場合を
示すものである。周辺回路としての例えばワード線駆動
回路を構成するトランジスタ７１、７２は大きなサイズ
のトランジスタであり、これらは傾斜したトレンチによ
って互いに分離される。メモリセルを構成するトランジ
スタ７３、７４、７５、７６は小いさなサイズのトラン
ジスタであり、これらは垂直のトレンチによって互いに
分離される。この実施例によっても、ＤＲＡＭと同様の
効果を得ることができる。
【００４３】図１５は、この発明をＡＳＩＣ(Applicati
on Specific IC) 等のゲートアレイ回路に適用した場合
を示すものである。図１５（ａ）において、ゲートアレ
イ回路８１は中央の領域に論理回路等からなるコア部８
２が設けられ、コア領域８２の周囲にコア領域８２に接
続された周辺回路８３が設けられている。周辺回路は例
えば図１５（ｂ）に示すように、大きなサイズのトラン
ジスタ８４によって構成され、これらトランジスタ８４
は傾斜したトレンチによって互いに分離される。コア領
域８２は、例えば図１５（ｃ）に示すように、小いさな
サイズのトランジスタ８５によって構成され、これらト
ランジスタ８５は垂直のトレンチによって互いに分離さ
れる。この実施例によっても、ＤＲＡＭとＳＲＡＭと同
様の効果を得ることができる。
【００４４】以上のように、本発明の実施例について添
付した図面を用いて詳細に説明したが、本発明はこれら
実施例に限定されるものではなく、本発明の範囲及び思
想から離れること無く当該技術者によって変更変形を行
うことができる。
【００４５】
【発明の効果】本発明の製造方法によれば、１つの半導
体チップの中に、小いさなデバイスを分離するための垂
直トレンチと、大きなデバイスを分離するための傾斜さ
れたトレンチとを共に設けることができ、しかも、処理
が簡単で製造コストを低廉化できる。
【００４６】また、本発明の半導体装置によれば、大き
なサイズのトランジスタはコーナー角度を緩めて傾斜し
たプロフィルを持つトレンチで分離しているため、漏れ
電流を減少して電力損失を防止することができ、小いさ
なサイズのトランジスタは大きなサイズのトランジスタ
よりも鋭いコーナー角度を有する垂直形状のトレンチで
分離しているため、特性を犠牲にすること無く非常に正
確で稠蜜な配列を確保することができる。
【図面の簡単な説明】
【図１】図１はダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）における従来の回路の説明図。
【図２】図２は図１のＤＲＡＭの平面図であり、周辺回
路及びメモリ・セル・アレイのためのレジストパターン
を示す図。
【図３】図３（ａ）及び図３（ｂ）はイオン注入及びエ
ッチングによるエッチング性及び又は非エッチング性の
作用の概念を示す説明図。
【図４】図４（ａ）は半導体基板を示す断面図であり、
図４（ｂ）は図４（ａ）の半導体基板の上に形成された
マスクの説明図。
【図５】図５は図４（ｂ）の半導体基板に形成されるレ
ジストパターンの説明図。
【図６】図６は幅の異なるウインドウを持つマスクパタ
ーン持つ半導体へのイオンの傾斜注入の説明図。
【図７】図７は図６によってイオン注入が行われた半導
体基板のエッチング効果の説明図。
【図８】図８はエッチングの後の図６及び図７と同じ半
導体基板の拡大図。
【図９】図９（ａ）はメモリデバイスのメモリセルアレ
イ領域１０Ａに形成されたレジストパターンの平面図で
あり、図９（ｂ）はメモリデバイスの周辺回路領域１０
Ｂに形成されたレジストパターンの平面図。
【図１０】図１０は半導体基板に照射されるイオンの方
位角度βを説明する平面図。
【図１１】図１１はこの発明が適用されるダイナミック
・ランダム・アクセス・メモリを示す斜視図。
【図１２】図１２は図１１の１２−１２線に沿った断面
を示す斜視図。
【図１３】図１３は図１１の１３−１３線に沿った断面
を示す斜視図。
【図１４】この発明が適用されるスタティック・ランダ
ム・アクセス・メモリを示す回路図。
【図１５】この発明が適用されるゲートアレイ回路を示
す図。
【符号の説明】
１０…半導体基板、２０…レジストパターン、３１〜３
５…ウインドウ、３６、３７…ウインドウ、α…イオン
ビームの傾斜角度、β…イオンビームの方位角度、５１
〜５５、６１…垂直プロフィルのトレンチ、５６、５
７、６０…傾斜プロフィルのトレンチ、４、７１、７
２、８４…サイズの大きなトランジスタ、３、７３〜７
６、８５…サイズの小さなトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 - 21/8244 H01L 27/108 H01L 27/11 H01L 21/76

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板内に設けられ側面が垂直のトレンチによ
    って他の領域から分離された小さなサイズのチャネル領
    域を有する第１のトランジスタと、 前記半導体基板内に設けられ側面が傾斜したトレンチに
    よって他の領域から分離された大きなサイズのチャネル
    領域を有する第２のトランジスタとを具備することを特
    徴とする半導体装置。
  2. 【請求項２】 前記第１のトランジスタは、ダイナミッ
    ク・ランダム・アクセス・メモリのメモリセルを構成
    し、前記第２のトランジスタは、ダイナミック・ランダ
    ム・アクセス・メモリの周辺回路を構成することを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１のトランジスタは、スタティッ
    ク・ランダム・アクセス・メモリのメモリセルを構成
    し、前記第２のトランジスタは、スタティック・ランダ
    ム・アクセス・メモリの周辺回路を構成することを特徴
    とする請求項１記載の半導体装置。
  4. 【請求項４】 前記第１のトランジスタは、ゲートアレ
    イ回路においてコア領域の回路を構成し、前記第２のト
    ランジスタは、ゲートアレイ回路の周辺回路を構成する
    ことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 複数の小さなサイズの第１のトランジス
    タ及び複数の大きなサイズの第２のトランジスタを有す
    る半導体基板と、 前記第１のトランジスタの相互間に位置する前記半導体
    基板内に設けられ、前記第１のトランジスタを互いに分
    離する側面が垂直とされた第１のトレンチと、 前記第２のトランジスタの相互間に位置する前記半導体
    基板内に設けられ、前記第２のトランジスタを互いに分
    離する側面が傾斜された第２のトレンチとを具備するこ
    とを特徴とする半導体装置。
  6. 【請求項６】 前記第１のトランジスタは、ダイナミッ
    ク・ランダム・アクセス・メモリのメモリセルを構成
    し、前記第２のトランジスタは、ダイナミック・ランダ
    ム・アクセス・メモリの周辺回路を構成することを特徴
    とする請求項５記載の半導体装置。
  7. 【請求項７】 材料の表面にトレンチを形成する方法で
    あって、 前記材料の上に第１及び第２のウインドウを有するマス
    ク材料のパターンを形成する工程と、 材料表面に対して前記第１のウインドウを通り、前記第
    ２のウインドウは通らない所定の角度方向で、前記材料
    の表面にイオン注入を行う工程と、 前記材料をエッチングし、前記第１のウインドウの領域
    に第１の形状を有する第１のトレンチを形成し、前記第
    ２のウインドウの領域に第２の形状を有する第２のトレ
    ンチを形成し、前記第１のウインドウの領域へのイオン
    注入の結果として、前記第１の形状が前記第２の形状と
    異なるようにする工程とを有することを特徴とする半導
    体装置の製造方法。
  8. 【請求項８】 前記注入工程はエッチャント・イオンで
    前記材料の表面に衝撃を与え、前記エッチャント・イオ
    ンを前記材料の前記表面に注入する工程を含み、前記材
    料の表面への前記エッチャント・イオンの化学的作用
    と、前記衝撃による前記材料への物理的破壊とにより、
    前記エッチング工程が前記材料の前記表面上で選択的に
    行われることを特徴とする請求項７記載の半導体装置の
    製造方法。
  9. 【請求項９】 前記注入工程は前記材料の表面に非エッ
    チャント・イオンで衝撃を与え、前記非エッチャント・
    イオンを前記材料の前記表面に注入する工程を含み、前
    記衝撃による前記材料への物理的破壊により、前記エッ
    チング工程が前記材料の前記表面で選択的に行われるこ
    とを特徴とする請求項７記載の半導体装置の製造方法。
  10. 【請求項１０】 前記エッチング工程は前記第１のウイ
    ンドウの領域で前記材料の選択的エッチングを含むこと
    を特徴とする請求項７記載の半導体装置の製造方法。
  11. 【請求項１１】 所定の角度方向は前記材料の前記表面
    の法線に対する所定の傾斜角度を含むことを特徴とする
    請求項７記載の半導体装置の製造方法。
  12. 【請求項１２】 所定の角度方向は方位基準方向に対す
    る所定の方位角度を含むことを特徴とする請求項７記載
    の半導体装置の製造方法。
  13. 【請求項１３】 前記第１の形状は実質的に傾斜してお
    り、前記第２の形状は実質的に垂直であることを特徴と
    する請求項７記載の半導体装置の製造方法。
  14. 【請求項１４】 前記エッチング工程は異方性反応性イ
    オンエッチングを含むことを特徴とする請求項１３記載
    の半導体装置の製造方法。
  15. 【請求項１５】 前記第１のウインドウの幅は前記第２
    のウインドウの幅より大きく、前記注入工程は前記材料
    の表面にエッチャント・イオンで衝撃を与えて、前記材
    料の前記表面に前記エッチャント・イオンを注入する工
    程を含み、これにより前記異方性反応性イオンエッチン
    グ工程は、前記材料への前記エッチャント・イオンの化
    学的作用と、前記衝撃による前記材料への物理的破壊と
    により、前記材料の前記表面で選択的に行われるように
    することを特徴とする請求項１４記載の半導体装置の製
    造方法。
  16. 【請求項１６】 半導体基板の上に形成されアレイ領域
    と周辺回路領域とを有する半導体メモリ装置の形成方法
    において、前記アレイ領域のデバイスと前記周辺回路領
    域のデバイスとを分離するために半導体基板の中に分離
    トレンチを形成する方法であって、 前記周辺回路領域に第１のウインドウを有し、アレイ領
    域に第２のウインドウを有するようにマスク材料のパタ
    ーンを前記半導体基板の上に形成する工程と、 イオンが前記第１のウインドウを通り、前記第２のウイ
    ンドウは通らない所定の角度方向で前記半導体基板に衝
    突させ、前記半導体基板の表面にイオンで衝撃を与える
    衝撃工程と、 前記半導体基板を前記第１のウインドウ及び前記第２の
    ウインドウを介してエッチングし、前記イオンの衝突の
    結果として、前記周辺回路領域に傾斜形状を有する第１
    のトレンチを形成し、前記アレイ領域に垂直形状を有す
    る第２のトレンチを形成するようにする工程とを具備す
    ることを特徴とする半導体メモリデバイスの半導体装置
    の製造方法。
  17. 【請求項１７】 前記エッチング工程は異方性反応性イ
    オンエッチングを含むことを特徴とする請求項７，１６
    のいずれかに記載の半導体装置の製造方法。
  18. 【請求項１８】 前記イオンはエッチング性のフッ素イ
    オンを含むことを特徴とする請求項８，１５，１６のい
    ずれかに記載の半導体装置の製造方法。
  19. 【請求項１９】 所定の角度方向が半導体基板の法線に
    対して所定の傾斜角度と所定の方位角度とを含むことを
    特徴とする請求項１６記載の半導体装置の製造方法。
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