KR100710187B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 콘택 홀의 모서리 부분에 이온 주입을 하고 재차 식각하여 콘택 홀의 모서리 부분을 라운딩하므로 베리어 금속층의 오버행을 방지하여 고집적 반도체 소자에서 배선의 접촉 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 반도체 소자의 터미널이 구비된 반도체 기판상에 PMD층을 형성하는 단계; 상기 반도체 소자의 터미널 상측의 PMD층을 제거하여 1차 콘택 홀을 형성하는 단계; 상기 1차 콘택 홀의 상부 모서리 부분의 상기 PMD층에 이온을 주입하는 단계; 상기 이온 주입된 PMD층의 상부 모서리 부분을 식각하여 라운딩하는 단계; 그리고상기 콘택 홀을 포함한 PMD층에 금속층을 증착하고 선택적으로 제거하여 금속 배선을 형성하는 단계를 포함하여 이루어진 것이다.
콘택 홀, 베리어 금속, 금속 배선, 라운딩, 반도체 소자

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}
도 1a 내지 1f는 종래의 반도체 소자의 공정 단면도
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 공정 단면도.
도 3은 본 발명에 따른 씨모스 이미지 센서의 구조 단면도
도 4는 본 발명에 따른 플래시 메모리 소자의 구조 단면도
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 금속 실리사이드층
13 : 패드 절연막 14 : PMD층
15 : 감광막 16 : 베리어 금속층
17 : 금속층 21, 22 : 콘택 홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 사이즈가 작고 종횡비(aspect ratio)가 4:1 이상인 콘택 홀(contact hole)에서 오버행(overhanging)의 발생을 억제할 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
최근, 반도체 소자의 사이즈가 작아지고 있고, 이로 인해 반도체 소자의 금속 배선(metal line)의 선폭 및 두께와 층간의 금속 배선을 연결하기 위한 콘택홀의 종횡비(aspect ratio)도 증가되면서 콘택홀에 금속 배선을 채우는 갭필(Gap-fill) 공정에 어려움이 따르는 실정이다.
지금까지 반도체 소자 제조 기술에서는, 종횡비가 3:1인 콘택 홀(폭이 1600Å, 깊이가 500Å)에서는 콘택홀에 금속 배선 물질을 형성함에 별 문제가 없었으나, 반도체 소자의 크기가 작아지고 콘택홀의 종횡비가 증가함에 따라 콘택홀내에 금속 배선 물질이 완전하게 채워지지 않아 콘택홀내의 금속 배선에 빈 공간이 발생하여 반도체 소자의 불량의 원인으로 크게 작용하고 있다.
이와 같은 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 게이트 절연막 및 도전성 물질을 증착하고 이를 패터닝하며 불순물 이온 주입 공정등을 진행하여 반도체 기판(1)상에 반도체 소자를 형성한다.
예를 들면, 반도체 기판에 액티브 영역과 필드 영역을 정의하여 액티브 영역에 게이트 절연막과 게이트 전극 형성용 폴리 실리콘을 증착하고 이를 패터닝하여 트랜지스터의 게이트 전극을 형성한다. 그리고, 상기 게이트 전극을 마스크로 이용한 불순물 이온을 상기 반도체 기판에 액티브 영역에 주입하여 트랜지스터의 소오스/드레인 영역을 형성한다.
그리고, 상기와 같은 반도체 소자를 구비한 반도체 기판 전면에 고융점 금속(예를들면, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W) 등)을 증착하고 살리사이드(salcide) 공정을 진행하여, 상기 반도체 소자의 게이트 전극 및 소오스/드레인 영역의 표면에 금속 실리사이드층(2)을 형성한다.
계속해서, 상기 금속 실리사이드층(2)위에 베리어 절연막(SiN)(3)을 증착하고, BPSG 또는 USG 등의 산화막을 증착하여 PMD(Pre Metal Dielectric)층(4)을 형성한다
도 1b에 도시한 바와 같이, 상기 PMD층(4)상에 감광막(5)을 증착하고 노광 및 현상 공정으로 콘택홀을 형성할 영역의 상기 PMD층(4)이 노출되도록 패터닝한다.
도 1c에 도시한 바와 같이, 상기 패터닝된 감광막(5)을 마스크로 이용하여 상기 PMD층(4)을 RIE(Reactive Ion Etching)하고, 황산을 이용한 세정 공정을 진행하여 상기 감광막(5)과 상기 식각 공정에 의한 생성된 부산물들을 제거한다.
도 1d에 도시한 바와 같이, 상기 식각된 PMD층(4)을 마스크로 이용하여 상기 베리어 절연막(3)을 식각(RIE)하여 콘택홀을 형성한다.
도 1e에 도시한 바와 같이, 상기 콘택홀을 포함한 상기 PMD층(4) 전면에 베리어 금속층(6)을 증착한다. 이 때, 상기 반도체 소자가 130nm급 이하이고, 상술한 바와 같이 상기 콘택 홀의 사이즈가 작아지고 종횡비가 높을 경우, 상기 콘택홀의 모서리 부분에서 상기 베리어 금속층(6)이 돌출되는 오버행(overhanging)이 발생하게 된다.
상기에서 베리어 금속층(6)을 형성하는 이유는 상기 PMD층(4)과 이 후에 금속 배선으로 형성될 텅스텐의 접착력이 불안정하므로 이를 안정화시키기 위하여 상기 베리어 금속층을 형성하게 된다.
도 1f에 도시한 바와 같이, 상기 콘택홀내부에 채워지도록 상기 베리어 금속층(6)을 포함한 기판 전면에 텅스텐 등의 금속층(7)을 증착하고 선택적으로 제거하여 금속 배선을 형성한다.
여기서, 상기에서 언급한 바와 같이, 상기 베리어 금속층(6)이 상기 콘택 홀의 모서리 부분에서 오버행이 발생되므로 상기 콘택홀 내부에 금속층(7)이 완전히 채워지지 않고 보이드(viod)가 발생하게 된다.
상기와 같은 종래의 반도체 소자의 금속 배선 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 상기 반도체 소자가 130nm급 이하에서는 상기 콘택 홀의 사이즈가 작아지고 종횡비가 높아지므로, 상기 콘택홀의 모서리 부분에서 상기 베리어 금속층 증착 시, 상기 콘택홀의 모서리 부분에서 오버행이 발생하게 된다.
따라서, 상기 콘택홀 내부에 금속 배선의 금속층이 완전히 채워지지 않고 보이드(viod)가 발생하게 되므로, 반도체 소자의 배선 불량이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 콘택 홀 형성 시, 콘택 홀의 모서리 부분에 이온 주입을 하고 재차 식각하여 콘택 홀의 모서리 부분을 라운딩하므로 베리어 금속층의 오버행을 방지하여 고집적 반도체 소자에 서 배선의 접촉 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 소자의 터미널이 구비된 반도체 기판상에 PMD층을 형성하는 단계; 상기 반도체 소자의 터미널 상측의 PMD층을 제거하여 1차 콘택 홀을 형성하는 단계; 상기 1차 콘택 홀의 상부 모서리 부분의 상기 PMD층에 이온을 주입하는 단계; 상기 이온 주입된 PMD층의 상부 모서리 부분을 식각하여 라운딩하는 단계; 그리고상기 콘택 홀을 포함한 PMD층에 금속층을 증착하고 선택적으로 제거하여 금속 배선을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 소자의 터미널이 구비된 반도체 기판상에 패드 절연막을 형성하는 단계; 상기 패드 절연막위에 PMD층을 형성하는 단계; 상기 반도체 소자의 터미널 상측의 PMD층을 제거하여 1차 콘택 홀을 형성하는 단계; 상기 1차 콘택 홀의 상부 모서리 부분의 상기 PMD층에 이온을 주입하는 단계; 상기 PMD층을 마스크로 이용하여 상기 패드 절연막을 식각함과 동시에 상기 이온 주입된 PMD층의 상부 모서리 부분을 식각하여 라운딩하는 단계; 상기 콘택 홀을 포함한 PMD층에 베리어 금속층을 형성하는 단계; 그리고 상기 베리어 금속층위에 금속층을 증착하고 선택적으로 제거하여 금속 배선을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
여기서, 상기 이온 주입은 경사 이온 주입함에 특징이 있다.
상기 이온 주입은 진성 반도체 이온을 주입함에 특징이 있다.
상기 진성 반도체 이온은 실리콘(Si) 또는 게르마늄(Ge)을 포함함에 특징이 있다.
상기 이온 주입은 비활성 이온을 주입함에 특징이 있다.
상기 비활성 이온은 아르곤(Ar) 또는 크세논(Xe)을 포함함에 특징이 있다.
상기 이온은 게르마늄 또는 크세논(Xe)을 포함함에 특징이 있다.
상기 이온 주입 에너지는 1∼200KeV로 함에 특징이 있다.
상기 이온 주입량은 1×1011 내지 1×1016 ions/cm2으로 함에 특징이 있다.
상기 이온 주입은 0∼70deg의 임계각으로 주입함에 특징이 있다.
이하, 상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참고하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 게이트 절연막 및 도전성 물질을 증착하고 이를 패터닝하며 불순물 이온 주입 공정등을 진행하여 반도체 기판(11)상에 반도체 소자를 형성한다.
예를 들면, 반도체 기판에 액티브 영역과 필드 영역을 정의하여 액티브 영역에 게이트 절연막과 게이트 전극 형성용 폴리 실리콘을 증착하고 이를 패터닝하여 트랜지스터의 게이트 전극을 형성한다. 그리고, 상기 게이트 전극을 마스크로 이용 한 불순물 이온을 상기 반도체 기판에 액티브 영역에 주입하여 트랜지스터의 소오스/드레인 영역을 형성한다.
그리고, 상기와 같은 반도체 소자를 구비한 반도체 기판(11) 전면에 고융점 금속(예를들면, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W) 등)을 증착하고 살리사이드(salcide) 공정을 진행하여, 상기 반도체 소자의 게이트 전극 및 소오스/드레인 영역의 표면에 금속 실리사이드층(12)을 형성한다.
계속해서, 상기 금속 실리사이드층(12)위에 베리어 절연막(SiN)(13)을 증착하고, BPSG 또는 USG 등의 산화막을 증착하여 PMD(Pre Metal Dielectric)층(14)을 형성한다
도 2b에 도시한 바와 같이, 상기 PMD층(14)상에 감광막(15)을 증착하고 노광 및 현상 공정으로 콘택홀을 형성할 영역의 상기 PMD층(14)이 노출되도록 패터닝한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 PMD층(14)을 RIE(Reactive Ion Etching)하고, 황산을 이용한 세정 공정을 진행하여 상기 감광막(15)과 상기 식각 공정에 의한 생성된 부산물들을 제거한다. 따라서, 1차 콘택 홀(21)을 형성한다.
도 2d에 도시한 바와 같이, 실리콘(Si), 게르마늄(Ge) 등과 같은 진성 반도체 이온 또는 아르곤(Ar), 크세논(Xe) 등과 같은 비활성 이온을 상기 1차 콘택 홀(21)의 모서리 부분에 해당하는 상기 PMD층(14)에 경사 주입하여 상기 1차 콘택 홀(21)의 모서리 부분에 해당하는 상기 PMD층(14)에 데미지를 가한다.
여기서, 상기 이온 주입 에너지는 1∼200KeV로 하고, 이온 주입량(dose)은 1×1011 내지 1×1016 ions/cm2으로 하며, 임계각은 0∼70deg로 한다. 상기 이온들 중 게르마늄(Ge)과 크세논(Xe) 이온이 무겁기 때문에 이들 이온을 주입하는 것이 보다 효과적이며, 임계각을 30∼60deg로 하는 것이 효과적이다.
도 2e에 도시한 바와 같이, 상기 식각된 PMD층(14)을 마스크로 이용하여 상기 베리어 절연막(13)을 식각(RIE)하여 콘택 홀(22)을 형성한다.
이 때, 상기 베리어 절연막(13)을 식각할 때, 상기 이온 주입에 의해 데미지를 받은 상기 1차 콘택 홀(21)의 모서리부분의 PMD층(14)도 제거되어 상기 콘택 홀(22)의 모서리 부분이 라운딩된다.
도 2f에 도시한 바와 같이, 상기 콘택 홀(22)을 포함한 상기 PMD층(14) 전면에 베리어 금속층(16)을 증착한다. 이 때, 상기 반도체 소자가 130nm급 이하이고, 상술한 바와 같이 상기 콘택 홀(22)의 사이즈가 작아지고 종횡비가 높을 경우에도, 상기 콘택 홀(22)의 모서리 부분이 라운딩되어 있으므로 상기 베리어 금속층(16)이 돌출되는 오버행(overhanging)이 발생되지 않고 상기 콘택 홀(22)을 포함한 상기 기판 전면에 베리어 금속층(16)이 증착된다.
상기에서 베리어 금속층(16)을 형성하는 이유는 상기 PMD층(14)과 이 후에 금속 배선으로 형성될 텅스텐의 접착력이 불안정하므로 이를 안정화시키기 위하여 상기 베리어 금속층을 형성하게 된다.
그리고, 상기 콘택 홀(22)내부에 채워지도록 상기 베리어 금속층(16)을 포함 한 기판 전면에 텅스텐 등의 금속층(17)을 증착하고 선택적으로 제거하여 금속 배선을 형성한다.
이와 같은 본 발명에 따른 콘택 홀 형성 및 금속 배선 공정은 씨모스(CMOS) 이미지 센서 또는 플래시 메모리 소자 등에 적용될 수 있다.
즉, CMOS 이미지 센서는 단위 셀을 구성성하는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
도 3은 본 발명에 따른 CMOS 이미지 센서의 단면도를 나타낸 것이다.
즉, 소자 격리영역과 액티브 영역(포토다이오드 영역 및 트랜지스터 영역)으로 정의된 p++형 반도체 기판(100)상에 p-형 에피층(101)이 성장되고, 상기 반도체 기판(100)의 소자 격리영역에 필드 산화막(102)이 형성되며, 상기 액티브 영역의 상기 반도체 기판(100)의 포토 다이오드 영역에 n-형 확산 영역(103)이 형성된다.
이어, 상기 반도체 기판(100)의 트랜지스터 영역에는 게이트 절연막(104)을 개재하여 게이트 전극(105)들이 형성되고, 상기 게이트 전극(105)의 양측면에 절연막 측벽(106)이 형성되며, 상기 게이트 전극(105) 양측면의 상기 액티브 영역의 반도체 기판에는 소오스/드레인 불순물 영역(115)이 형성된다. 그리고, 도면에는 도시되지 않았지만, 상기 트랜지스터의 게이트 전극(105) 및 소오스/드레인 영역(115)의 표면에 금속 실리사이드층이 형성되고, 상기 게이트 전극(105)을 포함한 반도체 기판(100)의 전면에 확산 저지막(107)이 형성된다.
그리고 상기 확산 저지막(107)상에 제 1 층간 절연막(108)이 형성되고, 상기 제 1 층간 절연막(108)상에는 일정한 간격을 갖고 각종 금속배선(109)들이 형성된다. 이와 같은 금속 배선들은 다층으로 형성된다.
상기 금속배선(109)을 포함한 반도체 기판(100)의 전면에 제 2 층간 절연막(110)이 형성되고, 상기 각 n-형 확산 영역(103)과 대응되게 적색(R), 녹색(G), 청색(B)의 칼라 필터층(112)이 형성된다.
또한, 상기 각 칼라필터층(112)을 포함한 반도체 기판(100)의 전면에 평탄화층(113)이 형성되고, 상기 평탄화층(113)상에 상기 각 칼라필터층(112)과 대응되게 마이크로렌즈(114)가 형성된다.
이와 같이, 단위 셀을 구성하는 트랜지스터 및 포토 다이오드 영역을 형성하고, 이들을 구동하기 위한 금속 배선(109)이 형성되는데 상기 금속 배선(109)을 형성하기 위해 콘택 홀을 형성할 때 본 발명의 도 2a 내지 2f에서 설명한 바와 같은 방법으로 콘택 홀 및 금속 배선을 형성한다.
또한, 플래시 메모리 소자에 적용한 경우를 설명하면 다음과 같다.
도 4는 본 발명에 따른 플래시 메모리 소자의 구조 단면도이다.
즉, 소자 격리영역과 액티브 영역(메모리 셀 영역)으로 정의된 p형 반도체 기판(200)의 소자 격리영역에 필드 산화막(도면에는 도시되지 않음)이 형성되며, 상기 액티브 영역의 상기 반도체 기판(200)의 메모리 셀 영역에 터널링 절연막(201), 플로팅 게이트(202), 층간 절연막(203) 및 제어 게이트(204)가 차례로 적층 되어 적층형 플래시 메모리 소자의 게이트 영역이 형성된다. 그리고, 상기 게이트 영역 양측의 상기 반도체 기판(200)에 n형 불순물 이온이 주입되어 소오스/드레인 불순물 영역(205)이 형성된다.
물론, 상기 소오스/드레인 불순물 영역(205)의 표면에 금속 실리사이드층이 형성될 수 있다.
상기 게이트 영역을 포함한 반도체 기판(200)의 전면에 PMD층(206)이 형성되고, 상기 소오스/드레인 불순물 영역(205)상측의 PMD층(206)이 선택적으로 제거되어 콘택 홀이 형성된다.
이 때, 상기 콘택 홀은 상기 도 2d 및 도 2e에서 언급한 바와 같이 콘택 홀의 모서리 부분에 이온 주입하여 데미지를 가한 후 식각하는 공정으로 상기 콘택 홀의 모서리 부분을 라운딩한다.
그리고, 베리어 금속층(207) 및 금속층(208)을 차례로 증착하고 선택적으로 제거하여 비트 라인을 형성한다.
물론, 같은 방법으로 제어 게이트(204)에 콘택 홀을 형성하고 워드 라인을 형성할 수도 있다.
상술한 바와 같이, 반도체 소자의 제조 방법에 있어서는 콘택 홀을 형성하고 상기 콘택 홀을 통해 하부 영역과 금속 배선을 연결하는 공정을 필수적으로 사용하게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
본 발명의 반도체 소자의 제조 방법은, 콘택 홀 형성 시, 콘택 홀 형성 영역에 선택적으로 진성 반도체 이온 또는 아르곤(Ar), 크세논(Xe) 등과 같은 비활성 이온을 주입하여 데미지를 가하고 이후 공정에 콘택 홀의 모서리 부분에 해당되는 PMS층이 선택적으로 제거되어 콘택 홀의 모서리 부분을 라운딩한다.
따라서, 콘택 홀의 사이즈가 작고 종횡비가 높은 130nm 이하의 반도체 소자에서, 베리어 금속층 형성 시, 오버행이 발생하지 않고 상기 베리어 금속층에 금속층 형성 시 보이드가 발생하지 않고 상기 콘택 홀내부에 금속층이 완전하게 채워지므로 금속 배선의 접촉 불량을 방지할 수 있다.

Claims (21)

  1. 반도체 소자의 터미널이 구비된 반도체 기판상에 PMD층을 형성하는 단계;
    상기 반도체 소자의 터미널 상측의 PMD층을 제거하여 1차 콘택 홀을 형성하는 단계;
    상기 1차 콘택 홀의 상부 모서리 부분의 상기 PMD층에 이온을 주입하는 단계;
    상기 이온 주입된 PMD층의 상부 모서리 부분을 식각하여 라운딩하는 단계; 그리고
    상기 콘택 홀을 포함한 PMD층에 금속층을 증착하고 선택적으로 제거하여 금속 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입은 경사 이온 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 이온 주입은 진성 반도체 이온을 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 진성 반도체 이온은 실리콘(Si) 또는 게르마늄(Ge)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 이온 주입은 비활성 이온을 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 비활성 이온은 아르곤(Ar) 또는 크세논(Xe)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 이온은 게르마늄 또는 크세논(Xe)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 이온 주입 에너지는 1∼200KeV로 함을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 이온 주입량은 1×1011 내지 1×1016 ions/cm2으로 함을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 이온 주입은 0∼70deg의 임계각으로 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 소자의 터미널이 구비된 반도체 기판상에 패드 절연막을 형성하는 단계;
    상기 패드 절연막위에 PMD층을 형성하는 단계;
    상기 반도체 소자의 터미널 상측의 PMD층을 제거하여 1차 콘택 홀을 형성하는 단계;
    상기 1차 콘택 홀의 상부 모서리 부분의 상기 PMD층에 이온을 주입하는 단계;
    상기 PMD층을 마스크로 이용하여 상기 패드 절연막을 식각함과 동시에 상기 이온 주입된 PMD층의 상부 모서리 부분을 식각하여 라운딩하는 단계;
    상기 콘택 홀을 포함한 PMD층에 베리어 금속층을 형성하는 단계; 그리고
    상기 베리어 금속층위에 금속층을 증착하고 선택적으로 제거하여 금속 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 이온 주입은 경사 이온 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 이온 주입은 진성 반도체 이온을 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 진성 반도체 이온은 실리콘(Si) 또는 게르마늄(Ge)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 이온 주입은 비활성 이온을 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 비활성 이온은 아르곤(Ar) 또는 크세논(Xe)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 11 항에 있어서,
    상기 이온은 게르마늄 또는 크세논(Xe)을 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 11 항에 있어서,
    상기 이온 주입 에너지는 1∼200KeV로 함을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 11 항에 있어서,
    상기 이온 주입량은 1×1011 내지 1×1016 ions/cm2으로 함을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 11 항에 있어서,
    상기 이온 주입은 0∼70deg의 임계각으로 주입함을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 11 항에 있어서,
    상기 반도체 소자의 터미널에는 금속 실리사이드층이 더 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
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