JP2000058476A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000058476A
JP2000058476A JP11190133A JP19013399A JP2000058476A JP 2000058476 A JP2000058476 A JP 2000058476A JP 11190133 A JP11190133 A JP 11190133A JP 19013399 A JP19013399 A JP 19013399A JP 2000058476 A JP2000058476 A JP 2000058476A
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在鍾 韓
Togen Ko
斗▲玄▼ 黄
Heiki Kin
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Heikon Ri
炳根 李
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Abstract

(57)【要約】 【課題】 ３中ウェル形成工程を単純化させ、製造コス
トを低減する半導体装置の製造方法を提供する。 【解決手段】 第１導電型の半導体基板上に第１ウェル
領域を定義するための第１マスクが形成され、第１マス
クが用いられる大きい傾斜角度のイオン注入技術で半導
体基板１００上に第２導電型の不純物イオンが注入さ
れ、半導体基板１００が３６０°回転する間所定の方向
角を有する位置に到達した時ごとに、半導体基板１００
上に不純物イオンが注入され、第１ウェル隔離領域１０
４が形成される。第１マスクが再び用いられ、第１導電
型の不純物イオンが注入され、半導体基板１００内の第
１ウェル隔離領域１０４の一部上にオーバーレイされる
ように第１ウェルが形成される。第１ウェルと所定の距
離を有する第２ウェルが形成され、第１ウェルの両側壁
を包むように第３ウェルが形成される。２回のフォト工
程をl回に単純化させ、製造コストを低減することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置の製造方法
に関するものであり、より詳しくはＤＲＡＭ装置の３中
ウェル形成方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ装置は、回路動作速度、セル間
の絶縁、ラッチ−アップ(ｌａｔｃｈ−ｕｐ)防止のた
め、ＮＭＯＳトランジスタのバルク領域にバックバイア
ス(ｂａｃｋ ｂｉａｓ)電圧を印加することが普通であ
る。しかし、バックバイアス電圧が印加される場合、Ｄ
ＲＡＭ装置のセル(ｃｅｌｌ)、コア(ｃｏｒｅ)及び周辺
(ｐｅｒｉｐｈｅｒａｌ)領域すべてにバックバイアス電
圧が印加され、順方向電流動作時、電流がバックバイア
ス電圧発生器に流入される場合があり、この流入された
電流によりバックバイアス電圧発生器が損傷される問題
が発生する恐れがある。
【０００３】このような問題を解決するため、図４に示
すように従来の二重ウェル構造に、ウェル隔離領域１４
が付加された３中ウェル構造が提案された。この３中ウ
ェル構造では周辺領域に第１バックバイアスが印加さ
れ、セルやコア領域に第２バックバイアスが印加されて
も第１導電型第１ウェル１６、例えばｐ型第１ウェル１
６の下部に形成されている第２導電型第１ウェル隔離領
域１４がバックバイアス電圧発生器に電流が流入される
ことを防止するため、バックバイアス電圧発生器が損傷
されることが防止できる。この場合、第１ウェル隔離領
域１４は、その上部のｐ型第１ウェル１６に対してオー
バーラップマージン(ｏｖｅｒｌａｐ ｍａｒｇｉｎ)を
確保しなければならない。これはエッジ(ｅｄｇｅ)部位
で生じる漏洩(ｌｅａｋａｇｅ)電流がバックバイアス電
圧発生器に流入されることを確実に防ぐためである。
【０００４】図１ないし図４は、従来の３中ウェル形成
方法を順次的に示す断面図である。まず、図１を参照す
ると、第１導電型、すなわちｐ型導電型の半導体基板１
０上に第１フォトレジスト膜が形成され、第lウェル隔
離領域１４を定義するように、よく知られたフォトエッ
チング工程を通してフォトレジスト膜がエッチングさ
れ、第１フォトレジストパターン１２ａが形成される。
この場合、第１ウェル隔離領域１４は、後続工程で第１
ウェル隔離領域１４の上部に形成される第１ウェル１６
(図２参照)に対するオーバーラップマージンを勘案して
定義される。ここで、第１フォトレジストパターン１２
ａがマスクとして用いられ、半導体基板１０が約１０°
以下の傾斜角度(ｔｉｌｔ ａｎｇｌｅ)を有する状態で
ｎ型不純物イオンが注入され、第１ウェル隔離領域１４
が形成される。
【０００５】図２を参照すると、第１フォトレジストパ
ターン１２ａが取り除かれた後、第１ウェル隔離領域１
４上に形成される第１ウェル１６を定義するように、上
述の方法で第２フォトレジスト膜が形成され、フォトエ
ッチング工程でパターニングされ、第２フォトレジスト
パターン１２ｂが形成される。続いて、第２フォトレジ
ストパターン１２ｂがマスクとして用いられ、半導体基
板１０上にｐ型不純物イオンが注入され、第１ウェル隔
離領域１４上に第１ウェル１６が形成される。第１ウェ
ル１６はＤＲＡＭ装置のセルアレー領域内に形成され、
第１ウェル１６内にｎチャンネルＭＯＳトランジスタで
形成されるセンスアンプリファイア、ワードラインドラ
イバ、そして入／出力ゲートなどが形成される。
【０００６】図３を参照すると、第２フォトレジストパ
ターン１２ｂが取り除かれた後、上述の方法で第２ウェ
ル１８を定義するように、第３フォトレジストパターン
１２ｃが形成され、第３フォトレジストパターン１２ｃ
がマスクとして用いられるｐ型不純物イオン注入で第２
ウェル１８が形成される。第２ウェル１８はＤＲＡＭ装
置の周辺回路領域内に形成され、第２ウェル１８内にｎ
チャンネルＭＯＳトランジスタが形成される。
【０００７】図４を参照すると、第３フォトレジストパ
ターン１２ｃが取り除かれた後、上述の方法で第３ウェ
ル２０を定義するように、第４フォトレジストパターン
１２ｄが形成され、第４フォトレジストパターン１２ｄ
がマスクとして用いられるｎ型不純物イオン注入工程で
第３ウェル２０が形成される。第３ウェル２０はＤＲＡ
Ｍ装置の周辺回路及びセルアレー領域内に形成され、第
３ウェル２０内にｐチャンネルＭＯＳトランジスタが形
成される。
【０００８】このような従来の３中ウェル形成方法では
必須的に４つの形態のフォト工程が必要である。これは
４つの領域を各々定義するように、４つのフォトレジス
トパターンが必要であるためである。
【０００９】
【発明が解決しようとする課題】本発明は、上述の問題
を解決するため提案されたものであり、既存の３重ウェ
ル形成方法で第１ウェル隔離領域を形成するためのフォ
ト工程を排除し、３中ウェル形成工程を単純化させ、製
造コストを低減する半導体装置の製造方法を提供する。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
め提案された本発明の特徴によると、半導体装置の製造
方法は、第１導電型の半導体基板上に第１ウェル領域を
定義するための第１マスクを形成する段階と、第１マス
クを用いて大きい傾斜角度(ｌａｒｇｅ ｔｉｌｔ ａ
ｎｇｌｅ)のイオン注入技術で半導体基板上に第２導電
型の不純物イオンを注入し、半導体基板が３６０°回転
する間所定の方向角(ｏｒｉｅｎｔ ａｎｇｌｅ)を有す
る位置に到達した時ごとに、半導体基板上に不純物イオ
ンを注入して第１ウェル隔離領域を形成する段階と、第
１マスクを再び利用して第１導電型の不純物イオンを注
入し、半導体基板内の第１ウェル隔離領域の一部上にオ
ーバーレイ(ｏｖｅｒｌａｙ)されるように第１ウェルを
形成する段階と、第２ウェル領域を定義するための第２
マスクを用いて第１導電型不純物イオンを注入し、第１
ウェルと所定の距離を有する第２ウェルを形成する段階
と、第３ウェル領域を形成するための第３マスクを用い
て第１ウェルと第２ウェル両側の半導体基板内に、第２
導電型の不純物を注入して第１ウェルの両側壁を包むよ
うに第３ウェルを形成する段階とを含む。
【００１１】本発明の半導体装置の製造方法では、第１
導電型の半導体基板上に第１ウェル領域を定義するため
の第１マスクが形成され、第１マスクが用いられる大き
い傾斜角度(ｌａｒｇｅ ｔｉｌｔ ａｎｇｌｅ)のイオ
ン注入技術で、半導体基板が３６０°回転する間所定の
方向角(ｏｒｉｅｎｔ ａｎｇｌｅ)を有する位置に到達
した時ごとに、半導体基板上に第２導電型の不純物イオ
ンが注入され、第１ウェル隔離領域が形成される。そし
て、第１マスクが再び用いられて第１導電型の不純物イ
オンが注入され、半導体基板内の第１ウェル隔離領域の
一部上にオーバーレイ(ｏｖｅｒｌａｙ)されるように第
１ウェルが形成される。このような半導体製造方法によ
り、一つのフォトレジスト膜パターンで、第１ウェル隔
離領域と第１ウェルを形成できるため、１回のフォト工
程を排除できて工程を単純化でき、製造コストを低減す
ることができる。
【００１２】
【発明の実施の形態】以下、図７ないし図１０を参照し
て本発明の実施例を詳しく説明する。図７ないし図１０
は、本発明の実施例による半導体装置の製造方法を順次
的に示す図面である。まず、図７を参照すると、第１導
電型、例えばｐ型半導体基板１００上に第１フォトレジ
スト膜が形成される。第１フォトレジスト膜が第１ウェ
ルを定義するように、よく知られたエッチング工程を通
してパターニングされ、ウェーハのプレートゾーン(ｐ
ｌａｔｅ ｚｏｎｅ)と向かい合う二つの辺は平行し、
他の向かい合う二つの辺は垂直である四角形状の第１フ
ォトレジストパターン１０２ａが形成される。以下、ウ
ェルを定義して形成されるフォトレジストパターンは、
このようにウェーハのプレートゾーンを基準で形成され
る。まず、第１フォトレジストパターン１０２ａがマス
クとして用いられ、第２導電型の第１ウェル隔離領域１
０４の形成のための不純物イオン注入工程が遂行され
る。
【００１３】第１ウェル隔離領域１０４の形成のための
イオン注入工程は、以下記述される大きい傾斜角度(ｌ
ａｒｇｅ ｔｉｌｔ ａｎｇｌｅ)のイオン注入技術で
遂行される。このイオン注入技術は次のような条件で適
用される。半導体基板１００とイオン注入方向は、約１
５°ないし３０°の範囲内の傾斜角度(ｔｉｌｔ ａｎ
ｇｌｅ)を形成している。すなわち、大きい傾斜角度(ｌ
ａｒｇｅ ｔｉｌｔ ａｎｇｌｅ)をもっている。も
し、従来のように傾斜角度(ｔｉｌｔ ａｎｇｌｅ)を約
１０°以下でイオン注入工程が遂行される場合、エッジ
(ｅｄｇｅ)部位でオーバーラップマージンが確保できな
いため、エッジ部位を通した漏洩電流(ｌｅａｋａｇｅ
ｃｕｒｒｅｎｔ)により、上述のようにバックバイア
ス電圧発生器が損傷される。
【００１４】図５ないし図６は、半導体基板の方向角
(ｏｒｉｅｎｔ ａｎｇｌｅ)による半導体基板内のイオ
ン注入領域を示す図面である。まず、図５を参照する
と、傾斜角度(ｔｉｌｔ ａｎｇｌｅ)が約１５°ないし
３０°の範囲内の条件で、第１フォトレジストパターン
１０２ａが形成された位置におけるプレートゾーンの初
期回転角を基準、すなわち、０°として、このプレート
ゾーンの位置及びこの位置を基準に＋９０°、＋１８０
°、＋２７０°でプレートゾーン、すなわち半導体基板
１００が回転された時ごとに、イオン注入が遂行されて
形成される半導体基板内のイオン注入領域(ａ、ｂ、
ｃ、ｄ）は図５のエッジ部位(参照番号‘ｅ’)でオーバ
ーラップマージンを確保できない。
【００１５】図６を参照すると、傾斜角度が約l５°な
いし３０°の範囲内の条件で、第１フォトレジストパタ
ーン１０２ａが形成された位置におけるプレートゾーン
の初期回転角を基準、すなわち、０°として、このプレ
ートゾーンが３０°ないし７０°の範囲内の方向角で回
転された位置及びこの位置を基準に＋９０°、＋l８０
°、＋２７０°でプレートゾーン、すなわち半導体基板
が回転された時ごとに、各々イオン注入工程が遂行され
る。本実施例では第１フォトレジストパターン１０２ａ
が形成された位置で半導体基板１００が５５°の角度で
回転された位置を基準に０°、＋９０°、＋１８０°、
＋２７０°に回転された時ごとに、イオン注入工程が遂
行される。すなわち、第１フォトレジストパターン１０
２ａが形成された位置を基準に＋５５°、＋１４５°、
＋２３５°、＋３２５°で半導体基板１００が回転され
た際、イオン注入工程が遂行される。この場合、半導体
基板１００内に形成されるイオン注入領域により図６の
エッジ部位(参照番号‘ｃ’)でオーバーラップマージン
が十分に確保できる。
【００１６】次に、考慮する条件はイオン注入工程で用
いられるイオン注入距離である。図１１は、本発明によ
るオーバーラップマージンを確保するためのイオン注入
距離を示す図面である。図１１を参照すると、特にイオ
ン注入距離はイオン注入エネルギーと密接な関係をもっ
ている。イオンビーム(Ｉ)、イオン注入垂直距離(Ｒ
ｐ)、半導体基板１００が傾斜角度(ｔｉｌｔ ａｎｇｌ
ｅ)及び方向角(ｏｒｉｅｎｔ ａｎｇｌｅ)を有する場
合のイオン注入距離(Ｘ)、オーバーレイ距離(Ｌ)、有効
オーバーレイ距離(Ｌ’)、傾斜角度(θ)、そして方向角
(α)とイオン注入エネルギーとの関係を示す方程式は次
の通りである。 (数学式１) Ｘ=Ｒｐ／ＣＯＳ(θ) (数学式２) Ｌ’=Ｌ×ＣＯＳ(α) (数学式３) Ｌ=Ｘ×ＳＩＮ(θ) (数学式４) Ｌ’=Ｘ×ＳＩＮ(θ)×ＣＯＳ(α)=Ｒｐ×ＴＡＮ(θ)×
ＣＯＳ(α)
【００１７】約１２００ＫｅＶイオン注入エネルギーは
半導体基板１００表面と垂直方向で半導体基板内の約
１．２８μｍ深さの位置に最大濃度の不純物イオンを分
布させる。すなわち、Ｒｐ=１．２８μｍである。
【００１８】もし、オーバーラップマージン、すなわち
有効オーバーレイ距離(Ｌ’)が約４００ｎｍであり、半
導体基板表面でイオン注入垂直距離(Ｒｐ)が１．２８μ
ｍであり、半導体基板の方向角(α)が約５５°であり、
半導体基板の傾斜角度(θ)が２９°を形成していると、
実際イオン注入距離(Ｘ)は１．４６μｍでなければなら
ない。いい換えれば、不純物イオンを半導体基板内に深
さが１．４６μｍなる地点まで注入するエネルギーが必
要になる。すなわち、これは半導体基板表面と垂直方向
で半導体基板内の深さ１．４６μｍなる地点に最大量の
イオンを到達させることができるエネルギーが必要なこ
とである。
【００１９】したがって、従来のイオン注入エネルギー
約１２００ＫｅＶより大きいエネルギーを用いなければ
ならない。半導体基板内で約１．４６μｍの深さに不純
物イオンを注入しようとすると、約１５００ＫｅＶの注
入エネルギーを用いなければならない。次に、このよう
な方法で第１ウェル隔離領域１０４が形成された後、後
続工程でＤＲＡＭ装置のセンスアンプリファイア(ｓｅ
ｎｓｅ ａｍｐｌｉｆｉｅｒ)、ワードラインドライバ
(ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ)、入／出力ゲート
が形成される領域である第１ウェル１０６を形成するた
めのイオン注入工程が遂行される。この場合、第１ウェ
ル隔離領域１０４を形成するため用いられた第１マスク
１０２ａが再び用いられ、通常的なイオン注入方法で第
１導電型不純物がイオン注入され、第１ウェル隔離領域
１０４上にその一部にオーバーレイされるように第１ウ
ェル１０６が形成される。
【００２０】図９を参照すると、上述の方法で第１マス
ク１０２ａを共通に用い、第１ウェル１０６と第１ウェ
ル隔離領域１０４を形成した後、第１マスク１０２ａは
除去され、半導体基板１００上に第２フォトレジスト膜
が形成される。第２フォトレジスト膜がよく知られたフ
ォトエッチング工程でパターニングされ、第２ウェルが
形成される領域を定義する第２フォトレジストパターン
１０２ｂが形成される。第２フォトレジストパターン１
０２ｂをマスクとして用い、第１導電型の不純物イオン
が注入されて第２ウェル１０８が形成される。この場合
第２ウェル１０８は第１ウェル１０６とは少なくとも電
気的に分離されるように、ある所定の距離を持たせなけ
ればならない。後続工程として、第２ウェル１０８内に
はＤＲＡＭ装置の周辺回路領域のｎチャンネルＭＯＳト
ランジスタが形成される領域である。
【００２１】図１０を参照すると、第２フォトレジスト
パターン１０２ｂが除去された後、半導体基板１００上
に第３フォトレジスト膜が形成される。第３フォトレジ
スト膜がパターニングされ、第３ウェル１１０を定義す
る第３フォトレジストパターン１０２ｃが形成される。
第３フォトレジストパターン１０２ｃをマスクとして用
い、第２導電型不純物イオンが注入され、第３ウェル１
１０が第１ウェル１０６及び第２ウェル１１０両側の半
導体基板１００内に形成される。この場合、第３ウェル
１１０は図面に示されたように、第１ウェルの両側壁を
包まなければならない。これにより、第１ウェル１０６
の側壁に流入される漏洩電流を防止できる。
【００２２】
【発明の効果】本発明は、従来のＤＲＡＭ装置の３中ウ
ェル形成方法において、既存の３重ウェル形成方法で用
いられたウェル隔離領域を形成するためのフォト工程を
排除でき、ＤＲＡＭ装置の３中ウェル形成工程を単純化
させることができ、製造コストを低減することができる
という効果がある。
【図面の簡単な説明】
【図１】従来の３中ウェル形成方法を順次的に示す流れ
図である。
【図２】従来の３中ウェル形成方法を順次的に示す流れ
図である。
【図３】従来の３中ウェル形成方法を順次的に示す流れ
図である。
【図４】従来の３中ウェル形成方法を順次的に示す流れ
図である。
【図５】半導体基板の方向角による半導体基板内のイオ
ン注入領域を示す平面図である。
【図６】半導体基板の方向角による半導体基板内のイオ
ン注入領域を示す平面図である。
【図７】本発明による３中ウェル形成方法を順次的に示
す流れ図である。
【図８】本発明による３中ウェル形成方法を順次的に示
す流れ図である。
【図９】本発明による３中ウェル形成方法を順次的に示
す流れ図である。
【図１０】本発明による３中ウェル形成方法を順次的に
示す流れ図である。
【図１１】本発明によるオーバーラップマージンを確保
するためのイオン注入距離を示す図面である。
【符号の説明】
１０、１００ 半導体基板 １２ａ、１２ｂ、１２ｃ、１２ｄ、１０２ａ、１０２
ｂ、l０２ｃ フォトレジスト １４、１０４ 第１ウェル隔離領域 １６、１０６ 第１ウェル １８、１０８ 第２ウェル ２０、１１０ 第３ウェル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 ▲丙▼起 大韓民国京畿道龍仁市秀地邑豊徳天里687 −１宇星グリーンビラ104−302 (72)発明者 李 炳根 大韓民国京畿道水原市八達区梅灘洞111− 100

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に第１ウェル
    領域を定義するための第１マスクを形成する段階と、 前記第１マスクを用いて大きい傾斜角度のイオン注入技
    術で前記半導体基板上に第２導電型の不純物イオンを注
    入し、前記半導体基板が３６０°以下に回転する間所定
    の方向角を有する位置に到達した時ごとに、前記半導体
    基板上に不純物イオンを注入して第１ウェル隔離領域を
    形成する段階と、 前記第１マスクを再び利用して第１導電型の不純物イオ
    ンを注入して半導体基板内の前記第１ウェル隔離領域の
    一部上にオーバーレイされるように前記第１ウェルを形
    成する段階と、 第２ウェル領域を定義するための第２マスクを用いて第
    １導電型の不純物イオンを注入して前記第１ウェルと所
    定の距離を有する第２ウェルを形成する段階と、 第３ウェル領域を形成するための第３マスクを用いて前
    記第１ウェルと前記第２ウェル両側の半導体基板内に第
    ２導電型の不純物を注入し、前記第１ウェルの両側壁を
    包むように第３ウェルを形成する段階と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記大きい傾斜角度のイオン注入技術
    は、１５°ないし３０°の範囲内の傾斜角度を用いるこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記所定の方向角は、ウェーハの初期プ
    レートゾーンの回転角が０°の時、このプレートゾーン
    を３０°ないし７０°の範囲内の角になるように回転さ
    せた角、ならびにこの角を基準にしてプレートゾーンを
    再び各々＋９０°、＋１８０°、そして＋２７０°にさ
    らに回転させた角であることを特徴とする請求項１に記
    載の半導体装置の製造方法。
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