KR20000007787A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20000007787A
KR20000007787A KR1019980027298A KR19980027298A KR20000007787A KR 20000007787 A KR20000007787 A KR 20000007787A KR 1019980027298 A KR1019980027298 A KR 1019980027298A KR 19980027298 A KR19980027298 A KR 19980027298A KR 20000007787 A KR20000007787 A KR 20000007787A
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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 제 1 도전형의 반도체 기판상에 제 1 웰 영역을 정의하기 위한 제 1 마스크가 형성되고, 상기 제 1 마스크가 사용되는 큰 기울기 각도(large tilt angle) 이온 주입 기술로 상기 반도체 기판상에 제 2 도전형의 불순물 이온이 주입되는데, 상기 반도체 기판이 360°회전하는 동안 소정의 방향각(orient angle)을 갖는 위치에 도달했을 때 마다, 상기 반도체 기판상에 불순물 이온이 주입되어 제 1 웰 격리 영역이 형성된다. 상기 제 1 마스크가 다시 사용되어 제 1 도전형의 불순물 이온이 주입되어 반도체 기판내의 상기 제 1 웰 격리 영역의 일부 상에 오버레이(overlay) 되도록 상기 제 1 웰이 형성된다. 제 2 웰 영역을 정의하기 위한 제 2 마스크가 사용되어 제 1 도전형 불순물 이온이 주입되어 상기 제 1 웰과 어느 정도 거리를 갖는 제 2 웰이 형성되고, 상기 제 3 웰 영역을 형성하기 위한 제 3 마스크가 사용되어 상기 제 1 웰과 제 2 웰 양측의 반도체 기판내에 제 2 도전형의 불순물이 주입되어 제 1 웰의 양측벽을 둘러싸도록 제 3 웰이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 2 번의 포토 공정을 1 번으로 단순화 시킬 수 있고, 이로 인해 시간적 및 경제적 비용을 절감할 수 있다.

Description

반도체 장치의 제조 방법(A METHOD OF FABRICATING A SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM 장치의 3 중 웰 형성 방법에 관한 것이다.
DRAM 장치는 회로 동작 속도, 셀 간의 절연, 레치-업(latch-up) 방지를 위해, NMOS 트렌지스터의 벌크 영역에 백 바어스(back bias) 전압을 인가하는 것이 보통이다. 그러나, 상기 백 바이어스 전압이 인가될 경우, DRAM 장치의 셀(cell), 코어(core) 및 페리(peripheral) 영역 모두에 상기 백 바이어스 전압이 인가되어, 순방향 전류 동작시, 전류가 백 바이어스 전압 발생기로 유입될 수 있고, 이 유입된 전류에 의해 상기 백 바이어스 전압 발생기가 손상되는 문제가 발생될 수 있다.
이와 같은 문제를 해결하기 위해 도 1d에 도시된 것처럼 종래의 이중 웰 구조에 웰 격리 영역(14)이 부가된 3 중 웰 구조가 제안 되었다. 이 3 중 웰 구조에서는 페리 영역에 제 1 백 바이어스가 인가되고, 셀이나 코어 영역에 제 2 백 바이어스가 인가되어도 제 1 도전형 제 1 웰(16), 예컨대 p형 제 1 웰(16)의 하부에 형성되어 있는 제 2 도전형 제 1 웰 격리 영역(14)이 백 바이어스 전압 발생기로 전류가 유입 되는 것을 방지하기 때문에 백 바이어스 전압 발생기가 손상되는 것이 방지될 수 있다. 이 경우, 상기 제 1 웰 격리 영역(14)은 그의 상부에 있는 p형 제 1 웰(16)에 대하여 오버랩 마진(overlap margin)을 확보 하여야 한다. 이는 에지(edge) 부위에서 발생되는 리키지(leakage) 전류가 백 바이어스 전압 발생기로 유입되는 것을 확실히 막기 위해서이다.
도 1a 내지 도 1d는 종래의 3 중 웰 형성 방법을 순차적으로 나타내는 단면도이다.
먼저, 도 1a를 참조하면, 제 1 도전형, 즉 p형 도전형의 반도체 기판(10)상에 제 1 포토레지스트막이 형성되고, 제 1 웰 격리 영역(14)을 정의하도록 잘 알려진 사진 식각 공정을 통해 상기 포토레지스트막이 식각되어 제 1 포토레지스트 패턴(12a)이 형성된다. 이 경우, 제 1 웰 격리 영역(14)은 후속 공정에서 상기 제 1 웰 격리 영역(14)의 상부에 형성될 제 1 웰(14)에 대한 오버 랩 마진을 감안하여 정의된다. 상기 제 1 포토레지스트 패턴(12a)이 마스크로 사용되고, 상기 반도체 기판(10)이 약 10°이하의 기울기 각도(tilt angle)를 갖는 상태에서 n형 불순물 이온 주입되어 제 1 웰 격리 영역(14)이 형성된다.
도 1b를 참조하면, 상기 제 1 포토레지스트 패턴(12a)이 제거된 후, 상기 제 1 웰 격리 영역(14)상에 형성되는 제 1 웰(14)을 정의 하도록 앞서 서술한 방법으로 제 2 포토레지스트막 형성되고, 사진 식각 공정으로 패턴닝되어 제 2 포토레지스트 패턴(12b)이 형성된다. 이어, 상기 제 2 포토레지스트 패턴(12b)이 마스크로 사용되고, 상기 반도체 기판(10)상에 p형 불순물 이온이 주입되어 상기 제 1 웰 격리 영역(14)상에 제 1 웰(16)이 형성된다. 상기 제 1 웰(16)은 DRAM 장치의 셀 어레이 영역내에 형성되고, 상기 제 1 웰(16)내에 n채널 MOS 트랜지스터로 형성되는 센스 엠플리파이어, 워드 라인 드라이버, 그리고 입/출력 게이트 등이 형성된다.
도 1c를 참조하면, 상기 제 2 포토레지스트 패턴(12b)이 제거된 후, 앞서 기술한 방법으로 제 2 웰(18)을 정의하도록 제 3 포토래지스트 패턴(12c)이 형성되고, 제 3 포토래지스트 패턴(12c)이 마스크로 사용되는 p형 불순물 이온 주입으로 제 2 웰(18)이 형성된다. 상기 제 2 웰(18)은 DRAM 장치의 주변회로 영역내에 형성되고, 상기 제 2 웰(18)내에 n채널 MOS 트랜지스터가 형성된다.
도 1d를 참조하면, 상기 제 3 포토레지스트 패턴(12c)이 제거된 후, 앞서 기술한 방법으로 제 3 웰(20)을 정의하도록 제 4 포토래지스트 패턴(12d)이 형성되고, 제 4 포토래지스트 패턴(12d)이 마스크로 사용되는 n형 불순물 이온 주입 공정으로 제 3 웰(20)이 형성된다. 상기 제 3 웰(20)은 DRAM 장치의 주변회로 및 셀 어레이 영역내에 형성되고, 상기 제 3 웰(30)내에 p-채널 MOS 트랜지스터가 형성된다.
이와 같은 종래의 3 중 웰 형성 방법에서는 필수적으로 4 개 형태 포토 공정이 필요하다. 이는 4 개의 영역을 각각 정의하도록 4 개의 포토레지스트 패턴이 필요하기 때문이다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기존의 3 중 웰 형성 방법에서 제 1 웰 격리영역을 형성하기 위한 포토 공정을 배제하여, 상기 3 중 웰 형성 공정을 단순화 시킬 수 있고, 시간적 및 경제적 비용을 절감할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 3 중 웰 형성 방법을 순차적으로 나타내는 흐름도;
도 2a 내지 도 2b는 반도체 기판의 방향각에 따른 반도체 기판내의 이온 주입 영역을 나타내는 평면도;
도 3a 내지 도 3d는 본 발명에 따른 3 중 웰 형성 방법을 순차적으로 나타내는 흐름도;
도 4는 본 발명에 따른 오버랩 마진을 확보하기 위한 이온 주입 거리를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12a-12d, 102a-102c : 포토레지스트
14, 104 : 제 1 웰 격리 영역 16, 106 : 제 1 웰
18, 108 : 제 2 웰 20, 110 : 제 3 웰
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 제조방법은, 제 1 도전형의 반도체 기판상에 제 1 웰 영역을 정의하기 위한 제 1 마스크를 형성하는 단계와; 상기 제 1 마스크를 사용하여 큰 기울기 각도(large tilt angle) 이온 주입 기술로 상기 반도체 기판상에 제 2 도전형의 불순물 이온을 주입하되, 상기 반도체 기판이 360°회전하는 동안 소정의 방향각(orient angle)을 갖는 위치에 도달했을 때 마다, 상기 반도체 기판상에 불순물 이온을 주입하여 제 1 웰 격리 영역을 형성하는 단계와; 상기 제 1 마스크를 다시 이용하여 제 1 도전형의 불순물 이온을 주입하여 반도체 기판내의 상기 제 1 웰 격리 영역의 일부 상에 오버레이(overlay) 되도록 상기 제 1 웰을 형성하는 단계와; 제 2 웰 영역을 정의하기 위한 제 2 마스크를 사용하여 제 1 도전형 불순물 이온을 주입하여 상기 제 1 웰과 어느 정도 거리를 갖는 제 2 웰을 형성하는 단계와; 상기 제 3 웰 영역을 형성하기 위한 제 3 마스크를 사용하여 상기 제 1 웰과 제 2 웰 양측의 반도체 기판내에 제 2 도전형의 불순물을 주입하여 제 1 웰의 양측벽을 둘러싸도록 제 3 웰을 형성하는 단계를 포함한다.
도 3a를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법에서는, 제 1 도전형의 반도체 기판상에 제 1 웰 영역을 정의하기 위한 제 1 마스크가 형성되고, 상기 제 1 마스크가 사용되는 큰 기울기 각도(large tilt angle) 이온 주입 기술로, 상기 반도체 기판이 360°회전하는 동안 소정의 방향각(orient angle)을 갖는 위치에 도달했을 때 마다, 상기 반도체 기판상에 제 2 도전형의 불순물 이온이 주입되어 제 1 웰 격리 영역이 형성된다. 그리고, 상기 제 1 마스크가 다시 사용되어 제 1 도전형의 불순물 이온이 주입되어 반도체 기판내의 상기 제 1 웰 격리 영역의 일부 상에 오버레이(overlay) 되도록 상기 제 1 웰이 형성된다. 이와 같은 반조체 제조 방법에 의해서, 하나의 포토레지스트막 패턴으로 제 1 웰 격리 영역과 제 1 웰 형성하게 되므로 한번의 포토 공정을 배제할수 있어 공정을 단순화 시킬 수 있고, 시간적 및 경제적 비용을 절감할 수 있다.
(실시예)
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 도면이다.
먼저, 도 3a를 참조하면, 제 1 도전형, 예컨대 p형 반도체 기판(100)상에 제 1 포토레지스트막이 형성된다. 상기 제 1 포토레지스트막이 제 1 웰을 정의하도록 잘 알려진 식각 공정을 통해 패턴닝되어 제 1 포토레지스트 패턴(102a)이 형성된다. 먼저, 상기 제 1 포토레지스트 패턴(102a)이 마스크로 사용돠어 제 2 도전형의 제 1 웰 격리 영역(104)의 형성을 위한 분순물 이온 주입 공정이 수행된다.
상기 제 1 웰 격리 영역(104)의 형성을 위한 이온 주입 공정은, 이하 기술되는 큰 기울기 각도(large tilt angle) 이온 주입 기술로서 수행된다. 이 이온 주입 기술 다음과 같은 조건으로 수행된다. 상기 반도체 기판(100)과 이온 주입 방향은 약 15°- 30°범위 내의 어느 기울기 각도(tilt angle)를 이루고 있다. 즉, 큰 기울기 각도(large tilt angle)를 갖고 있다. 만약, 종래와 같이 기울기 각도(tilt angle)로 약 10°이하 상기 이온 주입 공정이 수행될 경우, 에지(edge) 부위에서 오버랩 마진이 확보될 수 없어 상기 에지 부위를 통한 리키지 전류(leakage current)로 인해 앞서 언급한 바와 같이 백 바이어스 전압 발생기가 손상될 수 있다.
도 2a 내지 도 2b는 반도체 기판의 방향각(orient angle)에 따른 반도체 기판내의 이온 주입 영역을 나타내는 도면이다.
먼저, 도 2a를 참조하면, 기울기 각도(tilt angle)가 약 15°- 30°범위 내의 어느 하나인 조건에서, 상기 제 1 포토레지스트 패턴(102a)이 형성된 위치를 기준으로 0°, 90°, 180°, 270°로 상기 반도체 기판(100)이 회전 되었을 때, 이온 주입이 수행되어 형성되는 반도체 기판내의 이온 주입 영역들(a, b, c, d)은 도면 2a의 에지 부위(참조번호'e')에서 오버렙 마진을 확보하지 못한다.
도 2b를 참조하면, 기울기 각도가 약 15°- 30°범위 내의 어느 하나인 조건에서, 상기 제 1포토레지스트 패턴(102a)이 형성된 위치에서 30°- 70°범위 내의 어느 방향각으로 회전된 위치를 기준으로 0°, 90°, 180°, 270°로 상기 반도체 기판이 회전되었을 때, 각각 이온 주입 공정이 수행된다. 본 실시예에서는 상기 제 1 포토레지스트 패턴(102a)이 형성된 위치에서 상기 반도체 기판(100)이 55°의 각도로 회전된 위치를 기준으로 0°, 90°, 180°, 270°로 회전 되었을 때, 이온 주입 공정이 수행된다. 즉, 상기 제 1 포토레지스트 패턴(102a)이 형성된 위치를 기준으로 55°, 145°, 235°, 325°로 상기 반도체 기판(100)이 회전 되었을 때, 이온 주입 공정이 수행된다. 이 경우 반도체 기판(100)내에 형성되는 이온 주입 영역에 의해 도면 2b의 에지 부위(참조번호'e′')에서 오버렙 마진이 충분히 확보될 수 있다.
다음, 고려 할 조건은 상기 이온 주입 공정에서 사용되는 이온 주입 거리이다.
도 4 는 본 발명에 따른 오버랩 마진을 확보하기 위한 이온 주입 거리를 나타내는 도면이다.
도 4 를 참조하면, 특히 상기 이온 주입 거리는 이온 주입 에너지와 밀접한 관계를 갖고 있다. 이온 빔(I), 이온 주입 수직 거리(RP), 상기 반도체 기판(100)이 기울기 각도(tilt angle) 및 방향각(orient angle)을 갖을 경우의 이온 주입 거리(X), 오버레이 거리(L), 유효 오버레이 거리(L'), 기울기 각도(θ), 그리고 방향각(α)과 이온 주입 에너지와의 관계를 나타내는 방정식은 다음과 같다.
(수학식 1)
X = RP/COS(θ).
(수학식 2)
L' = L×COS(a).
(수학식 3)
L = X×SIN(θ).
(수학식 4)
L' = X×SIN(θ) ×COS(a) =RP×TAN(θ) ×COS(a).
약 1200 KeV 이온 주입 에너지는 불순물 이온을 반도체 기판(100)과 수직 방향으로 반도체내의 약 1.28μm 깊이의 위치까지 주입시키게 된다. 즉, RP=1.28μm 이다.
만약 오버랩 마진, 즉 유효 오버레이 거리(L')가 약 400 nm이고, 반도체 기판 표면에서 이온주입 수직 거리(RP)가 1.28μm 이고, 반도체 기판의 방향각(α)이 약 55°이고, 반도체 기판의 기울기 각도(θ)가 29°를 이루고 있다면, 실제 이온 주입 거리(X)는 1.46 nm 이어야 한다. 다시 말하면, 불순물 이온을 반도체 기판내에서 깊이가 1.46 nm 되는 지점까지 주입할 에너지가 필요하게 된다. 즉 이는 반도체 기판과 수직 방향으로 반도체내의 깊이, 1.46 nm 되는 지점까지 이온이 도달시킬 수 있는 에너지가 필요하다는 것이다.
따라서, 종래의 이온 주입 에너지 약 1200 KeV 보다 더 큰 에너지가 사용되어야 한다. 상기 반도체 기판내에서 약 1.46 nm의 깊이로 분순물 이온을 주입하려면 약 1500 KeV의 주입 에너지가 사용되어야 한다. 다음 이와 같은 방법으로 상기 제 1 웰 격리 영역(104)이 형성된 후, 후속 공정으로 DRAM 장치의 센스 엠플 리파이어(sense amplifier) , 워드 라인 드라이버(word line driver), 입/출력 게이트가 형성되는 영역인 제 1 웰(106)을 형성하기 위한 이온 주입 공정이 수행된다. 이 경우, 상기 제 1 웰 격리 영역(104)을 형성하기 위해 사용된 제 1 마스크(102a)가 다시 사용되어 통상적인 이온 주입 방법으로 제 1 도전형 불순물이 이온 주입 되어 상기 제 1 웰 격리 영역(104)상에 그의 일부에 오버레이 되도록 제 1 웰(106)이 형성된다.
도 3c를 참조하면, 앞서 서술한 방법으로 제 1 마스크(102a)를 공통으로 사용하여 제 1 웰(106)과 제 1 웰 격리 영역(104)을 형성한 후, 상기 제 1 마스크(102a)는 제거되고, 상기 반도체 기판(100)상에 제 2 포토레지스트막이 형성된다. 상기 제 2 포토레지스트막이 잘알려진 사진 식각공정으로 패턴닝 되어 제 2 웰이 형성될 영역을 정의하는 제 2 포토레지스트 패턴(102b)이 형성된다. 상기 제 2 포토레지스트 패턴(102b)을 마스크로 사용하여 제 2 도전형의 불순물 이온이 주입되어 제 2 웰(108)이 형성된다. 이 경우 상기 제 2 웰(108)은 제 1 웰(106)과는 적어도 전기적으로 분리되도록 어느 정도 거리를 갖아야 한다. 후속 공정으로, 상기 제 2 웰(108)내에는 DRAM 장치의 주변회로 영역의 n채널 MOS 트렌지스터가 형성될 영역이다.
도 3d를 참조하면, 상기 제 2 포토레지스트 패턴(102b)이 제거된 후, 상기 반도체 기판(100)상에 제 3 포토레지스트막이 형성된다. 상기 제 3 포토레지스막이 패턴닝되어 제 3 웰(110)을 정의하는 제 3 포토레지스트 패턴(102c)이 형성된다. 상기 제 3 포토레지스트 패턴(102c)을 마스크로 사용하여 n형 불순물 이온이 주입되어 제 3 웰(110)이 상기 제 1 웰(106) 및 제 2 웰(110) 양측의 반도체 기판(100)내에 형성된다. 이 경우 상기 제 3 웰(110)은 의해 도면에 도시된 바와 같이 상기 제 1 웰의 양측벽을 둘러싸야 된다. 이로 인해, 제 1 웰(106)의 측벽으로 유입되는 리키지 전류를 방지할 수 있다.
본 발명은 종래의 DRAM 장치의 3 중웰 형성 방법에 있어서, 기존에 기존의 3 중 웰 형성 방법에서 사용되던 웰 격리 영역을 형성하기 위한 포토 공정을 배제할 수 있어, 상기 DRAM 장치의3 중 웰 형성 공정을 단순화 시킬 수 있어 시간적 및 경제적 비용을 절감할 수 있는 효과가 있다.

Claims (3)

  1. 제 1 도전형의 반도체 기판상에 제 1 웰 영역을 정의하기 위한 제 1 마스크를 형성하는 단계와;
    상기 제 1 마스크를 사용하여 큰 기울기 각도(large tilt angle) 이온 주입 기술로 상기 반도체 기판상에 제 2 도전형의 불순물 이온을 주입하되, 상기 반도체 기판이 360°회전하는 동안 소정의 방향각(orient angle)을 갖는 위치에 도달했을 때 마다, 상기 반도체 기판상에 불순물 이온을 주입하여 제 1 웰 격리 영역을 형성하는 단계와;
    상기 제 1 마스크를 다시 이용하여 제 1 도전형의 불순물 이온을 주입하여 반도체 기판내의 상기 제 1 웰 격리 영역의 일부 상에 오버레이(overlay) 되도록 상기 제 1 웰을 형성하는 단계와;
    제 2 웰 영역을 정의하기 위한 제 2 마스크를 사용하여 제 1 도전형 불순물 이온을 주입하여 상기 제 1 웰과 어느 정도 거리를 갖는 제 2 웰을 형성하는 단계와;
    상기 제 3 웰 영역을 형성하기 위한 제 3 마스크를 사용하여 상기 제 1 웰과 제 2 웰 양측의 반도체 기판내에 제 2 도전형의 불순물을 주입하여 제 1 웰의 양측벽을 둘러싸도록 제 3 웰을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 큰 기울기 각도(large tilt angle) 이온 주입 기술은 약 15°에서 30°범위 내의 어느 한 기울기 각도(tilt angle)를 사용하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소정의 방향각은 약 30°에서 70°범위 내의 어느 한 각도로부터 0,° 90,° 180°, 그리고 270°되는 각도인 반도체 장치의 제조 방법.
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