JPH0239429A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0239429A JPH0239429A JP18950488A JP18950488A JPH0239429A JP H0239429 A JPH0239429 A JP H0239429A JP 18950488 A JP18950488 A JP 18950488A JP 18950488 A JP18950488 A JP 18950488A JP H0239429 A JPH0239429 A JP H0239429A
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- JP
- Japan
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- contact hole
- insulating film
- dry etching
- interlayer insulating
- implanted
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000010410 layer Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000000206 photolithography Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板の拡散層と上部配線をコンタクト
する工程をそなえた半導体装置の製造方法に関するもの
である。
する工程をそなえた半導体装置の製造方法に関するもの
である。
従来の技術
デバイスの微細化により、半導体基板の拡散層とコンタ
クトを取る場合、基板上部層の起伏が激しいだめに層間
絶縁膜の厚さを厚くする必要があり、そのためコンタク
トホール高さが高くなってきている。そして、配線材料
がコンタクトホール側壁及び上部角で薄くなり、ひどい
場合には配線の断線が生じる。
クトを取る場合、基板上部層の起伏が激しいだめに層間
絶縁膜の厚さを厚くする必要があり、そのためコンタク
トホール高さが高くなってきている。そして、配線材料
がコンタクトホール側壁及び上部角で薄くなり、ひどい
場合には配線の断線が生じる。
これを解決するために、コンタクトホール形成前にウェ
ットエツチングによりコンタクトホール高さの減少及び
上部角に丸みをもたせた後、コンタクトホールを形成し
ている。
ットエツチングによりコンタクトホール高さの減少及び
上部角に丸みをもたせた後、コンタクトホールを形成し
ている。
発明が解決しようとする課題
第２図は、従来の段差の大きい場合に使用されるコンタ
クト形成方法の断面図である。
クト形成方法の断面図である。
レジストマスクでコンタクトホールを形成後、ウェット
エツチングにより層間絶縁膜上部を除去して丸みをもた
せ、その後ドライエツチングによりコンタクトを形成す
る。しかし、この場合ウェットエツチングによりコンタ
クトホール上部に丸みを持たせるため、エツチング液の
使用回数やエツチング時間の微妙な違いによりコンタク
ト上部形状を安定に形成することは困難である。
エツチングにより層間絶縁膜上部を除去して丸みをもた
せ、その後ドライエツチングによりコンタクトを形成す
る。しかし、この場合ウェットエツチングによりコンタ
クトホール上部に丸みを持たせるため、エツチング液の
使用回数やエツチング時間の微妙な違いによりコンタク
ト上部形状を安定に形成することは困難である。
課題を解決するだめの手段
前述の課題を解決するために、本発明は、レジストマス
クによりコンタクトホールを形成した後、−度ドライエ
ツチングにより層間絶縁膜上部にコンタクトホールを形
成し、次に、そのコンタクトホール側壁部にだけイオン
注入により高濃度注入を行った後、ウェットエツチング
により丸みを持たせるため、高濃度不純物の絶縁膜と注
入していない絶縁膜のエツチングレートの違い及びイオ
ン注入で生じた欠陥層と欠陥のない層のエツチングレー
トの違いにより、注入層のエツチングレートは早くなり
、注入されていない所のエツチングレートは遅くなるた
め、安定した形状を得られ易くなる。
クによりコンタクトホールを形成した後、−度ドライエ
ツチングにより層間絶縁膜上部にコンタクトホールを形
成し、次に、そのコンタクトホール側壁部にだけイオン
注入により高濃度注入を行った後、ウェットエツチング
により丸みを持たせるため、高濃度不純物の絶縁膜と注
入していない絶縁膜のエツチングレートの違い及びイオ
ン注入で生じた欠陥層と欠陥のない層のエツチングレー
トの違いにより、注入層のエツチングレートは早くなり
、注入されていない所のエツチングレートは遅くなるた
め、安定した形状を得られ易くなる。
作 用
この発明により、シリコン基板の拡散層と層間絶縁膜の
厚い場合のコンタクトを取る時、コンタクトホール上部
のウェットエツチング時の形状安定を行うことができる
。
厚い場合のコンタクトを取る時、コンタクトホール上部
のウェットエツチング時の形状安定を行うことができる
。
実施例
以下に、本発明の一実施例を図面を用いて詳細に説明す
る。第１図には、本発明実施例の工程順断面図を示して
いる。
る。第１図には、本発明実施例の工程順断面図を示して
いる。
第１図（ａ）に示すように、Ｐ（１００）シリコン基板
１に拡散層２を形成した基板の上に、層間絶縁膜３を８
０００人堆積させた後、レジスト４を用いてコンタクト
ホール形成のためにフォトリングラフィによシ穴を形成
する。その後、第１図０））に示すように、ドライエツ
チングによりコンタクトホールを約２０ｏｏ人形成する
。そして、高傾斜イオン注入機を用いてコンタクトホー
ル側壁部だけにＡｓを２００ＫｅＶ、 Ｉ Ｘ １０
Ｃａ１ｌ 注入し、高濃度不純物注入層６を形成す
る。次に、第１図（Ｃ）に示すように、ウェットエツチ
ングにより、コンタクトホール上部を丸めだ後、ドライ
エツチングを用いて拡散層２までコンタクトホールを形
成する。
１に拡散層２を形成した基板の上に、層間絶縁膜３を８
０００人堆積させた後、レジスト４を用いてコンタクト
ホール形成のためにフォトリングラフィによシ穴を形成
する。その後、第１図０））に示すように、ドライエツ
チングによりコンタクトホールを約２０ｏｏ人形成する
。そして、高傾斜イオン注入機を用いてコンタクトホー
ル側壁部だけにＡｓを２００ＫｅＶ、 Ｉ Ｘ １０
Ｃａ１ｌ 注入し、高濃度不純物注入層６を形成す
る。次に、第１図（Ｃ）に示すように、ウェットエツチ
ングにより、コンタクトホール上部を丸めだ後、ドライ
エツチングを用いて拡散層２までコンタクトホールを形
成する。
その後、アッシャ−によりレジスト除去を行い、第１図
（ｄ）に示すようなコンタクトホールを形成する。
（ｄ）に示すようなコンタクトホールを形成する。
発明の詳細
な説明したように、本発明によれば、コンタクトホール
の上部丸みの形状を安定して作成することができる。
の上部丸みの形状を安定して作成することができる。
第１図は本発明の一実施例の製造工程を示す工程順断面
図、第２図は従来例を説明するだめの工程順断面図であ
る。 １・・・・・Ｐ（１ＱＯ）シリコン基板、２・・・・・
・拡散層、３・・・・・・層間絶縁膜、４・・・・・・
レジスト、６・・・・・・高濃度注入層。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名］−
ソリコツ蟇板 ２・−位数１ ×××××ＡＳ゛ Ｐ（！００４シリコツ慕猥 遼 富 １ 層ＩＶＩ絶１ａ肩 レジスト ＆温度注入１
図、第２図は従来例を説明するだめの工程順断面図であ
る。 １・・・・・Ｐ（１ＱＯ）シリコン基板、２・・・・・
・拡散層、３・・・・・・層間絶縁膜、４・・・・・・
レジスト、６・・・・・・高濃度注入層。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名］−
ソリコツ蟇板 ２・−位数１ ×××××ＡＳ゛ Ｐ（！００４シリコツ慕猥 遼 富 １ 層ＩＶＩ絶１ａ肩 レジスト ＆温度注入１
Claims (1)
- ドライエッチングにより層間絶縁膜の表面に凹部を形成
し、前記凹部の側壁にのみイオン注入を行い、その後ウ
ェットエッチングにより注入層を除去した後、再度ドラ
イエッチングにより前記層間絶縁膜を貫通する開口部を
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18950488A JPH0239429A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18950488A JPH0239429A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239429A true JPH0239429A (ja) | 1990-02-08 |
Family
ID=16242377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18950488A Pending JPH0239429A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239429A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444007A (en) * | 1994-08-03 | 1995-08-22 | Kabushiki Kaisha Toshiba | Formation of trenches having different profiles |
| JPH0969566A (ja) * | 1995-08-31 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR100247481B1 (ko) * | 1996-11-26 | 2000-03-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
| JP2005123632A (ja) * | 2003-10-17 | 2005-05-12 | Interuniv Micro Electronica Centrum Vzw | 先進的ｍｉｓ半導体装置においてノッチ型ゲート絶縁体を形成する方法および本方法により得られた装置 |
| KR100562314B1 (ko) * | 2003-10-06 | 2006-03-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
-
1988
- 1988-07-28 JP JP18950488A patent/JPH0239429A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444007A (en) * | 1994-08-03 | 1995-08-22 | Kabushiki Kaisha Toshiba | Formation of trenches having different profiles |
| US5753961A (en) * | 1994-08-03 | 1998-05-19 | Kabushiki Kaisha Toshiba | Trench isolation structures for a semiconductor device |
| JPH0969566A (ja) * | 1995-08-31 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR100247481B1 (ko) * | 1996-11-26 | 2000-03-15 | 김영환 | 반도체 소자의 금속 콘택 형성방법 |
| KR100562314B1 (ko) * | 2003-10-06 | 2006-03-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2005123632A (ja) * | 2003-10-17 | 2005-05-12 | Interuniv Micro Electronica Centrum Vzw | 先進的ｍｉｓ半導体装置においてノッチ型ゲート絶縁体を形成する方法および本方法により得られた装置 |
| JP4668579B2 (ja) * | 2003-10-17 | 2011-04-13 | アイメック | 半導体装置構造を形成する方法 |
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