JP3121791B2 - 半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタ - Google Patents
半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は半導体キャパシタ製
造方法及びそれによって形成される半導体キャパシタに
関し、より詳しくはキャパシタの下部電極の表面積を増
加させてキャパシタの静電容量を増加させ、良好な誘電
膜を形成して漏洩電流を防止することができる半導体キ
ャパシタの製造方法、及びそれによって形成される半導
体キャパシタに関する。
造方法及びそれによって形成される半導体キャパシタに
関し、より詳しくはキャパシタの下部電極の表面積を増
加させてキャパシタの静電容量を増加させ、良好な誘電
膜を形成して漏洩電流を防止することができる半導体キ
ャパシタの製造方法、及びそれによって形成される半導
体キャパシタに関する。
【０００２】
【従来の技術】半導体メモリ装置の一般的な素子高集積
化傾向によって、DRAM（Dynamic Random Access Memor
y）も16M DRAMの量産体制から64M, 256Mに至る研究が活
発に展開され、半導体素子もより精巧になり、素子自体
の大きさもさらに小さくなっている。半導体メモリ装置
で高集積化は各メモリセルが占める面積が減少すること
を意味する。
化傾向によって、DRAM（Dynamic Random Access Memor
y）も16M DRAMの量産体制から64M, 256Mに至る研究が活
発に展開され、半導体素子もより精巧になり、素子自体
の大きさもさらに小さくなっている。半導体メモリ装置
で高集積化は各メモリセルが占める面積が減少すること
を意味する。
【０００３】特に、一つのMOS（Metal Oxide Semicondu
ctor）トランジスターと一つのキャパシタによって単位
メモリセルが構成されるDRAMにおいてはキャパシタが一
定な水準以上のセルキャパシタを確保しなければならな
い。一般的に半導体キャパシタの構造は基本的に下部電
極（又はストリッジ電極）と上部電極（プレート電極）
の間の誘電体の薄膜が形成されている構造をなしてい
て、そのキャパシタンスの大きさは誘電体の誘電率と対
向した二つの電極によってなる有効キャパシタ面積に比
例して、電極間の間隔、即ち誘電体の厚さに反比例す
る。従って、キャパシタンスを大きくするには誘電率が
大きい誘電体を使用すること、誘電体を薄膜で形成する
ことの他にも有効キャパシタの面積を大きくすることも
必要だった。
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メモリセルが構成されるDRAMにおいてはキャパシタが一
定な水準以上のセルキャパシタを確保しなければならな
い。一般的に半導体キャパシタの構造は基本的に下部電
極（又はストリッジ電極）と上部電極（プレート電極）
の間の誘電体の薄膜が形成されている構造をなしてい
て、そのキャパシタンスの大きさは誘電体の誘電率と対
向した二つの電極によってなる有効キャパシタ面積に比
例して、電極間の間隔、即ち誘電体の厚さに反比例す
る。従って、キャパシタンスを大きくするには誘電率が
大きい誘電体を使用すること、誘電体を薄膜で形成する
ことの他にも有効キャパシタの面積を大きくすることも
必要だった。
【０００４】一方、DRAMで単位メモリセルが減少するこ
とはキャパシタが占める面積も同時に少なくなるものな
ので、最小限の有効キャパシタの面積を確保するために
多様な研究が行われれいる。
とはキャパシタが占める面積も同時に少なくなるものな
ので、最小限の有効キャパシタの面積を確保するために
多様な研究が行われれいる。
【０００５】このような研究の中の一つが平面的な形態
のキャパシタ電極を立体的に高く形成するものと、構造
的な屈曲を与え面積を増加させる３次元的な構造の下部
電極を開発する方法とがあり、スタックト構造、トレン
チ（Trench）構造、シリンダー構造、COB（Capacitor O
n Bit Line）構造などが全てこの例に含まれる。しか
し、このようなものは工程の複雑性による費用の増加
と、デザインルール（Design Rule）の限界により実質
的な適用可能性には、より懐疑的な評価があり、さらに
これらの３次元構造を利用しても十分で安定したセルキ
ャパシタンスの確保が難しいという問題点があった。
のキャパシタ電極を立体的に高く形成するものと、構造
的な屈曲を与え面積を増加させる３次元的な構造の下部
電極を開発する方法とがあり、スタックト構造、トレン
チ（Trench）構造、シリンダー構造、COB（Capacitor O
n Bit Line）構造などが全てこの例に含まれる。しか
し、このようなものは工程の複雑性による費用の増加
と、デザインルール（Design Rule）の限界により実質
的な適用可能性には、より懐疑的な評価があり、さらに
これらの３次元構造を利用しても十分で安定したセルキ
ャパシタンスの確保が難しいという問題点があった。
【０００６】半導体装置でキャパシタの有効面積を広げ
るための別の方法としてＨＳＧ形成のような物質自体の
性質を利用する方法がある。
るための別の方法としてＨＳＧ形成のような物質自体の
性質を利用する方法がある。
【０００７】図７は従来のＨＳＧ形成のような物質自体
の性質を利用する半導体キャパシタ製造過程を示す工程
図であり、図８は半導体キャパシタの下部電極上にＨＳ
Ｇシリコン層を形成する過程を示す工程図である。
の性質を利用する半導体キャパシタ製造過程を示す工程
図であり、図８は半導体キャパシタの下部電極上にＨＳ
Ｇシリコン層を形成する過程を示す工程図である。
【０００８】図７を参照すると、まずキャパシタの下部
電極のパターンを形成する（Ｓ７１）。ＤＲＡＭにおけ
るキャパシタの下部電極は、コンタクトホールを通じて
ＭＯＳトランジスターのソース領域と接触しており、こ
のソース領域を通じて伝達された特定の電荷の情報量を
蓄積する部分であり、半導体基板との間に層間絶縁膜を
介在して形成される。例えば、下部電極は非晶質シリコ
ン（ａ−Ｓｉ）で低圧化学気相蒸着法によって形成さ
れ、不純物がドープ（ｄｏｐｅ）されない場合、あるい
は燐（Phosphorous）がドープされる場合がある。層間
絶縁膜はシリコン酸化膜などが使用される。また、下部
電極のパターンは基板全面に下部電極物質を形成した
後、通常のフォトリソグラフィ工程を通じて形成され
る。
電極のパターンを形成する（Ｓ７１）。ＤＲＡＭにおけ
るキャパシタの下部電極は、コンタクトホールを通じて
ＭＯＳトランジスターのソース領域と接触しており、こ
のソース領域を通じて伝達された特定の電荷の情報量を
蓄積する部分であり、半導体基板との間に層間絶縁膜を
介在して形成される。例えば、下部電極は非晶質シリコ
ン（ａ−Ｓｉ）で低圧化学気相蒸着法によって形成さ
れ、不純物がドープ（ｄｏｐｅ）されない場合、あるい
は燐（Phosphorous）がドープされる場合がある。層間
絶縁膜はシリコン酸化膜などが使用される。また、下部
電極のパターンは基板全面に下部電極物質を形成した
後、通常のフォトリソグラフィ工程を通じて形成され
る。
【０００９】続いて、下部電極パターンが露出している
表面上にＨＳＧシリコンを形成する（Ｓ７２）。このＨ
ＳＧシリコン形成工程は、Watanabe氏などが提案したも
ので（参考文献：Hemispherical Grained Silicon Form
ation on In-Situ Phosphorous Doped Amorphous-Si U
sing The Seeding Method, SSDM 92, pp422〜424, H.Wa
tanabe. et al.）、シリコン結晶と非結晶の状態の転移
範囲の温度領域でシリコンの移動（Migration）によっ
て、表面エネルギーが非常に安定した形態である半球形
の模様の区域を形成する現象を利用した工程である。従
って、ＨＳＧ形成工程は表面反応性が強いシリコン係ガ
ス（Ｓｉ2Ｈ6、ＳｉＨ4）や膜中のシリコンがウェーハ
表面の構造上の異常部位や一部蒸着粒子を核（Seed）と
してそれぞれの異常部位の周辺に突出した模様の区域を
形成する性質を利用して形成膜に多数の突出部を有する
粗い表面を作り、これにより表面積を広げ半導体装置の
キャパシタの容量を増やす方法として使用されるもので
ある。
表面上にＨＳＧシリコンを形成する（Ｓ７２）。このＨ
ＳＧシリコン形成工程は、Watanabe氏などが提案したも
ので（参考文献：Hemispherical Grained Silicon Form
ation on In-Situ Phosphorous Doped Amorphous-Si U
sing The Seeding Method, SSDM 92, pp422〜424, H.Wa
tanabe. et al.）、シリコン結晶と非結晶の状態の転移
範囲の温度領域でシリコンの移動（Migration）によっ
て、表面エネルギーが非常に安定した形態である半球形
の模様の区域を形成する現象を利用した工程である。従
って、ＨＳＧ形成工程は表面反応性が強いシリコン係ガ
ス（Ｓｉ2Ｈ6、ＳｉＨ4）や膜中のシリコンがウェーハ
表面の構造上の異常部位や一部蒸着粒子を核（Seed）と
してそれぞれの異常部位の周辺に突出した模様の区域を
形成する性質を利用して形成膜に多数の突出部を有する
粗い表面を作り、これにより表面積を広げ半導体装置の
キャパシタの容量を増やす方法として使用されるもので
ある。
【００１０】ＨＳＧシリコン層を形成する過程を図８を
参照して詳しく調べてみると、熱抵抗方式の熱源ソース
を備えた高真空ＣＶＤ装置内の温度を一定な状態、例を
あげると、５８０℃に安定に維持した後（温度安定化段
階Ｓ８１）、表面反応性が強いシリコン係ガスでＳｉ2
Ｈ6やＳｉＨ4分子をシーディング（seeding）ガスで露
出した下部電極表面上に照射する（シーディング段階Ｓ
８２）。続いて、熱処理を行うと（Ｓ８３）シリコン粒
子の熱的移動（migration）によって半球形態に表面が
凹凸したＨＳＧシリコン層が形成される。
参照して詳しく調べてみると、熱抵抗方式の熱源ソース
を備えた高真空ＣＶＤ装置内の温度を一定な状態、例を
あげると、５８０℃に安定に維持した後（温度安定化段
階Ｓ８１）、表面反応性が強いシリコン係ガスでＳｉ2
Ｈ6やＳｉＨ4分子をシーディング（seeding）ガスで露
出した下部電極表面上に照射する（シーディング段階Ｓ
８２）。続いて、熱処理を行うと（Ｓ８３）シリコン粒
子の熱的移動（migration）によって半球形態に表面が
凹凸したＨＳＧシリコン層が形成される。
【００１１】前記ＨＳＧシリコン層が形成された後に
は、誘電体薄膜として、窒化膜を形成するが、窒化膜形
成装置に進む前に下部電極の表面上に形成された自然酸
化膜（native oxide）を除去するための湿式エッチング
工程が行われる（Ｓ７３）。
は、誘電体薄膜として、窒化膜を形成するが、窒化膜形
成装置に進む前に下部電極の表面上に形成された自然酸
化膜（native oxide）を除去するための湿式エッチング
工程が行われる（Ｓ７３）。
【００１２】続いて、窒化膜形成装置内に作業対象体を
移動し、窒化膜を形成することになり、この時窒化膜を
形成する前に一次的に８００℃付近でアンモニアガスを
フローし大気に露出して形成される下部電極表面上の自
然酸化膜を窒化（Nitridation）する（Ｓ７４）。続い
て、６００ないし７００℃の範囲の温度状態下で前記窒
化された下部電極の表面上にシリコン窒化膜を形成する
（Ｓ７５）。
移動し、窒化膜を形成することになり、この時窒化膜を
形成する前に一次的に８００℃付近でアンモニアガスを
フローし大気に露出して形成される下部電極表面上の自
然酸化膜を窒化（Nitridation）する（Ｓ７４）。続い
て、６００ないし７００℃の範囲の温度状態下で前記窒
化された下部電極の表面上にシリコン窒化膜を形成する
（Ｓ７５）。
【００１３】続いて、前記窒化膜をキュアリング（curi
ng）させるために窒化膜の表面一部を乾式又は湿式酸化
させる（Ｓ７６）。従って、誘電膜は全体的にＮＯ膜で
構成される。次に、通常のフォトリソグラフィ工程を行
い、キャパシタの上部電極を形成して（Ｓ７７）キャパ
シタを完成することになる。
ng）させるために窒化膜の表面一部を乾式又は湿式酸化
させる（Ｓ７６）。従って、誘電膜は全体的にＮＯ膜で
構成される。次に、通常のフォトリソグラフィ工程を行
い、キャパシタの上部電極を形成して（Ｓ７７）キャパ
シタを完成することになる。
【００１４】
【発明が解決しようとする課題】一方、前記のような従
来の半導体キャパシタの製造過程では、ＨＳＧシリコン
形成装置から窒化膜形成装置に進行する過程でＨＳＧシ
リコン層が酸素雰囲気下に露出され、この際ＨＳＧシリ
コン層の表面でシリコンと酸素が反応して自然酸化膜を
形成してしまうので、窒化膜形成の前に前処理工程とし
て下部電極の表面に形成された自然酸化膜を除去するた
めの湿式エッチング工程（Ｓ７３）を進行することにな
り、この時自然酸化膜と一緒にＨＳＧシリコン層の表面
も消耗し、その表面積が減少することによって静電容量
もＨＳＧシリコン層の初期成長時と対比して約１０％程
度の減少を招く。
来の半導体キャパシタの製造過程では、ＨＳＧシリコン
形成装置から窒化膜形成装置に進行する過程でＨＳＧシ
リコン層が酸素雰囲気下に露出され、この際ＨＳＧシリ
コン層の表面でシリコンと酸素が反応して自然酸化膜を
形成してしまうので、窒化膜形成の前に前処理工程とし
て下部電極の表面に形成された自然酸化膜を除去するた
めの湿式エッチング工程（Ｓ７３）を進行することにな
り、この時自然酸化膜と一緒にＨＳＧシリコン層の表面
も消耗し、その表面積が減少することによって静電容量
もＨＳＧシリコン層の初期成長時と対比して約１０％程
度の減少を招く。
【００１５】また、下部電極とＨＳＧシリコン層との界
面でシリコンがエッチングされることによって先鋭した
部分が発生してキャパシタの漏洩電流発生の原因とな
る。
面でシリコンがエッチングされることによって先鋭した
部分が発生してキャパシタの漏洩電流発生の原因とな
る。
【００１６】一方、ＨＳＧシリコン層を形成してキャパ
シタの表面積を増加させる方法は工程マージンがとても
少ないという問題がある。即ち、非晶質シリコンにポリ
シリコンで行われる転移温度の領域においてＨＳＧの形
成が行われるので、形成されるＨＳＧは温度調節に対す
る敏感性が大きくなり非常に精密な温度調節が要求さ
れ、ウェーハとウェーハ或いはラン（RUN）とランとの
間で形成されるＨＳＧシリコン層の大きさ及び密度の再
現性が落ち、静電容量の偏差がひどく発生するという問
題点がある。
シタの表面積を増加させる方法は工程マージンがとても
少ないという問題がある。即ち、非晶質シリコンにポリ
シリコンで行われる転移温度の領域においてＨＳＧの形
成が行われるので、形成されるＨＳＧは温度調節に対す
る敏感性が大きくなり非常に精密な温度調節が要求さ
れ、ウェーハとウェーハ或いはラン（RUN）とランとの
間で形成されるＨＳＧシリコン層の大きさ及び密度の再
現性が落ち、静電容量の偏差がひどく発生するという問
題点がある。
【００１７】本発明の目的は、前記従来技術の問題点で
あった下部電極表面積の減少を防止できる半導体キャパ
シタの製造方法を提供することにある。
あった下部電極表面積の減少を防止できる半導体キャパ
シタの製造方法を提供することにある。
【００１８】本発明の他の目的は、キャパシタの下部電
極の表面積を増大し静電容量を増大することのできる半
導体キャパシタの製造方法及びそれによって形成される
半導体キャパシタを提供することにある。
極の表面積を増大し静電容量を増大することのできる半
導体キャパシタの製造方法及びそれによって形成される
半導体キャパシタを提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
の本発明の第１実施例による半導体装置のキャパシタ製
造方法は、絶縁層を介在してその一部が半導体基板と接
触するキャパシタの下部電極パターンを形成する段階
と、この下部電極パターンの露出面上にＨＳＧ（Hemisp
herical Grained）シリコン層を形成する段階と、前記
ＨＳＧシリコン層を形成した後、その表面を洗浄するこ
となく連続して前記ＨＳＧシリコン層が形成された下部
電極の表面を窒化（Nitridation）処理する段階と、前
記窒化処理された下部電極の表面上に窒化膜を形成する
段階とを備えてなる。
の本発明の第１実施例による半導体装置のキャパシタ製
造方法は、絶縁層を介在してその一部が半導体基板と接
触するキャパシタの下部電極パターンを形成する段階
と、この下部電極パターンの露出面上にＨＳＧ（Hemisp
herical Grained）シリコン層を形成する段階と、前記
ＨＳＧシリコン層を形成した後、その表面を洗浄するこ
となく連続して前記ＨＳＧシリコン層が形成された下部
電極の表面を窒化（Nitridation）処理する段階と、前
記窒化処理された下部電極の表面上に窒化膜を形成する
段階とを備えてなる。
【００２０】前記ＨＳＧシリコン層を形成する段階と前
記窒化処理する段階は同一な反応チャンバー内のもとの
位置で行われるが、高真空状態のロードロックチャンバ
ーを中間に介在したマルチチャンバー（multi chambe
r）内で別個に行うこともできる。
記窒化処理する段階は同一な反応チャンバー内のもとの
位置で行われるが、高真空状態のロードロックチャンバ
ーを中間に介在したマルチチャンバー（multi chambe
r）内で別個に行うこともできる。
【００２１】前記ＨＳＧシリコン層形成のためのキャパ
シタの下部電極パターンは非晶質シリコンで構成され、
不純物が注入されていない非晶質シリコンや燐（Phosph
orus）不純物がドープされた非晶質シリコンで構成され
得る。
シタの下部電極パターンは非晶質シリコンで構成され、
不純物が注入されていない非晶質シリコンや燐（Phosph
orus）不純物がドープされた非晶質シリコンで構成され
得る。
【００２２】また、前記ＨＳＧシリコン層が形成された
下部電極の表面を窒化処理する段階は温度条件が調節さ
れた化学気相蒸着チャンバー内に窒素系ガスを流す熱的
窒化処理（thermal nitridation）によって行われ、窒
素系ガスを含む化学気相蒸着チャンバー内をプラズマ放
電させて行うこともできる。 また、プラズマ放電によ
る窒化処理時、下部電極側壁での窒化効果が減少するこ
とを補完するために前記熱的窒化処理、プラズマ窒化処
理を組み合わせ、同一反応チャンバー内で行うこともで
きる。
下部電極の表面を窒化処理する段階は温度条件が調節さ
れた化学気相蒸着チャンバー内に窒素系ガスを流す熱的
窒化処理（thermal nitridation）によって行われ、窒
素系ガスを含む化学気相蒸着チャンバー内をプラズマ放
電させて行うこともできる。 また、プラズマ放電によ
る窒化処理時、下部電極側壁での窒化効果が減少するこ
とを補完するために前記熱的窒化処理、プラズマ窒化処
理を組み合わせ、同一反応チャンバー内で行うこともで
きる。
【００２３】一方、前記の目的を達成するための本発明
の第２実施例による半導体装置のキャパシタ製造方法
は、絶縁層を介在してその一部が半導体基板と接触する
キャパシタの下部電極パターンを形成する段階と、前記
下部電極パターンの露出面上に金属粒子をシーディング
（seeding）する段階と、熱処理を行い前記金属粒子を
中心に前記下部電極の表面が凹凸するようにする段階
と、前記熱処理を行った後、連続して前記下部電極の表
面を窒化（Nitridation）処理する段階と、前記窒化処
理された下部電極の表面上に窒化膜を形成する段階とを
備えてなる。
の第２実施例による半導体装置のキャパシタ製造方法
は、絶縁層を介在してその一部が半導体基板と接触する
キャパシタの下部電極パターンを形成する段階と、前記
下部電極パターンの露出面上に金属粒子をシーディング
（seeding）する段階と、熱処理を行い前記金属粒子を
中心に前記下部電極の表面が凹凸するようにする段階
と、前記熱処理を行った後、連続して前記下部電極の表
面を窒化（Nitridation）処理する段階と、前記窒化処
理された下部電極の表面上に窒化膜を形成する段階とを
備えてなる。
【００２４】前記下部電極の表面を窒化処理する段階後
には前記下部電極の周りの絶縁層に残存する前記金属粒
子を除去する段階をさらに備えて、金属粒子によるキャ
パシタの漏洩電流を防止することが望ましい。
には前記下部電極の周りの絶縁層に残存する前記金属粒
子を除去する段階をさらに備えて、金属粒子によるキャ
パシタの漏洩電流を防止することが望ましい。
【００２５】前記金属粒子をシーディングした後、下部
電極の表面を凹凸にする段階と前記窒化処理する段階は
同一な反応チャンバー内のもとの位置で行われるが、高
真空状態のロードロックチャンバーを中間に介在したマ
ルチチャンバー（multi chamber）内で別個に行うこと
もできる。
電極の表面を凹凸にする段階と前記窒化処理する段階は
同一な反応チャンバー内のもとの位置で行われるが、高
真空状態のロードロックチャンバーを中間に介在したマ
ルチチャンバー（multi chamber）内で別個に行うこと
もできる。
【００２６】前記キャパシタの下部電極パターンは非晶
質シリコンで構成して、前記金属粒子はシリコンと反応
してケイ化物を形成することで構成し、下部電極の表面
を凹凸するようにできる。
質シリコンで構成して、前記金属粒子はシリコンと反応
してケイ化物を形成することで構成し、下部電極の表面
を凹凸するようにできる。
【００２７】また、前記第２実施例によって製造された
本発明による半導体キャパシタは、絶縁層を介在してそ
の一部が半導体基板と接触し、その表面が金属粒子を中
心に凹凸するように形成された下部電極と、前記下部電
極の表面上に形成された誘電膜と、前記誘電膜上に形成
された上部電極とを備えてなる。
本発明による半導体キャパシタは、絶縁層を介在してそ
の一部が半導体基板と接触し、その表面が金属粒子を中
心に凹凸するように形成された下部電極と、前記下部電
極の表面上に形成された誘電膜と、前記誘電膜上に形成
された上部電極とを備えてなる。
【００２８】前記下部電極は非晶質シリコンで構成さ
れ、前記金属粒子はシリコンと反応してケイ化物を形成
できるのが望ましい。
れ、前記金属粒子はシリコンと反応してケイ化物を形成
できるのが望ましい。
【００２９】一方、前記目的を達成するための本発明の
第３実施例による半導体装置のキャパシタ製造方法は、
絶縁層を介在してその一部が半導体基板と接触するキャ
パシタの下部電極パターンを形成する段階と、前記下部
電極パターンの露出面を励起させる段階と、 熱処理を
行い前記下部電極の表面が凹凸になるようにする段階
と、前記熱処理を行った後、連続して前記下部電極の表
面を窒化（Nitridation）処理する段階と、前記窒化処
理された下部電極の表面上に窒化膜を形成する段階とを
備えてなる。
第３実施例による半導体装置のキャパシタ製造方法は、
絶縁層を介在してその一部が半導体基板と接触するキャ
パシタの下部電極パターンを形成する段階と、前記下部
電極パターンの露出面を励起させる段階と、 熱処理を
行い前記下部電極の表面が凹凸になるようにする段階
と、前記熱処理を行った後、連続して前記下部電極の表
面を窒化（Nitridation）処理する段階と、前記窒化処
理された下部電極の表面上に窒化膜を形成する段階とを
備えてなる。
【００３０】前記下部電極パターンの露出面を励起させ
る段階は前記下部電極パターンをプラズマ放電状態に露
出して行い、前記プラズマ放電はヘリウム（Ｈｅ）、水
素（Ｈ）、アルゴン（Ａｒ）又は窒素（Ｎ）ガスの中の
いずれか単一のガス又はこれらの混合ガスの下で行う
か、砒素（Ａｓ）又は燐（Ｐ）系ガスの下で行うことが
望ましい。
る段階は前記下部電極パターンをプラズマ放電状態に露
出して行い、前記プラズマ放電はヘリウム（Ｈｅ）、水
素（Ｈ）、アルゴン（Ａｒ）又は窒素（Ｎ）ガスの中の
いずれか単一のガス又はこれらの混合ガスの下で行う
か、砒素（Ａｓ）又は燐（Ｐ）系ガスの下で行うことが
望ましい。
【００３１】また、前記下部電極パターンの露出面を励
起させる段階は前記下部電極パターンに紫外線を照射し
て行うこともできる。
起させる段階は前記下部電極パターンに紫外線を照射し
て行うこともできる。
【００３２】
【発明の実施の形態】以下、本発明の具体的な実施例を
添付した図面を参照して詳細に説明する。
添付した図面を参照して詳細に説明する。
【００３３】<第1実施例>本発明の第1実施例はＨＳＧシ
リコン層を形成した後、湿式エッチング工程を行うこと
なく、下部電極上に窒化膜を形成する方法に関するもの
で、図１から図４を参照して説明する。
リコン層を形成した後、湿式エッチング工程を行うこと
なく、下部電極上に窒化膜を形成する方法に関するもの
で、図１から図４を参照して説明する。
【００３４】図１は半導体キャパシタをなす下部電極表
面上にＨＳＧシリコン層を形成したことを示す断面図で
ある。図１から図４を参照すると、まず半導体基板１０
上に層間絶縁膜として絶縁層１２を酸化膜または窒化膜
で形成した後、写真エッチング工程を通じてキャパシタ
の下部電極が半導体基板と接触する部分にコンタクトホ
ール１４を形成する。続いて、コンタクトホールを含む
半導体基板全面に下部電極１６を構成する物質を化学気
相蒸着法によって蒸着する。前記下部電極１６の構成物
質としては非晶質シリコンを使用して、非晶質シリコン
を蒸着させる過程で燐などの不純物を注入することもあ
り得る。また、通常の写真エッチング工程を通じて下部
電極１６のパターンを形成するので、下部電極の形状及
び構造は多様に選択できる。
面上にＨＳＧシリコン層を形成したことを示す断面図で
ある。図１から図４を参照すると、まず半導体基板１０
上に層間絶縁膜として絶縁層１２を酸化膜または窒化膜
で形成した後、写真エッチング工程を通じてキャパシタ
の下部電極が半導体基板と接触する部分にコンタクトホ
ール１４を形成する。続いて、コンタクトホールを含む
半導体基板全面に下部電極１６を構成する物質を化学気
相蒸着法によって蒸着する。前記下部電極１６の構成物
質としては非晶質シリコンを使用して、非晶質シリコン
を蒸着させる過程で燐などの不純物を注入することもあ
り得る。また、通常の写真エッチング工程を通じて下部
電極１６のパターンを形成するので、下部電極の形状及
び構造は多様に選択できる。
【００３５】続いて、図４に示す工程図に従って下部電
極１６の露出面上にＨＳＧシリコン層１８を形成する。
前記ＨＳＧシリコン層１８を形成する工程は通常の方法
で行われ、例えば図８で前述したように日本のWatanabe
氏などが提案したシーディング方法によって行われる。
極１６の露出面上にＨＳＧシリコン層１８を形成する。
前記ＨＳＧシリコン層１８を形成する工程は通常の方法
で行われ、例えば図８で前述したように日本のWatanabe
氏などが提案したシーディング方法によって行われる。
【００３６】図２はＨＳＧシリコン層１８が形成された
下部電極１６の表面を窒化処理する段階を示す断面図で
ある。図４の工程図に示すように、前記ＨＳＧシリコン
層１８を形成した後、連続して前記ＨＳＧシリコン層１
８が形成された下部電極１６の表面を窒化（Nitridatio
n）処理する。前記ＨＳＧシリコン層１８を形成する段
階と前記窒化処理する段階は同一な反応チャンバー内の
もとの位置（in-situ）で行われる。即ち、高真空ＣＶ
Ｄ装置内でＨＳＧシリコン層１８を形成した後、連続し
て７００ないし９００℃に温度調節が行われた後、ＮＨ
3, Ｎ2Ｏ, Ｎ2などの窒素系ガス２０を一つ又は調合し
て流すことで下部電極の表面を窒化する熱的窒化処理
（thermal nitridation）によって行われる。
下部電極１６の表面を窒化処理する段階を示す断面図で
ある。図４の工程図に示すように、前記ＨＳＧシリコン
層１８を形成した後、連続して前記ＨＳＧシリコン層１
８が形成された下部電極１６の表面を窒化（Nitridatio
n）処理する。前記ＨＳＧシリコン層１８を形成する段
階と前記窒化処理する段階は同一な反応チャンバー内の
もとの位置（in-situ）で行われる。即ち、高真空ＣＶ
Ｄ装置内でＨＳＧシリコン層１８を形成した後、連続し
て７００ないし９００℃に温度調節が行われた後、ＮＨ
3, Ｎ2Ｏ, Ｎ2などの窒素系ガス２０を一つ又は調合し
て流すことで下部電極の表面を窒化する熱的窒化処理
（thermal nitridation）によって行われる。
【００３７】一方、前記ＨＳＧシリコン層１８を形成す
る段階と前記窒化処理する段階は高真空状態のロードロ
ックチャンバーを中間に介在したマルチチャンバー（mu
ltichamber）内で別個に行うこともできる。この時、前
記ロードロックチャンバーは酸素がない高真空状態に維
持され下部電極表面に自然酸化膜の形成を防止しなけれ
ばならない。この時も窒化処理を行うチャンバーの熱的
条件及び雰囲気ガスは同一チャンバー内で窒化処理する
ことと同一に調節する。
る段階と前記窒化処理する段階は高真空状態のロードロ
ックチャンバーを中間に介在したマルチチャンバー（mu
ltichamber）内で別個に行うこともできる。この時、前
記ロードロックチャンバーは酸素がない高真空状態に維
持され下部電極表面に自然酸化膜の形成を防止しなけれ
ばならない。この時も窒化処理を行うチャンバーの熱的
条件及び雰囲気ガスは同一チャンバー内で窒化処理する
ことと同一に調節する。
【００３８】一方、前記ＨＳＧシリコン層が形成された
下部電極の表面を窒化処理する段階は窒素系ガスを含有
した化学気相蒸着チャンバー内をプラズマ放電させて行
うこともできる。即ち、プラズマ発生器が設置された高
真空ＣＶＤ装置内でプラズマ放電を起こしてイオン化し
た窒素系ガスを単一種ないし、調合してでこぼこに凹凸
した下部電極の表面に衝突させ下部電極の表面をプラズ
マ窒化処理する。この時も前述したように前記ＨＳＧシ
リコン層１８を形成する段階と前記窒化処理する段階は
同一な反応チャンバー内のもとの位置（in-situ）で行
われるし、高真空状態のロードロックチャンバーを中間
に介在したマルチチャンバー（multi chamber）内で別
個に行うこともできる。この時もやはり前記ロードロッ
クチャンバーは酸素がない高真空状態に維持され、下部
電極の表面に自然酸化膜の形成を防止しなければならな
い。
下部電極の表面を窒化処理する段階は窒素系ガスを含有
した化学気相蒸着チャンバー内をプラズマ放電させて行
うこともできる。即ち、プラズマ発生器が設置された高
真空ＣＶＤ装置内でプラズマ放電を起こしてイオン化し
た窒素系ガスを単一種ないし、調合してでこぼこに凹凸
した下部電極の表面に衝突させ下部電極の表面をプラズ
マ窒化処理する。この時も前述したように前記ＨＳＧシ
リコン層１８を形成する段階と前記窒化処理する段階は
同一な反応チャンバー内のもとの位置（in-situ）で行
われるし、高真空状態のロードロックチャンバーを中間
に介在したマルチチャンバー（multi chamber）内で別
個に行うこともできる。この時もやはり前記ロードロッ
クチャンバーは酸素がない高真空状態に維持され、下部
電極の表面に自然酸化膜の形成を防止しなければならな
い。
【００３９】一方、前記プラズマ窒化処理時には下部電
極パターンの側壁に対する窒化効果が落ちるので同一チ
ャンバー内で前述した熱的窒化処理と調合して行うこと
もできる。
極パターンの側壁に対する窒化効果が落ちるので同一チ
ャンバー内で前述した熱的窒化処理と調合して行うこと
もできる。
【００４０】そして、図４の工程図の最後に示したよう
に窒化膜を形成する。図３は下部電極１６の表面が窒化
処理された後、基板全面に窒化膜を形成したことを示し
た断面図である。図３及び図４を参照すると、誘電膜２
２として窒化膜を通常の方法の通り６００ないし７００
℃下で行われ、前述した窒化処理工程と連続して同一チ
ャンバー内のもとの位置で行うこともできる。
に窒化膜を形成する。図３は下部電極１６の表面が窒化
処理された後、基板全面に窒化膜を形成したことを示し
た断面図である。図３及び図４を参照すると、誘電膜２
２として窒化膜を通常の方法の通り６００ないし７００
℃下で行われ、前述した窒化処理工程と連続して同一チ
ャンバー内のもとの位置で行うこともできる。
【００４１】続いて、前記窒化膜の表面を乾式又は湿式
酸化させＮＯ誘電膜を形成して、上部電極を形成してキ
ャパシタを完成する。
酸化させＮＯ誘電膜を形成して、上部電極を形成してキ
ャパシタを完成する。
【００４２】この第１実施例によると、ＨＳＧシリコン
層を形成した後、もとの位置で下部電極の表面を窒化処
理するので、従来の自然酸化膜除去のための湿式エッチ
ング工程が不必要になる。従って、工程時間が短縮され
るだけではなく、湿式エッチング工程時における表面摩
耗を防止することができ望むようなキャパシタの静電容
量を十分に確保することができる。
層を形成した後、もとの位置で下部電極の表面を窒化処
理するので、従来の自然酸化膜除去のための湿式エッチ
ング工程が不必要になる。従って、工程時間が短縮され
るだけではなく、湿式エッチング工程時における表面摩
耗を防止することができ望むようなキャパシタの静電容
量を十分に確保することができる。
【００４３】<第２実施例>本発明の第２実施例は、半導
体キャパシタの下部電極の表面に金属粒子をシーディン
グさせ、下部電極の表面積を増大させる方法及びそれに
よって形成されるキャパシタ構造に関するもので、図５
を参照して説明する。
体キャパシタの下部電極の表面に金属粒子をシーディン
グさせ、下部電極の表面積を増大させる方法及びそれに
よって形成されるキャパシタ構造に関するもので、図５
を参照して説明する。
【００４４】図５は本発明の第２実施例による半導体キ
ャパシタの製造過程を示す工程図である。図５を参照す
ると、まずキャパシタの下部電極パターンを形成するこ
とになる（Ｓ５１）。前述した第１実施例で説明したよ
うな方法で工程を行い、続いて下部電極パターンが形成
された基板全面に金属粒子をシーディングする（Ｓ５
２）。
ャパシタの製造過程を示す工程図である。図５を参照す
ると、まずキャパシタの下部電極パターンを形成するこ
とになる（Ｓ５１）。前述した第１実施例で説明したよ
うな方法で工程を行い、続いて下部電極パターンが形成
された基板全面に金属粒子をシーディングする（Ｓ５
２）。
【００４５】前記金属粒子は非晶質シリコンで構成され
た下部電極のシリコンと後続する熱処理段階（Ｓ５３）
を通じて反応することでケイ化物の形態になり、下部電
極の表面が前記金属粒子を中心に突出し下部電極の表面
がでこぼこに凹凸することになる。
た下部電極のシリコンと後続する熱処理段階（Ｓ５３）
を通じて反応することでケイ化物の形態になり、下部電
極の表面が前記金属粒子を中心に突出し下部電極の表面
がでこぼこに凹凸することになる。
【００４６】前記金属粒子はシリコンと反応してケイ化
物を形成できる金属として、例をあげるとタングステン
やチタンなどがある。
物を形成できる金属として、例をあげるとタングステン
やチタンなどがある。
【００４７】前記金属粒子をシーディングする段階は１
００ないし１０００℃内の温度範囲で化学気相蒸着方式
で数秒ないし数十秒の間行い、前記熱処理段階の温度は
６００ないし１０００℃内の範囲で行う。
００ないし１０００℃内の温度範囲で化学気相蒸着方式
で数秒ないし数十秒の間行い、前記熱処理段階の温度は
６００ないし１０００℃内の範囲で行う。
【００４８】続いて、前記熱処理工程によって凹凸した
表面を有する下部電極の表面を連続して窒化する（Ｓ５
４）。前記窒化処理工程は第１実施例のように、前記金
属シーディング及び熱処理工程と同一な反応チャンバー
内のもとの位置（in-situ）で行うか、高真空状態のロ
ードロックチャンバーを中間に介在したマルチチャンバ
ー（multi chamber）内で別個に行うことも可能であ
る。また、前記下部電極の表面を窒化処理する段階は窒
素系ガスを含む化学気相蒸着チャンバー内をプラズマ放
電させて行うこともできる。即ち、プラズマ発生器が設
置された高真空ＣＶＤ装置内でプラズマ放電を起こしイ
オン化された窒素系ガスを単一種ないし組み合わせてで
こぼこに凹凸した下部電極の表面に衝突させ下部電極の
表面をプラズマ窒化処理する。この時も前述したように
同一な反応チャンバー内のもとの位置（in-situ）で行
うこともできるし、高真空状態のロードロックチャンバ
ーを中間に介在したマルチチャンバー（multi chambe
r）内で別個に行うこともでき、両者を組み合わせて行
うこともできる。
表面を有する下部電極の表面を連続して窒化する（Ｓ５
４）。前記窒化処理工程は第１実施例のように、前記金
属シーディング及び熱処理工程と同一な反応チャンバー
内のもとの位置（in-situ）で行うか、高真空状態のロ
ードロックチャンバーを中間に介在したマルチチャンバ
ー（multi chamber）内で別個に行うことも可能であ
る。また、前記下部電極の表面を窒化処理する段階は窒
素系ガスを含む化学気相蒸着チャンバー内をプラズマ放
電させて行うこともできる。即ち、プラズマ発生器が設
置された高真空ＣＶＤ装置内でプラズマ放電を起こしイ
オン化された窒素系ガスを単一種ないし組み合わせてで
こぼこに凹凸した下部電極の表面に衝突させ下部電極の
表面をプラズマ窒化処理する。この時も前述したように
同一な反応チャンバー内のもとの位置（in-situ）で行
うこともできるし、高真空状態のロードロックチャンバ
ーを中間に介在したマルチチャンバー（multi chambe
r）内で別個に行うこともでき、両者を組み合わせて行
うこともできる。
【００４９】続いて、前記下部電極の表面を窒化処理し
た後に前記下部電極の周りの絶縁層に残存する前記金属
粒子を除去する残留金属エッチング段階が行われ（Ｓ５
５）、前記金属粒子は硫酸による湿式エッチングで除去
される。これは絶縁層上に残留する金属粒子によって漏
洩電流が発生することを防止する為のものである。
た後に前記下部電極の周りの絶縁層に残存する前記金属
粒子を除去する残留金属エッチング段階が行われ（Ｓ５
５）、前記金属粒子は硫酸による湿式エッチングで除去
される。これは絶縁層上に残留する金属粒子によって漏
洩電流が発生することを防止する為のものである。
【００５０】続いて、第１実施例のときのように窒化膜
を形成した後（Ｓ５６）、窒化膜の表面を酸化しＮＯ構
造の誘電膜を形成した後、上部電極を形成してキャパシ
タを完成する。
を形成した後（Ｓ５６）、窒化膜の表面を酸化しＮＯ構
造の誘電膜を形成した後、上部電極を形成してキャパシ
タを完成する。
【００５１】この第２実施例によると、下部電極の表面
積を工程マージンが少ないＨＳＧシリコン層の形成方法
とは違う方法によって容易に行うことができるので、工
程マージンを十分に確保することができ、また十分な静
電容量を確保することができる効果がある。
積を工程マージンが少ないＨＳＧシリコン層の形成方法
とは違う方法によって容易に行うことができるので、工
程マージンを十分に確保することができ、また十分な静
電容量を確保することができる効果がある。
【００５２】<第３実施例>本発明の第３実施例は半導体
キャパシタの下部電極表面を励起させ下部電極の表面積
を増大させる方法に関することで、図６を参照して説明
する。
キャパシタの下部電極表面を励起させ下部電極の表面積
を増大させる方法に関することで、図６を参照して説明
する。
【００５３】図６は本発明の第３実施例による半導体キ
ャパシタの製造過程を示す工程図である。図６を参照す
ると、まずキャパシタの下部電極のパターンを形成する
ことになる（Ｓ６１）。前述した第１実施例で説明した
ような方法で工程を行い、次に下部電極の表面を励起さ
せる（Ｓ６２）。
ャパシタの製造過程を示す工程図である。図６を参照す
ると、まずキャパシタの下部電極のパターンを形成する
ことになる（Ｓ６１）。前述した第１実施例で説明した
ような方法で工程を行い、次に下部電極の表面を励起さ
せる（Ｓ６２）。
【００５４】前記下部電極パターンをプラズマ放電の状
態に露出すると下部電極の露出面が励起され、前記プラ
ズマ放電はヘリウム（Ｈｅ）、水素（Ｈ）、アルゴン
（Ａｒ）又は窒素（Ｎ）ガスの中のどれか一つの単一ガ
ス又はこれらの混合ガスの下で行われるか、あるいは砒
素（Ａｓ）又は燐（Ｐ）系ガスの下で行うこともでき
る。また、前記下部電極パターンの露出面を励起させる
段階は前記下部電極パターンに紫外線を照射して行うこ
ともできる。
態に露出すると下部電極の露出面が励起され、前記プラ
ズマ放電はヘリウム（Ｈｅ）、水素（Ｈ）、アルゴン
（Ａｒ）又は窒素（Ｎ）ガスの中のどれか一つの単一ガ
ス又はこれらの混合ガスの下で行われるか、あるいは砒
素（Ａｓ）又は燐（Ｐ）系ガスの下で行うこともでき
る。また、前記下部電極パターンの露出面を励起させる
段階は前記下部電極パターンに紫外線を照射して行うこ
ともできる。
【００５５】続いて、表面が励起された状態の下部電極
を熱処理すると表面がでこぼこに凹凸した形態になる
（Ｓ６３）。
を熱処理すると表面がでこぼこに凹凸した形態になる
（Ｓ６３）。
【００５６】次に、前記熱処理工程によって凹凸した表
面を有する下部電極の表面を連続して窒化する（Ｓ６
４）。前記窒化処置工程は第１実施例で示したように、
前記下部電極の表面励起工程及び熱処理工程と同一な反
応チャンバー内のもとの位置（in-situ）で行うか、高
真空状態のロードロックチャンバーを中間に介在したマ
ルチチャンバー（multi chamber）内で別個に行うこと
もできる。また、前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内をプラ
ズマ放電させて行うこともできる。即ち、プラズマ発生
器が設置された高真空ＣＶＤ装置内でプラズマ放電を起
こしイオン化された窒素系ガスを単一種ないし組み合わ
せてでこぼこに凹凸した下部電極の表面に衝突させ下部
電極の表面をプラズマ窒化処理する。この時も前述した
ように同一な反応チャンバー内のもとの位置（in-sit
u）で行うか、高真空状態のロードロックチャンバーを
中間に介在したマルチチャンバー（multi chamber）内
で別個に行うこともでき、また、両者を組み合わせて行
うこともできる。
面を有する下部電極の表面を連続して窒化する（Ｓ６
４）。前記窒化処置工程は第１実施例で示したように、
前記下部電極の表面励起工程及び熱処理工程と同一な反
応チャンバー内のもとの位置（in-situ）で行うか、高
真空状態のロードロックチャンバーを中間に介在したマ
ルチチャンバー（multi chamber）内で別個に行うこと
もできる。また、前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内をプラ
ズマ放電させて行うこともできる。即ち、プラズマ発生
器が設置された高真空ＣＶＤ装置内でプラズマ放電を起
こしイオン化された窒素系ガスを単一種ないし組み合わ
せてでこぼこに凹凸した下部電極の表面に衝突させ下部
電極の表面をプラズマ窒化処理する。この時も前述した
ように同一な反応チャンバー内のもとの位置（in-sit
u）で行うか、高真空状態のロードロックチャンバーを
中間に介在したマルチチャンバー（multi chamber）内
で別個に行うこともでき、また、両者を組み合わせて行
うこともできる。
【００５７】続いて、第１実施例のときのように窒化膜
を形成した後（Ｓ６５）、窒化膜の表面を酸化しＮＯ構
造の誘電膜を形成した後、上部電極を形成してキャパシ
タを完成する。
を形成した後（Ｓ６５）、窒化膜の表面を酸化しＮＯ構
造の誘電膜を形成した後、上部電極を形成してキャパシ
タを完成する。
【００５８】この第３実施例によると、第２の実施例と
同様に下部電極の表面積を工程マージンが少ないＨＳＧ
シリコン層の形成方法とは違う方法によって容易に行う
ことができるので、工程マージンを十分に確保すること
ができ、また十分な静電容量を確保することができる効
果がある。
同様に下部電極の表面積を工程マージンが少ないＨＳＧ
シリコン層の形成方法とは違う方法によって容易に行う
ことができるので、工程マージンを十分に確保すること
ができ、また十分な静電容量を確保することができる効
果がある。
【００５９】
【発明の効果】従って、本発明の第１実施例によるとＨ
ＳＧシリコン層を形成した後、もとの位置で下部電極の
表面を窒化処理するので、従来の自然酸化膜除去のため
の湿式エッチング工程が不必要になる。従って、工程時
間が短縮されるだけではなく、湿式エッチング工程時に
表面摩耗を防止することができるので望むようなキャパ
シタの静電容量を十分に確保することができる。
ＳＧシリコン層を形成した後、もとの位置で下部電極の
表面を窒化処理するので、従来の自然酸化膜除去のため
の湿式エッチング工程が不必要になる。従って、工程時
間が短縮されるだけではなく、湿式エッチング工程時に
表面摩耗を防止することができるので望むようなキャパ
シタの静電容量を十分に確保することができる。
【００６０】また、第２、３実施例によると、下部電極
の表面積を工程マージンが少ないＨＳＧシリコン層の形
成方法とは違う方法によって容易に行うことができるの
で、工程マージンを十分に確保することができ、また十
分な静電容量を確保することができる効果がある。
の表面積を工程マージンが少ないＨＳＧシリコン層の形
成方法とは違う方法によって容易に行うことができるの
で、工程マージンを十分に確保することができ、また十
分な静電容量を確保することができる効果がある。
【００６１】以上でみた本発明は記載された具体例に対
してのみ詳細に説明したが、本発明の技術思想範囲内で
多様な変形及び修正が可能であることは当業者にとって
明白なことであり、このような変形及び修正が添付され
た特許請求の範囲に属することは当然なことである。
してのみ詳細に説明したが、本発明の技術思想範囲内で
多様な変形及び修正が可能であることは当業者にとって
明白なことであり、このような変形及び修正が添付され
た特許請求の範囲に属することは当然なことである。
【図１】本発明の第１実施例による半導体キャパシタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２】本発明の第１実施例による半導体キャパシタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】本発明の第１実施例による半導体キャパシタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】本発明の第１実施例による半導体キャパシタの
製造工程の一部を示す工程図である。
製造工程の一部を示す工程図である。
【図５】本発明の第２実施例による半導体キャパシタの
製造工程の一部を示す工程図である。
製造工程の一部を示す工程図である。
【図６】本発明の第３実施例による半導体キャパシタの
製造工程の一部を示す工程図である。
製造工程の一部を示す工程図である。
【図７】従来の半導体キャパシタの製造工程を示す工程
図である。
図である。
【図８】従来の半導体キャパシタの製造工程中ＨＳＧ−
Ｓｉ形成工程を示す工程図である。
Ｓｉ形成工程を示す工程図である。
１０ 半導体基板 １２ 絶縁層 １４ コンタクトホール １６ 下部電極 １８ ＨＳＧシリコン層 ２０ 窒素係ガス ２２ 誘電膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 貞 圭 大韓民国ソウル市江南区逸院洞現代アパ ート22−202 (56)参考文献 特開 平６−5805（ＪＰ，Ａ) 特開 平５−315566（ＪＰ，Ａ) 特開 平８−306646（ＪＰ，Ａ) 特開 昭64−42161（ＪＰ，Ａ) 特開 平４−223366（ＪＰ，Ａ)
Claims (32)
- 【請求項１】 絶縁層を介在してその一部が半導体基板
と接触するキャパシタの下部電極のパターンを形成する
段階と、 前記下部電極パターンの露出面上に金属粒子をシーディ
ング（seeding）する段階と、 熱処理を行い前記金属粒子を中心に前記下部電極の表面
が凹凸するようにする段階と、 前記熱処理を行った後、連続して前記下部電極の表面を
窒化（Nitridation）処理する段階と、 前記窒化処理された下部電極の表面上に窒化膜を形成す
る段階とを備えてなることを特徴とする半導体キャパシ
タの製造方法。 - 【請求項２】 前記下部電極の表面を窒化処理する段階
の後に前記下部電極の周囲の絶縁層に残存する前記金属
粒子を除去する段階をさらに備えることを特徴とする請
求項１記載の半導体キャパシタの製造方法。 - 【請求項３】 前記金属粒子は硫酸による湿式エッチン
グで除去することを特徴とする請求項２記載の半導体キ
ャパシタの製造方法。 - 【請求項４】 前記金属粒子をシーディングした後、下
部電極の表面を凹凸するようにする段階と前記窒化処理
する段階は同一な反応チャンバー内のもとの位置で行わ
れることを特徴とする請求項１記載の半導体キャパシタ
の製造方法。 - 【請求項５】 前記金属粒子をシーディングした後、下
部電極の表面を凹凸するようにする段階と前記窒化処理
する段階は高真空状態のロードロックチャンバーを介在
したマルチチャンバー（multi chamber）内で別個に行
われることを特徴とする請求項１記載の半導体キャパシ
タの製造方法。 - 【請求項６】 前記キャパシタの下部電極パターンは非
晶質シリコンで構成されることを特徴とする請求項１記
載の半導体キャパシタの製造方法。 - 【請求項７】 前記金属粒子はシリコンと反応してケイ
化物を形成できるもので構成されることを特徴とする請
求項１記載の半導体キャパシタの製造方法。 - 【請求項８】 前記金属粒子はタングスタン（Ｗ）又は
チタン（Ｔｉ）を含むことを特徴とする請求項７記載の
半導体キャパシタの製造方法。 - 【請求項９】 前記金属粒子をシーディングする段階は
１００乃至１０００℃内の温度範囲で化学気相蒸着方式
によって行われることを特徴とする請求項１記載の半導
体キャパシタの製造方法。 - 【請求項１０】 前記下部電極の表面が凹凸するように
する熱処理温度は６００乃至１０００℃内の温度範囲内
で行われることを特徴とする請求項１記載の半導体キャ
パシタの製造方法。 - 【請求項１１】 前記下部電極の表面を窒化処理する段
階は温度条件が調節された化学気相蒸着チャンバー内に
窒素系ガスを流す熱的窒化処理（thermal nitridatio
n）によって行われることを特徴とする請求項１記載の
半導体キャパシタの製造方法。 - 【請求項１２】 前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内をプラ
ズマ放電させて行われることを特徴とする請求項１記載
の半導体キャパシタの製造方法。 - 【請求項１３】 前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内の温度
条件を調節して行われる熱的窒化処理（thermal nitrid
ation）と化学気相蒸着チャンバー内をプラズマ放電さ
せて行われるプラズマ窒化処理の組み合わせによって行
われることを特徴とする請求項１記載の半導体キャパシ
タの製造方法。 - 【請求項１４】 前記窒化処理された下部電極の表面上
に窒化膜を形成する段階の後に前記窒化膜の表面部位を
酸化させる段階をさらに行うことを特徴とする請求項１
記載の半導体キャパシタの製造方法。 - 【請求項１５】 絶縁層を介在してその一部が半導体基
板と接触するキャパシタの下部電極パターンを形成する
段階と、 前記下部電極パターンの露出面を励起させる段階と、 熱処理を行い前記下部電極の表面が凹凸するようにする
段階と、 前記熱処理を行った後連続して前記下部電極の表面を窒
化（Nitridation）処理する段階と、 前記窒化処理された下部電極の表面上に窒化膜を形成す
る段階とを含むことを特徴とする半導体キャパシタの製
造方法。 - 【請求項１６】 前記下部電極パターンの露出面を励起
させる段階は前記下部電極パターンをプラズマ放電状態
に露出して行うことを特徴とする請求項１５記載の半導
体キャパシタの製造方法。 - 【請求項１７】 前記プラズマ放電はヘリウム（Ｈ
ｅ）,水素（Ｈ）,アルゴン（Ａｒ）又は窒素（Ｎ）ガス
中のいずれか単一のガス又はこれらの混合ガスの下で行
うことを特徴とする請求項１６記載の半導体キャパシタ
の製造方法。 - 【請求項１８】 前記プラズマ放電は砒素（Ａｓ）又は
燐（Ｐ）系ガスの下で行うことを特徴とする請求項１６
記載の半導体キャパシタの製造方法。 - 【請求項１９】 前記下部電極パターンの露出面を励起
させる段階は前記下部電極パターンに紫外線を照射して
行うことを特徴とする請求項１５記載の半導体キャパシ
タの製造方法。 - 【請求項２０】 前記下部電極の表面を励起させた後、
下部電極の表面を凹凸するようにする段階と前記窒化処
理する段階は同一な反応チャンバー内のもとの位置で行
われることを特徴とする請求項１５、１６又は１９のい
ずれか一つに記載の半導体キャパシタの製造方法。 - 【請求項２１】 前記下部電極の表面を励起させた後、
下部電極の表面を凹凸するようにする段階と前記窒化処
理する段階は高真空状態のロードロックチャンバーを介
在したマルチチャンバー（multi chamber）内で別個に
行われることを特徴とする請求項１５、１６又は１９の
いずれか一つに記載の半導体キャパシタの製造方法。 - 【請求項２２】 前記キャパシタの下部電極パターンは
非晶質シリコンで構成されることを特徴とする請求項１
５、１６又は１９のいずれか一つに記載の半導体キャパ
シタの製造方法。 - 【請求項２３】 前記下部電極の表面が凹凸するように
する熱処理温度は６００乃至１０００℃内の温度範囲で
行われることを特徴とする請求項１５、１６又は１９の
いずれか一つに記載の半導体キャパシタの製造方法。 - 【請求項２４】 前記下部電極の表面を窒化処理する段
階は、温度条件が調節された化学気相蒸着チャンバー内
に窒素系ガスを流す熱的窒化処理（thermalnitridatio
n）によって、行われることを特徴とする請求項１５、
１６又は１９のいずれか一つに記載の半導体キャパシタ
の製造方法。 - 【請求項２５】 前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内をプラ
ズマ放電して行われることを特徴とする請求項１５、１
６又は１９のいずれか一つに記載の半導体キャパシタの
製造方法。 - 【請求項２６】 前記下部電極の表面を窒化処理する段
階は窒素系ガスを含む化学気相蒸着チャンバー内の温度
条件を調節して行われる熱的窒化処理（thermal nitrid
ation）と化学気相蒸着チャンバー内をプラズマ放電し
て行われるプラズマ窒化処理の組み合わせによって行わ
れることを特徴とする請求項１５、１６又は１９のいず
れが一つに記載の半導体キャパシタの製造方法。 - 【請求項２７】 前記窒化処理された下部電極の表面上
に窒化膜を形成する段階の後に前記窒化膜の表面部位を
酸化させる段階をさらに行うことを特徴とする請求項１
５、１６又は１９のいずれか一つに記載の半導体キャパ
シタの製造方法。 - 【請求項２８】 絶縁層を介在してその一部が半導体基
板と接触して、その表面が金属粒子を中心に凹凸するよ
うに形成された下部電極と、 前記下部電極の表面上に形成された誘電膜と、 前記誘電膜上に形成された上部電極とを備えてなること
を特徴とする半導体キャパシタ。 - 【請求項２９】 前記下部電極は非晶質シリコンで構成
されることを特徴とする請求項２８記載の半導体キャパ
シタ。 - 【請求項３０】 前記金属粒子はシリコンと反応してケ
イ化物を形成していることを特徴とする請求項２８記載
の半導体キャパシタ。 - 【請求項３１】 前記金属粒子はタングスタン（Ｗ）又
はチタン（Ｔｉ）を含むことを特徴とする請求項３０記
載の半導体キャパシタ。 - 【請求項３２】 前記下部電極の表面が窒化処理されて
いることを特徴とする請求項２８記載の半導体キャパシ
タ。
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|---|---|---|---|
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| KR1997-11900 | 1997-03-31 |
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|---|---|
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|---|---|---|---|
| JP10009278A Expired - Fee Related JP3121791B2 (ja) | 1997-03-31 | 1998-01-21 | 半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタ |
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|---|---|---|---|---|
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