JP3042757B2 - データ処理装置およびこれを用いたプリンタ制御装置 - Google Patents
データ処理装置およびこれを用いたプリンタ制御装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置、例え
ば、大量のビデオデータを高速にプリントすることので
きるプリンタを制御するための装置に関する。プリンタ
制御装置は、例えば外部のホスト等から供給されたビデ
オデータ（プリントデータ）を、プリンタが動作するの
に適合したビデオデータに変換するための処理機能を果
すものである。
ば、大量のビデオデータを高速にプリントすることので
きるプリンタを制御するための装置に関する。プリンタ
制御装置は、例えば外部のホスト等から供給されたビデ
オデータ（プリントデータ）を、プリンタが動作するの
に適合したビデオデータに変換するための処理機能を果
すものである。
【０００２】近年、このプリンタに要求される性能は益
々高度化し、高解像度プリンタ、例えば高速カラープリ
ンタ等を安価に実現することが要求されるようになっ
た。
々高度化し、高解像度プリンタ、例えば高速カラープリ
ンタ等を安価に実現することが要求されるようになっ
た。
【０００３】
【従来の技術】図３７は従来のプリンタ制御装置の一例
を示す図である。本図において、参照番号１は全体の制
御を司る中央処理装置（ＣＰＵ）、２は制御プログラム
やフォント等をストアするリードオンリメモリ（ＲＯ
Ｍ）、３はＣＰＵ１のワークエリアならびに外部から与
えられたビデオデータをイメージデータに展開する際に
用いるエリアを含むランダムアクセスメモリ（ＲＡ
Ｍ）、４は入力／出力インタフェース（Ｉ／Ｏ・Ｉ／
Ｆ）、５はＲＡＭ３に展開したイメージデータをストア
するビデオバッファ、６は、システムバスとプリンタ８
との間に接続された、プリンタインタフェース（プリン
タＩ／Ｆ）である。ホスト（ハードディスクドライブＨ
ＤＤやフロッピディスクドライブＦＤＤや操作パネル等
を含む）７は、Ｉ／Ｏ・Ｉ／Ｆ４を介してシステムバス
に接続する。プリンタ８は、プリンタＩ／Ｆ６を介して
システムバスに接続する。さらに９はアクノウリッジ制
御部であり、ＣＰＵ１がデータの転送スタート信号（Ｔ
Ｓ）を出力する毎に、ＣＰＵ１の１バスサイクル終了時
点で、ＣＰＵ１に転送アクノウリッジ信号（ＴＡ）を返
送する。
を示す図である。本図において、参照番号１は全体の制
御を司る中央処理装置（ＣＰＵ）、２は制御プログラム
やフォント等をストアするリードオンリメモリ（ＲＯ
Ｍ）、３はＣＰＵ１のワークエリアならびに外部から与
えられたビデオデータをイメージデータに展開する際に
用いるエリアを含むランダムアクセスメモリ（ＲＡ
Ｍ）、４は入力／出力インタフェース（Ｉ／Ｏ・Ｉ／
Ｆ）、５はＲＡＭ３に展開したイメージデータをストア
するビデオバッファ、６は、システムバスとプリンタ８
との間に接続された、プリンタインタフェース（プリン
タＩ／Ｆ）である。ホスト（ハードディスクドライブＨ
ＤＤやフロッピディスクドライブＦＤＤや操作パネル等
を含む）７は、Ｉ／Ｏ・Ｉ／Ｆ４を介してシステムバス
に接続する。プリンタ８は、プリンタＩ／Ｆ６を介して
システムバスに接続する。さらに９はアクノウリッジ制
御部であり、ＣＰＵ１がデータの転送スタート信号（Ｔ
Ｓ）を出力する毎に、ＣＰＵ１の１バスサイクル終了時
点で、ＣＰＵ１に転送アクノウリッジ信号（ＴＡ）を返
送する。
【０００４】Ｉ／Ｏインタフェース４を介して入力され
たビデオデータ（プリントデータ）は、ＣＰＵ１によっ
て解読（デコード）されてＲＡＭ３にイメージデータと
してストアされる。このストアされたビデオデータ（イ
メージデータ）は、ＲＡＭ３よりＣＰＵ１を介してビデ
オバッファ５に転送される。ＲＡＭ３は、次に入力され
るビデオデータ（イメージデータ）にエリアを解放する
ため、ＣＰＵ１によってクリアされる。このクリアは、
データ "０" をＲＡＭ３に書き込むことにより行われ
る。ビデオバッファ５にストアされたビデオデータは、
プリンタ８の転送タイミングで読み出され、プリンタＩ
／Ｆ６を経て、プリンタ８に転送される。
たビデオデータ（プリントデータ）は、ＣＰＵ１によっ
て解読（デコード）されてＲＡＭ３にイメージデータと
してストアされる。このストアされたビデオデータ（イ
メージデータ）は、ＲＡＭ３よりＣＰＵ１を介してビデ
オバッファ５に転送される。ＲＡＭ３は、次に入力され
るビデオデータ（イメージデータ）にエリアを解放する
ため、ＣＰＵ１によってクリアされる。このクリアは、
データ "０" をＲＡＭ３に書き込むことにより行われ
る。ビデオバッファ５にストアされたビデオデータは、
プリンタ８の転送タイミングで読み出され、プリンタＩ
／Ｆ６を経て、プリンタ８に転送される。
【０００５】ＣＰＵ１からＲＡＭ３へのデータ転送にお
いて、次の事実によりその動作スピードが制限されてし
まう。すなわち、データ確定時間ａ（図３８）が経過す
る以前にはデータは確定できないという事実である。ま
た、データセットアップ時間ｂ（図３８）が経過する以
前には、メモリにデータを書き込むことができないとい
う事実である。
いて、次の事実によりその動作スピードが制限されてし
まう。すなわち、データ確定時間ａ（図３８）が経過す
る以前にはデータは確定できないという事実である。ま
た、データセットアップ時間ｂ（図３８）が経過する以
前には、メモリにデータを書き込むことができないとい
う事実である。
【０００６】バスサイクルとバスサイクルとの間にウェ
イトサイクルを挿入するという方法（図３９参照）があ
る。しかし、このようなウェイトサイクルの挿入は明ら
かに全体の動作速度を低下させるものであり、ＣＰＵ１
の動作周波数を下げる（バスサイクルを長くする）とい
う単純な方法と同じである。図４０は図３７の装置にお
ける動作タイミングを示す図である。本図に示すごと
く、図３７のＲＡＭ３からビデオバッファ５へのデータ
転送においては、ＲＡＭ３からＣＰＵ１へデータの読み
出し（バスサイクル１）、ＣＰＵ１からビデオバッファ
（ＶＢ）５へのデータの書き込み（バスサイクル２）、
ＣＰＵ１からＲＡＭ３へのクリアデータ（データ "０"
）の書き込み（バスサイクル３）、という動作が必要
となる。これらの動作をシーケンシャルに実行すると、
３連続バスサイクルが必要である。なお、図４０中、ア
ドレスの欄における２つの "ＲＡＭ３のアドレス１" は
同一のアドレスである。またライトイネーブルは、ビデ
オバッファ５およびＲＡＭ３をそれぞれ書込み可能状態
にするためにＣＰＵ１から与えられる信号である。
イトサイクルを挿入するという方法（図３９参照）があ
る。しかし、このようなウェイトサイクルの挿入は明ら
かに全体の動作速度を低下させるものであり、ＣＰＵ１
の動作周波数を下げる（バスサイクルを長くする）とい
う単純な方法と同じである。図４０は図３７の装置にお
ける動作タイミングを示す図である。本図に示すごと
く、図３７のＲＡＭ３からビデオバッファ５へのデータ
転送においては、ＲＡＭ３からＣＰＵ１へデータの読み
出し（バスサイクル１）、ＣＰＵ１からビデオバッファ
（ＶＢ）５へのデータの書き込み（バスサイクル２）、
ＣＰＵ１からＲＡＭ３へのクリアデータ（データ "０"
）の書き込み（バスサイクル３）、という動作が必要
となる。これらの動作をシーケンシャルに実行すると、
３連続バスサイクルが必要である。なお、図４０中、ア
ドレスの欄における２つの "ＲＡＭ３のアドレス１" は
同一のアドレスである。またライトイネーブルは、ビデ
オバッファ５およびＲＡＭ３をそれぞれ書込み可能状態
にするためにＣＰＵ１から与えられる信号である。
【０００７】また、アウトイネーブルはＲＡＭ３に対す
るいわゆるリードイネーブル信号である。上述した３連
続バスサイクルを減少させるために、ダイレクト・メモ
リ・アクセス（ＤＭＡ）制御回路をプリンタ制御装置内
に付加して、ＲＡＭ３からビデオバッファ５へのＤＭＡ
転送を２連続バスサイクルで行うという方法も考えられ
る。しかしこの方法では、ＤＭＡ制御回路により回路が
複雑化し、かつ、コスト高になってしまう。
るいわゆるリードイネーブル信号である。上述した３連
続バスサイクルを減少させるために、ダイレクト・メモ
リ・アクセス（ＤＭＡ）制御回路をプリンタ制御装置内
に付加して、ＲＡＭ３からビデオバッファ５へのＤＭＡ
転送を２連続バスサイクルで行うという方法も考えられ
る。しかしこの方法では、ＤＭＡ制御回路により回路が
複雑化し、かつ、コスト高になってしまう。
【０００８】ビデオバッファ５からプリンタ８へのデー
タ転送において、ラインの終端、ページの終端の検出
は、それぞれ画素数、ライン数のカウントにより行うこ
とができる。それには、様々なページサイズのカウント
値を設定しなければならず、交互に違ったページサイズ
を印刷する場合等においてはその都度カウント値を設定
しなければならない。このため様々なページサイズに素
早く対応できる柔軟性がなくなる。またＣＰＵの負荷も
増大してしまう。
タ転送において、ラインの終端、ページの終端の検出
は、それぞれ画素数、ライン数のカウントにより行うこ
とができる。それには、様々なページサイズのカウント
値を設定しなければならず、交互に違ったページサイズ
を印刷する場合等においてはその都度カウント値を設定
しなければならない。このため様々なページサイズに素
早く対応できる柔軟性がなくなる。またＣＰＵの負荷も
増大してしまう。
【０００９】例えばフォームオーバレイを使用する場
合、ビデオバッファ５のエリアのフォームオーバレイと
通常の印刷イメージデータのエリアと区別し、それぞれ
のアドレスラッチとそれぞれのアドレスカウンタとを備
えなければならず、フォームオーバレイの数および印刷
枚数が変化した場合、ビデオバッファエリアの選択を柔
軟に行えず、メモリの有効利用ができない。
合、ビデオバッファ５のエリアのフォームオーバレイと
通常の印刷イメージデータのエリアと区別し、それぞれ
のアドレスラッチとそれぞれのアドレスカウンタとを備
えなければならず、フォームオーバレイの数および印刷
枚数が変化した場合、ビデオバッファエリアの選択を柔
軟に行えず、メモリの有効利用ができない。
【００１０】
【発明が解決しようとする課題】以上詳述したとおり、
従来のプリンタ制御装置においては、メモリにおけるデ
ータセットアップ時間によって動作スピードが制限され
てしまう。データセットアップ時間の短い高速のメモリ
を用いればよいかもしれないが、そうすると装置がコス
ト高になる。
従来のプリンタ制御装置においては、メモリにおけるデ
ータセットアップ時間によって動作スピードが制限され
てしまう。データセットアップ時間の短い高速のメモリ
を用いればよいかもしれないが、そうすると装置がコス
ト高になる。
【００１１】低速のメモリを用いた場合、十分なデータ
セットアップ時間を確保するために、装置内の中央処理
装置の動作タイミングを規定する一連のバスサイクル中
に付加的なウェイトサイクルを挿入するという策もあ
る。しかしこの策では装置全体の動作スピードを低下さ
せてしまう。上記ウェイトサイクルに近似した問題は、
メモリそのものの構成に起因しても発生する。プリンタ
制御装置内には各種のメモリが存在するが、その中の１
つにビデオバッファがある。このビデオバッファは、中
央処理装置により生成されたビデオデータを、プリンタ
へ出力する際のバッファとして機能するものであるが、
その機能はきわめて単純であって、プリントするページ
のサイズが変動する場合や、各ページに両面プリントす
る場合や、また通常のビデオデータとフォームオーバレ
イとを合成するような場合にはプリント効率が極端に低
下してしまう。
セットアップ時間を確保するために、装置内の中央処理
装置の動作タイミングを規定する一連のバスサイクル中
に付加的なウェイトサイクルを挿入するという策もあ
る。しかしこの策では装置全体の動作スピードを低下さ
せてしまう。上記ウェイトサイクルに近似した問題は、
メモリそのものの構成に起因しても発生する。プリンタ
制御装置内には各種のメモリが存在するが、その中の１
つにビデオバッファがある。このビデオバッファは、中
央処理装置により生成されたビデオデータを、プリンタ
へ出力する際のバッファとして機能するものであるが、
その機能はきわめて単純であって、プリントするページ
のサイズが変動する場合や、各ページに両面プリントす
る場合や、また通常のビデオデータとフォームオーバレ
イとを合成するような場合にはプリント効率が極端に低
下してしまう。
【００１２】したがって本発明は上記の問題点に鑑み、
前記中央処理装置が前記メモリに対して行うリード／ラ
イト制御を、従来より少ないバスサイクル数で実現する
ことを目的とする。また上記リード／ライト制御を、プ
リンタ制御装置内のリード／ライト制御手段が、前記中
央処理装置を介することなく、自律的に行うようにして
高速化を実現することを目的とする。
前記中央処理装置が前記メモリに対して行うリード／ラ
イト制御を、従来より少ないバスサイクル数で実現する
ことを目的とする。また上記リード／ライト制御を、プ
リンタ制御装置内のリード／ライト制御手段が、前記中
央処理装置を介することなく、自律的に行うようにして
高速化を実現することを目的とする。
【００１３】
【課題を解決するための手段および作用】さらに前記ビ
デオバッファを高機能化し、種々のプリント仕様に対し
て、柔軟かつ迅速に対応できるようにして高速化を実現
することを目的とする。上記目的を達成するために本発
明は、中央処理装置のバスサイクルにおける第１のバス
サイクルの後半でデータとそのアドレスをラッチし、そ
の直後の第２のバスサイクルの前半で、そのラッチした
データとアドレスにより該データの書き込みを完了する
ようにするための、アドレスラッチ部とデータラッチ部
とを具備する。
デオバッファを高機能化し、種々のプリント仕様に対し
て、柔軟かつ迅速に対応できるようにして高速化を実現
することを目的とする。上記目的を達成するために本発
明は、中央処理装置のバスサイクルにおける第１のバス
サイクルの後半でデータとそのアドレスをラッチし、そ
の直後の第２のバスサイクルの前半で、そのラッチした
データとアドレスにより該データの書き込みを完了する
ようにするための、アドレスラッチ部とデータラッチ部
とを具備する。
【００１４】また、前記中央処理装置はアドレスを出力
する際、その上位複数ビットにコントロールデータを含
ませ、一方、前記リード／ライト制御手段は、そのコン
トロールデータを参照することによって、該中央処理装
置の指示なしに、そのコントロールデータの内容に従っ
て制御を行う。さらにまた、前記ビデオバッファは予め
定めた標準サイズのページを１単位とする複数ページ分
のメモリから構成し、任意のページをランダムに選択し
て、前記プリンタへビデオデータが出力される。
する際、その上位複数ビットにコントロールデータを含
ませ、一方、前記リード／ライト制御手段は、そのコン
トロールデータを参照することによって、該中央処理装
置の指示なしに、そのコントロールデータの内容に従っ
て制御を行う。さらにまた、前記ビデオバッファは予め
定めた標準サイズのページを１単位とする複数ページ分
のメモリから構成し、任意のページをランダムに選択し
て、前記プリンタへビデオデータが出力される。
【００１５】
【実施例】上述した、従来技術における諸問題点を解決
する本発明のプリンタ制御装置を以下に説明する。図１
は本発明に基づくプリンタ制御装置の概要を図解的に示
す図である。なお、本発明のいくつかの特徴部分をこの
図１内に集約して表している。
する本発明のプリンタ制御装置を以下に説明する。図１
は本発明に基づくプリンタ制御装置の概要を図解的に示
す図である。なお、本発明のいくつかの特徴部分をこの
図１内に集約して表している。
【００１６】本図に示すプリンタ制御装置は、外部から
供給されるプリントすべきビデオデータを、プリンタ８
が動作するのに適合したビデオデータに変換するための
処理を各バスサイクルに同期して実行する中央処理装置
（ＣＰＵ）１と、ビデオデータの変換処理中のデータを
一時的に保持するメモリ手段２０と、プリンタ８と中央
処理装置１とメモリ手段２０との間における前記ビデオ
データのリード／ライト動作を制御するリード／ライト
制御手段１０とを備えてなる。
供給されるプリントすべきビデオデータを、プリンタ８
が動作するのに適合したビデオデータに変換するための
処理を各バスサイクルに同期して実行する中央処理装置
（ＣＰＵ）１と、ビデオデータの変換処理中のデータを
一時的に保持するメモリ手段２０と、プリンタ８と中央
処理装置１とメモリ手段２０との間における前記ビデオ
データのリード／ライト動作を制御するリード／ライト
制御手段１０とを備えてなる。
【００１７】リード／ライト制御手段１０は、中央処理
装置１からメモリ手段２０にビデオデータを転送する
際、ビデオデータのアドレスを一時的に保持するアドレ
スラッチ部１１と、その転送すべきビデオデータを一時
的に保持するデータラッチ部１２とを含み、第１のバス
サイクルの後半で与えられたビデオデータおよびそのア
ドレスに基づいて、その直後に現れる第２のバスサイク
ルの前半にて、当該ビデオデータをメモリ手段２０の当
該アドレスに書き込むようにする。
装置１からメモリ手段２０にビデオデータを転送する
際、ビデオデータのアドレスを一時的に保持するアドレ
スラッチ部１１と、その転送すべきビデオデータを一時
的に保持するデータラッチ部１２とを含み、第１のバス
サイクルの後半で与えられたビデオデータおよびそのア
ドレスに基づいて、その直後に現れる第２のバスサイク
ルの前半にて、当該ビデオデータをメモリ手段２０の当
該アドレスに書き込むようにする。
【００１８】また、このプリンタ制御装置において、前
記リード／ライト制御手段１０は、フライバイ（ｆｌｙ
ｂｙ）転送制御部１３を含み、該フライバイ転送制御部
１３は、中央処理装置１からのアドレスの上位複数ビッ
トに書き込まれたコントロールデータを受信し、該コン
トロールデータの制御内容に応じて、プリンタ８と中央
処理装置１とメモリ手段２０との間におけるビデオデー
タのリード／ライト動作を、該中央処理装置１内に一旦
データを取り込むことなしに、直接的に行うようにす
る。
記リード／ライト制御手段１０は、フライバイ（ｆｌｙ
ｂｙ）転送制御部１３を含み、該フライバイ転送制御部
１３は、中央処理装置１からのアドレスの上位複数ビッ
トに書き込まれたコントロールデータを受信し、該コン
トロールデータの制御内容に応じて、プリンタ８と中央
処理装置１とメモリ手段２０との間におけるビデオデー
タのリード／ライト動作を、該中央処理装置１内に一旦
データを取り込むことなしに、直接的に行うようにす
る。
【００１９】さらにまた、このプリンタ制御装置におい
て、メモリ手段２０は、中央処理装置１によりドットイ
メージのデータに変換されたビデオデータを格納しプリ
ンタ８に出力するビデオバッファ２１を含み、該ビデオ
バッファ２１は予め定めた標準サイズ（例えばＡ４サイ
ズ）のページを１単位とする複数ページ分のメモリから
なり、かつ、各該ページには前記ドットイメージのデー
タに変換されたビデオデータがワード単位で複数格納さ
れる。
て、メモリ手段２０は、中央処理装置１によりドットイ
メージのデータに変換されたビデオデータを格納しプリ
ンタ８に出力するビデオバッファ２１を含み、該ビデオ
バッファ２１は予め定めた標準サイズ（例えばＡ４サイ
ズ）のページを１単位とする複数ページ分のメモリから
なり、かつ、各該ページには前記ドットイメージのデー
タに変換されたビデオデータがワード単位で複数格納さ
れる。
【００２０】図２は本発明に基づくプリンタ制御装置の
実施例を示す図である。本図において、図１に示されな
い新たな構成要素は、ビデオバッファ２１へのライトを
制御するライト制御部１４、ビデオバッファ２１へのリ
ードを制御するリード制御部１５およびビットマップメ
モリ２２である。ビットマップメモリ２２はＲＡＭ３内
に、ＣＰＵ１により生成されたイメージデータをビット
マップに展開する。ビデオバッファ２１は、そのビット
マップ展開されたイメージデータを格納する。なお、本
図のメモリ２，３，２１および２２はいずれも図１のメ
モリ手段２０に含まれるものである。
実施例を示す図である。本図において、図１に示されな
い新たな構成要素は、ビデオバッファ２１へのライトを
制御するライト制御部１４、ビデオバッファ２１へのリ
ードを制御するリード制御部１５およびビットマップメ
モリ２２である。ビットマップメモリ２２はＲＡＭ３内
に、ＣＰＵ１により生成されたイメージデータをビット
マップに展開する。ビデオバッファ２１は、そのビット
マップ展開されたイメージデータを格納する。なお、本
図のメモリ２，３，２１および２２はいずれも図１のメ
モリ手段２０に含まれるものである。
【００２１】また前述のアドレスラッチ部１１およびデ
ータラッチ部１２は、それぞれ、メモリアドレスレジス
タ（ＭＡＲ）およびメモリデータレジスタ（ＭＤＲ）と
して表される。図１のシステムバスに、これらＭＡＲお
よびＭＤＲを介挿してシステムバスを分離し、ＣＰＵ１
側を本来のシステムバス（システムアドレスＳＡとシス
テムデータＳＤを転送する）とし、メモリ手段（２０）
側をメモリバス（メモリアドレスＭＡとメモリデータＭ
Ｄを転送する）とする。
ータラッチ部１２は、それぞれ、メモリアドレスレジス
タ（ＭＡＲ）およびメモリデータレジスタ（ＭＤＲ）と
して表される。図１のシステムバスに、これらＭＡＲお
よびＭＤＲを介挿してシステムバスを分離し、ＣＰＵ１
側を本来のシステムバス（システムアドレスＳＡとシス
テムデータＳＤを転送する）とし、メモリ手段（２０）
側をメモリバス（メモリアドレスＭＡとメモリデータＭ
Ｄを転送する）とする。
【００２２】また、フライバイ制御部１３、ライト制御
部１４およびリード制御部１５はいずれも図１のリード
／ライト制御手段１０に含まれるが、これらの機能につ
いては後に詳述する。図３は図１の装置におけるデータ
転送動作を表すタイムチャートである。この図３により
表される基本的な転送動作は次のとおりである。
部１４およびリード制御部１５はいずれも図１のリード
／ライト制御手段１０に含まれるが、これらの機能につ
いては後に詳述する。図３は図１の装置におけるデータ
転送動作を表すタイムチャートである。この図３により
表される基本的な転送動作は次のとおりである。
【００２３】ｉ）アドレスラッチ部１１へのアドレスの
ラッチは、第１のバスサイクル中に中央処理装置１から
転送スタート信号ＴＳが出力されるタイミングで行う。 ii）データラッチ部１２へのビデオデータのラッチは、
第１のバスサイクルの終了時点で、リード／ライト制御
手段から（アクノウリッジ制御部９から）中央処理装置
１に転送アクノウリッジＴＡが返送されるタイミングで
行う。
ラッチは、第１のバスサイクル中に中央処理装置１から
転送スタート信号ＴＳが出力されるタイミングで行う。 ii）データラッチ部１２へのビデオデータのラッチは、
第１のバスサイクルの終了時点で、リード／ライト制御
手段から（アクノウリッジ制御部９から）中央処理装置
１に転送アクノウリッジＴＡが返送されるタイミングで
行う。
【００２４】iii)アドレスラッチ部１１におけるアドレ
スのラッチの解除およびデータラッチ部１２におけるビ
デオデータのラッチの解除は、共に第２のバスサイクル
中に転送スタート信号ＴＳが出力されるタイミングで行
う。 すなわち、ＣＰＵ１のバスサイクルは転送スタート信号
ＴＳのアサート（ａｓｓｅｒｔ）（イネーブルの意味）
で始まり、転送アクノウリッジ信号ＴＡのアサートで終
端するものである。
スのラッチの解除およびデータラッチ部１２におけるビ
デオデータのラッチの解除は、共に第２のバスサイクル
中に転送スタート信号ＴＳが出力されるタイミングで行
う。 すなわち、ＣＰＵ１のバスサイクルは転送スタート信号
ＴＳのアサート（ａｓｓｅｒｔ）（イネーブルの意味）
で始まり、転送アクノウリッジ信号ＴＡのアサートで終
端するものである。
【００２５】ＣＰＵ１からメモリ３へのデータの書き込
み動作では、転送スタート信号ＴＳがアサートされた時
のアドレスをアドレスラッチ部１１により保持し、この
アドレスを次のバスサイクルのＴＳまで保持する。デー
タは、転送アクノウリッジ信号ＴＡがアサートされた時
のデータを、データラッチ部１２によって保持し、次の
バスサイクルの信号ＴＳが発生するまで保持する。以上
により、従来、信号ＴＡが発生してから次のバスサイク
ルの信号ＴＳが発生するまでの間の無駄であったサイク
ルを有効活用し、メモリ３のセットアップ時間に割り当
てることで、ウェイトサイクル（図３９）を挿入するこ
となく、データを書き込むことができる。つまり従来の
ウェイトサイクルの間にデータの書き込みが完了してし
まうことになる。またウェイトサイクルがなくなれば、
ＣＰＵ１はその分だけ早く、次の処理を開始できる。こ
の結果、プリンタに適用すれば、高速のプリンタを実現
できることになる。
み動作では、転送スタート信号ＴＳがアサートされた時
のアドレスをアドレスラッチ部１１により保持し、この
アドレスを次のバスサイクルのＴＳまで保持する。デー
タは、転送アクノウリッジ信号ＴＡがアサートされた時
のデータを、データラッチ部１２によって保持し、次の
バスサイクルの信号ＴＳが発生するまで保持する。以上
により、従来、信号ＴＡが発生してから次のバスサイク
ルの信号ＴＳが発生するまでの間の無駄であったサイク
ルを有効活用し、メモリ３のセットアップ時間に割り当
てることで、ウェイトサイクル（図３９）を挿入するこ
となく、データを書き込むことができる。つまり従来の
ウェイトサイクルの間にデータの書き込みが完了してし
まうことになる。またウェイトサイクルがなくなれば、
ＣＰＵ１はその分だけ早く、次の処理を開始できる。こ
の結果、プリンタに適用すれば、高速のプリンタを実現
できることになる。
【００２６】上記のデータ転送技術は、図４０に示した
クリアデータの書き込み制御にも応用できる。これを図
４に表す。図４は図２の装置におけるクリアデータの書
き込み動作を表すタイムチャートである。この図４によ
り表される基本的なリード／ライト動作は次のとおりで
ある。
クリアデータの書き込み制御にも応用できる。これを図
４に表す。図４は図２の装置におけるクリアデータの書
き込み動作を表すタイムチャートである。この図４によ
り表される基本的なリード／ライト動作は次のとおりで
ある。
【００２７】リード／ライト制御手段１０は、メモリ
（ビットマップメモリ２２）に書き込み済のビデオデー
タを消去するためのクリアデータを出力する機能を備
え、メモリ手段（メモリ２２）内の所定アドレスからビ
デオデータを読み出した後、同一アドレスに該クリアデ
ータを書き込む。このときアドレスラッチ部１１におけ
るアドレスをラッチしたまま、該ビデオデータの読み出
し直後に即座に該クリアデータの書き込みを行うリード
アフターライト動作を１バスサイクル内に完了するよう
にする。
（ビットマップメモリ２２）に書き込み済のビデオデー
タを消去するためのクリアデータを出力する機能を備
え、メモリ手段（メモリ２２）内の所定アドレスからビ
デオデータを読み出した後、同一アドレスに該クリアデ
ータを書き込む。このときアドレスラッチ部１１におけ
るアドレスをラッチしたまま、該ビデオデータの読み出
し直後に即座に該クリアデータの書き込みを行うリード
アフターライト動作を１バスサイクル内に完了するよう
にする。
【００２８】すなわち、ＲＡＭ（ビットマップメモリ２
２）からビデオデータを読み出した後、同じアドレスに
クリアデータを書き込む動作では、図３の場合と同様
に、転送スタート信号ＴＳがアサートされた時のアドレ
スをアドレスラッチ部１１により保持し、このアドレス
を次のバスサイクルの転送スタート信号ＴＳまで保持し
ておき、読み出し完了後（信号ＴＡがアサートされた
後）の次のサイクルでの信号ＴＳの発生までの間に、メ
モリ側のデータバスにクリアデータを送出することによ
り、読み出したときと同じアドレスにクリアデータを、
１バスサイクル内で書き込むことが可能となる。
２）からビデオデータを読み出した後、同じアドレスに
クリアデータを書き込む動作では、図３の場合と同様
に、転送スタート信号ＴＳがアサートされた時のアドレ
スをアドレスラッチ部１１により保持し、このアドレス
を次のバスサイクルの転送スタート信号ＴＳまで保持し
ておき、読み出し完了後（信号ＴＡがアサートされた
後）の次のサイクルでの信号ＴＳの発生までの間に、メ
モリ側のデータバスにクリアデータを送出することによ
り、読み出したときと同じアドレスにクリアデータを、
１バスサイクル内で書き込むことが可能となる。
【００２９】上記の動作は次のように整理できる。 ｉ）アドレスラッチ部１１でのアドレスのラッチは、第
１のバスサイクル中に、中央処理装置１から転送スター
ト信号ＴＳが出力されるタイミングで行う。 ii）データラッチ部１２でのクリアデータのラッチは、
第１のバスサイクルの終了時点で、リード／ライト制御
手段（アクノウリッジ制御部９）から中央処理装置１に
転送アクノウリッジ信号ＴＡが返送されるタイミングで
行う。
１のバスサイクル中に、中央処理装置１から転送スター
ト信号ＴＳが出力されるタイミングで行う。 ii）データラッチ部１２でのクリアデータのラッチは、
第１のバスサイクルの終了時点で、リード／ライト制御
手段（アクノウリッジ制御部９）から中央処理装置１に
転送アクノウリッジ信号ＴＡが返送されるタイミングで
行う。
【００３０】iii)アドレスラッチ部１１におけるアドレ
スのラッチの解除およびデータラッチ部１２におけるク
リアデータのラッチの解除は、共に第２のバスサイクル
中に転送スタート信号ＴＳが出力されるタイミングで行
う。 一方、図４のメモリデータＭＤの欄における "リードデ
ータ" についてみると、ビデオデータの読み出しは、メ
モリ手段（ビットマップメモリ２２）にメモリアウトイ
ネーブル信号ＭＯＥが印加されたときに行い、引き続く
クリアデータの該メモリ手段（ビットマップメモリ２
２）への書き込みは、該メモリ手段（ビットマップメモ
リ２２）へメモリライトイネーブル信号ＭＥＷが印加さ
れ、かつ、データラッチ部１２へクリアデータ送出信号
（ＷＲ）が印加されたときに行うと共に、該メモリライ
トイネーブル信号ＭＷＥおよびクリアデータ送出信号
（ＷＲ）は１バスサイクルの前半に全て発生させる。こ
れにより高速のプリンタが実現される。なお、クリアデ
ータ送出信号ＷＲは後の図７に示す。
スのラッチの解除およびデータラッチ部１２におけるク
リアデータのラッチの解除は、共に第２のバスサイクル
中に転送スタート信号ＴＳが出力されるタイミングで行
う。 一方、図４のメモリデータＭＤの欄における "リードデ
ータ" についてみると、ビデオデータの読み出しは、メ
モリ手段（ビットマップメモリ２２）にメモリアウトイ
ネーブル信号ＭＯＥが印加されたときに行い、引き続く
クリアデータの該メモリ手段（ビットマップメモリ２
２）への書き込みは、該メモリ手段（ビットマップメモ
リ２２）へメモリライトイネーブル信号ＭＥＷが印加さ
れ、かつ、データラッチ部１２へクリアデータ送出信号
（ＷＲ）が印加されたときに行うと共に、該メモリライ
トイネーブル信号ＭＷＥおよびクリアデータ送出信号
（ＷＲ）は１バスサイクルの前半に全て発生させる。こ
れにより高速のプリンタが実現される。なお、クリアデ
ータ送出信号ＷＲは後の図７に示す。
【００３１】図２に示すプリンタ制御装置によれば、既
述のように、前記リード／ライト制御手段１０は、フラ
イバイ転送制御部１３を含み、該フライバイ転送制御部
１３は、中央処理装置１からのアドレスの上位複数ビッ
トに書き込まれたコントロールデータを受信し、該コン
トロールデータの制御内容に応じて、プリンタ８と中央
処理装置１とメモリ手段２０との間におけるビデオデー
タのリード／ライト動作を、該中央処理装置１を介する
ことなく、自律的に行うようにする。
述のように、前記リード／ライト制御手段１０は、フラ
イバイ転送制御部１３を含み、該フライバイ転送制御部
１３は、中央処理装置１からのアドレスの上位複数ビッ
トに書き込まれたコントロールデータを受信し、該コン
トロールデータの制御内容に応じて、プリンタ８と中央
処理装置１とメモリ手段２０との間におけるビデオデー
タのリード／ライト動作を、該中央処理装置１を介する
ことなく、自律的に行うようにする。
【００３２】さらにまた、メモリ手段２０は、中央処理
装置１によりドットイメージのデータに変換されたビデ
オデータを格納しプリンタ８に出力するビデオバッファ
２１を含み、該ビデオバッファ２１は予め定めた標準サ
イズ（例えばＡ４サイズ）のページを１単位とする複数
ページ分のメモリからなり、かつ、各該ページには前記
ドットイメージのデータに変換されたビデオデータがワ
ード単位で複数格納される。
装置１によりドットイメージのデータに変換されたビデ
オデータを格納しプリンタ８に出力するビデオバッファ
２１を含み、該ビデオバッファ２１は予め定めた標準サ
イズ（例えばＡ４サイズ）のページを１単位とする複数
ページ分のメモリからなり、かつ、各該ページには前記
ドットイメージのデータに変換されたビデオデータがワ
ード単位で複数格納される。
【００３３】図５は図１に示す装置におけるコントロー
ルデータの一部の内容を示す図であり、図６は図１に示
す装置におけるコントロールデータの他の一部の内容を
示す図である。図５および図６において、Ａ３１，Ａ２
８，Ａ２７，Ａ３０およびＡ２９は、それぞれＣＰＵ１
からのアドレス（例えば３２ビットアドレス）の上位３
１ビット目、２８ビット目、２７ビット目、３０ビット
目および２９ビット目を表す。Ｒ／ＷはＣＰＵ１から上
記アドレスとは別に与えられる制御信号であるリード／
ライト信号である。これらＡ３１，Ａ２８，Ａ２７，Ｒ
／Ｗ，Ａ３０およびＡ２９のコントロールビットは、前
述のフライバイ転送制御部１３に供給される。１はデー
タ "１" 、０はデータ "０" 、×はｄｏｎ' ｔ ｃａｒ
ｅである。
ルデータの一部の内容を示す図であり、図６は図１に示
す装置におけるコントロールデータの他の一部の内容を
示す図である。図５および図６において、Ａ３１，Ａ２
８，Ａ２７，Ａ３０およびＡ２９は、それぞれＣＰＵ１
からのアドレス（例えば３２ビットアドレス）の上位３
１ビット目、２８ビット目、２７ビット目、３０ビット
目および２９ビット目を表す。Ｒ／ＷはＣＰＵ１から上
記アドレスとは別に与えられる制御信号であるリード／
ライト信号である。これらＡ３１，Ａ２８，Ａ２７，Ｒ
／Ｗ，Ａ３０およびＡ２９のコントロールビットは、前
述のフライバイ転送制御部１３に供給される。１はデー
タ "１" 、０はデータ "０" 、×はｄｏｎ' ｔ ｃａｒ
ｅである。
【００３４】まず図５を参照すると、ＣＰＵ１から与え
られたアドレスの上位複数ビット（Ａ３１，Ａ２８，Ａ
２７）に書き込まれたコントロールデータの制御内容
は、 ｉ）リード／ライト制御手段１０から中央処理装置１へ
の通常のリード動作を指示するノーマルリード指示、 ii）中央処理装置１からリード／ライト制御手段１０へ
の通常のライト動作を指示するノーマルライト指示、 iii)ビデオデータをドットイメージのデータで格納する
ビットマップメモリ２２から、プリンタ８へ出力すべき
ビデオデータを格納するビデオバッファ２１へのリード
動作を指示するフライバイリード指示、 iv）ビデオバッファ２１からビットマップメモリ２２へ
のライト動作を指示するフライバイライト指示、 ｖ）ビットマップメモリ２２からビデオバッファ２１へ
ビデオデータの読み出しを行った直後に、ビットマップ
メモリ２２に書き込み済のビデオデータを消去するため
のクリアデータを書き込む動作を指示するフライバイリ
ードモディファイライト指示、 である。
られたアドレスの上位複数ビット（Ａ３１，Ａ２８，Ａ
２７）に書き込まれたコントロールデータの制御内容
は、 ｉ）リード／ライト制御手段１０から中央処理装置１へ
の通常のリード動作を指示するノーマルリード指示、 ii）中央処理装置１からリード／ライト制御手段１０へ
の通常のライト動作を指示するノーマルライト指示、 iii)ビデオデータをドットイメージのデータで格納する
ビットマップメモリ２２から、プリンタ８へ出力すべき
ビデオデータを格納するビデオバッファ２１へのリード
動作を指示するフライバイリード指示、 iv）ビデオバッファ２１からビットマップメモリ２２へ
のライト動作を指示するフライバイライト指示、 ｖ）ビットマップメモリ２２からビデオバッファ２１へ
ビデオデータの読み出しを行った直後に、ビットマップ
メモリ２２に書き込み済のビデオデータを消去するため
のクリアデータを書き込む動作を指示するフライバイリ
ードモディファイライト指示、 である。
【００３５】次に図６を参照すると、ＣＰＵ１から与え
られたアドレスの上位複数ビット（Ａ３０，Ａ２９）に
書き込まれたコントロールデータの制御内容は、ビデオ
バッファ２１に、ビデオデータをなす各ワード毎に、制
御フラグの形で付加される制御指示を含み、該制御フラ
グは、 ｉ）ビデオデータの転送を継続すべきことを指示するフ
ラグ、 ii）ビデオデータがプリンタ８上の１ラインの最終に当
たり、該プリンタ８からの水平同期信号（ＨＳ）の到来
を待つべきことを指示するフラグ、 iii)ビデオデータがプリンタ８上の１ラインの最終に当
たり、かつ、ビデオバッファ２１の１ページ分の最終デ
ータに当たり、したがって、該ページを更新すべきこと
を指示するフラグ、 iv）ビデオデータがプリンタ８上の１ラインの最終に当
たり、かつ、前記ページの最終に当たり、したがって、
該ビデオデータの転送を終了すべきことを指示するフラ
グ、 である。
られたアドレスの上位複数ビット（Ａ３０，Ａ２９）に
書き込まれたコントロールデータの制御内容は、ビデオ
バッファ２１に、ビデオデータをなす各ワード毎に、制
御フラグの形で付加される制御指示を含み、該制御フラ
グは、 ｉ）ビデオデータの転送を継続すべきことを指示するフ
ラグ、 ii）ビデオデータがプリンタ８上の１ラインの最終に当
たり、該プリンタ８からの水平同期信号（ＨＳ）の到来
を待つべきことを指示するフラグ、 iii)ビデオデータがプリンタ８上の１ラインの最終に当
たり、かつ、ビデオバッファ２１の１ページ分の最終デ
ータに当たり、したがって、該ページを更新すべきこと
を指示するフラグ、 iv）ビデオデータがプリンタ８上の１ラインの最終に当
たり、かつ、前記ページの最終に当たり、したがって、
該ビデオデータの転送を終了すべきことを指示するフラ
グ、 である。
【００３６】ライト制御部１４によりビットマップメモ
リ２２からビデオバッファ２１へのビデオデータの書き
込みを行い、また、リード制御部１５によりプリンタ８
への該ビデオデータの読み出しを行うが、この場合、リ
ード制御部１５は、ビデオバッファ２１とプリンタ８と
の間の転送制御を、上記図６に示す制御フラグによる指
示に従って、ワード毎に実行する。
リ２２からビデオバッファ２１へのビデオデータの書き
込みを行い、また、リード制御部１５によりプリンタ８
への該ビデオデータの読み出しを行うが、この場合、リ
ード制御部１５は、ビデオバッファ２１とプリンタ８と
の間の転送制御を、上記図６に示す制御フラグによる指
示に従って、ワード毎に実行する。
【００３７】図７は図２の装置においてデータ転送に係
る部分のみを抽出した図であり、図８および図９は図２
の装置におけるデータの読み出し制御部分を表す図であ
る。図９（図１も同様）に明白に示すようにビデオバッ
ファ２１は予め定めた標準サイズ（例えばＡ４）のペー
ジを１単位とする複数ページ分のメモリからなり、か
つ、各該ページにはドットイメージのデータに変換され
たビデオデータが、ワード単位で複数格納される。
る部分のみを抽出した図であり、図８および図９は図２
の装置におけるデータの読み出し制御部分を表す図であ
る。図９（図１も同様）に明白に示すようにビデオバッ
ファ２１は予め定めた標準サイズ（例えばＡ４）のペー
ジを１単位とする複数ページ分のメモリからなり、か
つ、各該ページにはドットイメージのデータに変換され
たビデオデータが、ワード単位で複数格納される。
【００３８】なお、ビデオバッファ２１は、ＤＲＡＭ形
のＦＩＦＯメモリで構成するのが好ましい。一度書き込
んだデータを何度でも読み出せるからである。中央処理
装置１は、ビデオデータを、ビデオバッファ２１を構成
する前記複数のページのうちいずれのページに書き込む
べきかを、各該ページ毎に割り当てたＩＤをもって選択
する。これに対応して、前記メモリ手段２０は、選択さ
れた該ＩＤを格納するライトＩＤレジスタ１１４（図
８）を有する。
のＦＩＦＯメモリで構成するのが好ましい。一度書き込
んだデータを何度でも読み出せるからである。中央処理
装置１は、ビデオデータを、ビデオバッファ２１を構成
する前記複数のページのうちいずれのページに書き込む
べきかを、各該ページ毎に割り当てたＩＤをもって選択
する。これに対応して、前記メモリ手段２０は、選択さ
れた該ＩＤを格納するライトＩＤレジスタ１１４（図
８）を有する。
【００３９】前記リード／ライト制御手段１０は、ライ
トＩＤレジスタ１１４内のＩＤに基づいて、複数のペー
ジ（ＩＤ＝０，ＩＤ＝１…ＩＤ＝１５）のうちの該ＩＤ
に相当する１または複数のページを選択するバッファラ
イト制御部１１５（図８）を有する。一方、中央処理装
置１は、ビデオデータを、ビデオバッファ２１を構成す
る前記複数のページのうちいずれのページから読み出す
かを、各該ページ毎に割り当てたＩＤをもって指定す
る。この指定された該ＩＤはメモリ手段２０内のリード
アウトメモリ１１０（図８）に格納される。
トＩＤレジスタ１１４内のＩＤに基づいて、複数のペー
ジ（ＩＤ＝０，ＩＤ＝１…ＩＤ＝１５）のうちの該ＩＤ
に相当する１または複数のページを選択するバッファラ
イト制御部１１５（図８）を有する。一方、中央処理装
置１は、ビデオデータを、ビデオバッファ２１を構成す
る前記複数のページのうちいずれのページから読み出す
かを、各該ページ毎に割り当てたＩＤをもって指定す
る。この指定された該ＩＤはメモリ手段２０内のリード
アウトメモリ１１０（図８）に格納される。
【００４０】このリードアウトメモリ１１０は、ビデオ
バッファ２１内の前記ページのうち、通常のビデオデー
タが格納されているページに相当するＩＤを保持するビ
デオデータチャネル領域１１８と、ビデオバッファ２２
内の前記ページのうち、フォームオーバレイが格納され
ているページに相当するＩＤを保持するフォームオーバ
レイチャネル領域１１９とに区分して構成される。
バッファ２１内の前記ページのうち、通常のビデオデー
タが格納されているページに相当するＩＤを保持するビ
デオデータチャネル領域１１８と、ビデオバッファ２２
内の前記ページのうち、フォームオーバレイが格納され
ているページに相当するＩＤを保持するフォームオーバ
レイチャネル領域１１９とに区分して構成される。
【００４１】前記リード／ライト制御手段１０は、リー
ドアウトメモリ１１０内の前記ＩＤに基づいて前記複数
のページのうちの該ＩＤに相当するページを選択するた
めのバッファリード制御部１１３（図８）を有する。前
記リード／ライト制御手段１０は、さらに、ビデオデー
タチャネル領域１１８から読み出した前記ＩＤに相当す
るページのデータと、フォームオーバレイチャネル領域
１１９から読み出した前記ＩＤに相当するページのデー
タとを合成してプリンタ８に出力するビデオ合成部１１
７（図９）を有する。フォームオーバレイとは、プリン
ト用紙にプリントするプレプリント情報（例えば表の枠
等）、すなわちプレフォーマット情報であるが、この他
写真画像等のイメージデータも含まれる。
ドアウトメモリ１１０内の前記ＩＤに基づいて前記複数
のページのうちの該ＩＤに相当するページを選択するた
めのバッファリード制御部１１３（図８）を有する。前
記リード／ライト制御手段１０は、さらに、ビデオデー
タチャネル領域１１８から読み出した前記ＩＤに相当す
るページのデータと、フォームオーバレイチャネル領域
１１９から読み出した前記ＩＤに相当するページのデー
タとを合成してプリンタ８に出力するビデオ合成部１１
７（図９）を有する。フォームオーバレイとは、プリン
ト用紙にプリントするプレプリント情報（例えば表の枠
等）、すなわちプレフォーマット情報であるが、この他
写真画像等のイメージデータも含まれる。
【００４２】このビデオ合成部１１７は、第１段レジス
タ１２１（図９）とこれに続く第２段レジスタ１２２
（図９）を備える。該第１段レジスタ１２１では、各ワ
ード毎に、ビデオデータチャネル領域１１８から読み出
したＩＤに相当するページのデータを保持した後、フォ
ームオーバレイチャネル領域１１９から読み出したＩＤ
に相当するページのデータとその保持されたビデオデー
タチャネル（１１８）のデータとを合成する。また第２
段レジスタ１２２では、第１段レジスタ１２１からの合
成データをコピーし、かつ、プリンタ８へ出力すると共
に該第１段レジスタ１２１は引き続き現れる次のワード
の合成処理を開始する。
タ１２１（図９）とこれに続く第２段レジスタ１２２
（図９）を備える。該第１段レジスタ１２１では、各ワ
ード毎に、ビデオデータチャネル領域１１８から読み出
したＩＤに相当するページのデータを保持した後、フォ
ームオーバレイチャネル領域１１９から読み出したＩＤ
に相当するページのデータとその保持されたビデオデー
タチャネル（１１８）のデータとを合成する。また第２
段レジスタ１２２では、第１段レジスタ１２１からの合
成データをコピーし、かつ、プリンタ８へ出力すると共
に該第１段レジスタ１２１は引き続き現れる次のワード
の合成処理を開始する。
【００４３】以上述べたように、ＣＰＵ１のアドレス上
位ビットを、メモリのリード／ライト制御およびクリア
データの送出制御に用いるコントロールビットとして割
り当てることで、ＣＰＵ１を介さずにデータを転送する
ことが可能となる。またＣＰＵ１以外のバスマスタが不
要となるので回路の簡略化が可能となる。なおデータ転
送モードについては、コントロールビットを増やすこと
により、様々な機能拡張が可能となる。
位ビットを、メモリのリード／ライト制御およびクリア
データの送出制御に用いるコントロールビットとして割
り当てることで、ＣＰＵ１を介さずにデータを転送する
ことが可能となる。またＣＰＵ１以外のバスマスタが不
要となるので回路の簡略化が可能となる。なおデータ転
送モードについては、コントロールビットを増やすこと
により、様々な機能拡張が可能となる。
【００４４】また、メモリ（２２）内にビットマップ展
開されたビデオデータ（イメージデータ）を、ビデオバ
ッファ２１に転送する際、ワード毎に制御フラグ（Ａ３
０，Ａ２９）を付加してビデオバッファ２１に格納し、
ワード単位でそのイメージデータを読み出す際に同時に
読み出されるその制御フラグにより、ライン終端、ライ
ン終端／ページ終端等をハードウエアで検知することが
できる。これによりＣＰＵ１はページ（ビデオバッファ
のデータ）転送中においても他の処理を実行することが
可能となる。
開されたビデオデータ（イメージデータ）を、ビデオバ
ッファ２１に転送する際、ワード毎に制御フラグ（Ａ３
０，Ａ２９）を付加してビデオバッファ２１に格納し、
ワード単位でそのイメージデータを読み出す際に同時に
読み出されるその制御フラグにより、ライン終端、ライ
ン終端／ページ終端等をハードウエアで検知することが
できる。これによりＣＰＵ１はページ（ビデオバッファ
のデータ）転送中においても他の処理を実行することが
可能となる。
【００４５】さらにまた、あるサイズのページ単位で構
成された複数ページ分（ＩＤ＝０，ＩＤ＝１…ＩＤ＝１
５）のビデオバッファ２１から、データを読み出すべき
ビデオバッファ（ページ）を選択するのにＩＤを用いて
おり、このＩＤを格納するメモリ１１０に、通常のペー
ジデータ用（チャネル領域１１８）およびフォームオー
バレイ用（チャネル領域１１９）を備えることによっ
て、ビデオバッファ２１を通常のページデータ用または
フォームオーバレイ用のいずれに使用するか、ユーザが
任意に設定可能となり、フォームオーバレイを使用しな
い場合は、前記ビデオバッファ２１全てを通常のページ
データ用として使用することが可能となる。また、ビデ
オバッファ２１よりページデータおよびフォームオーバ
レイデータを読み出す際、クロックによってメモリ１１
０を、通常のページデータ用またはフォームオーバレイ
用に切り換えることにより、ワード毎にページデータと
フォームオーバレイデータを交互に読み出し、これらデ
ータを合成してプリンタ８に送出することで、ページデ
ータとフォームオーバレイデータを同時にプリンタ８に
てプリントすることが可能となる。
成された複数ページ分（ＩＤ＝０，ＩＤ＝１…ＩＤ＝１
５）のビデオバッファ２１から、データを読み出すべき
ビデオバッファ（ページ）を選択するのにＩＤを用いて
おり、このＩＤを格納するメモリ１１０に、通常のペー
ジデータ用（チャネル領域１１８）およびフォームオー
バレイ用（チャネル領域１１９）を備えることによっ
て、ビデオバッファ２１を通常のページデータ用または
フォームオーバレイ用のいずれに使用するか、ユーザが
任意に設定可能となり、フォームオーバレイを使用しな
い場合は、前記ビデオバッファ２１全てを通常のページ
データ用として使用することが可能となる。また、ビデ
オバッファ２１よりページデータおよびフォームオーバ
レイデータを読み出す際、クロックによってメモリ１１
０を、通常のページデータ用またはフォームオーバレイ
用に切り換えることにより、ワード毎にページデータと
フォームオーバレイデータを交互に読み出し、これらデ
ータを合成してプリンタ８に送出することで、ページデ
ータとフォームオーバレイデータを同時にプリンタ８に
てプリントすることが可能となる。
【００４６】再び図７に戻って説明を付け加える。この
図７の構成は、図２の構成において、ＣＰＵ１からＲＡ
Ｍ３（あるいはビットマップメモリ）へのデータ転送に
係る部分、およびビットマップメモリ２２からビデオバ
ッファ２１へのデータ転送に係る部分の詳細構成であ
る。データラッチ部１２ではデータの保持ならびにクリ
アデータの送出を行う。アドレスラッチ部１１ではＣＰ
Ｕ１からのアドレスをラッチする。またリードデータバ
ッファ１０２ではＲＡＭ３またはＲＯＭ２から読み出し
たデータをバッファする。ライトＩＤレジスタ１１４は
ビデオデータを書き込むべきビデオバッファ２１のペー
ジを選択するためのＩＤを保持する。
図７の構成は、図２の構成において、ＣＰＵ１からＲＡ
Ｍ３（あるいはビットマップメモリ）へのデータ転送に
係る部分、およびビットマップメモリ２２からビデオバ
ッファ２１へのデータ転送に係る部分の詳細構成であ
る。データラッチ部１２ではデータの保持ならびにクリ
アデータの送出を行う。アドレスラッチ部１１ではＣＰ
Ｕ１からのアドレスをラッチする。またリードデータバ
ッファ１０２ではＲＡＭ３またはＲＯＭ２から読み出し
たデータをバッファする。ライトＩＤレジスタ１１４は
ビデオデータを書き込むべきビデオバッファ２１のペー
ジを選択するためのＩＤを保持する。
【００４７】ここで図３のタイミングチャートを参照し
ながら図７に示す構成の動作を説明する。ＣＰＵ１は、
Ｔ１およびＴ２の２クロックサイクルを１バスサイクル
として動作し、既述のように転送スタート信号ＴＳでバ
スサイクルの開始を示す。また転送アクノウリッジ信号
ＴＡの入力でそのバスサイクルを終端する。またＣＰＵ
１は、Ｔ１サイクルの後半で転送スタート信号（ＴＳ）
をアサートし、アドレスおよび信号Ｒ／Ｗを送出する。
このアドレスは、信号ＴＳがアサートされている際のバ
スクロック（ＢＣＬＫ）の立ち上がりエッジ（Ｔ１サイ
クル後半のＢＣＬＫの立ち上がり）で、アドレスラッチ
部１１にラッチされ、次のバスサイクル２のＴ１サイク
ル後半のＢＣＬＫの立ち上がりまで保持される。ＣＰＵ
１からのデータは、最も遅延して送出されたとしてもバ
スサイクル１のＴ２サイクルの終了迄には送出されるの
で、このＴ２サイクル後半のＢＣＬＫの立ち上がりでデ
ータラッチ部１２にそのデータをラッチし、次のバスサ
イクル２のＴ２サイクル後半のＢＣＬＫの立ち上がりま
で保持する。
ながら図７に示す構成の動作を説明する。ＣＰＵ１は、
Ｔ１およびＴ２の２クロックサイクルを１バスサイクル
として動作し、既述のように転送スタート信号ＴＳでバ
スサイクルの開始を示す。また転送アクノウリッジ信号
ＴＡの入力でそのバスサイクルを終端する。またＣＰＵ
１は、Ｔ１サイクルの後半で転送スタート信号（ＴＳ）
をアサートし、アドレスおよび信号Ｒ／Ｗを送出する。
このアドレスは、信号ＴＳがアサートされている際のバ
スクロック（ＢＣＬＫ）の立ち上がりエッジ（Ｔ１サイ
クル後半のＢＣＬＫの立ち上がり）で、アドレスラッチ
部１１にラッチされ、次のバスサイクル２のＴ１サイク
ル後半のＢＣＬＫの立ち上がりまで保持される。ＣＰＵ
１からのデータは、最も遅延して送出されたとしてもバ
スサイクル１のＴ２サイクルの終了迄には送出されるの
で、このＴ２サイクル後半のＢＣＬＫの立ち上がりでデ
ータラッチ部１２にそのデータをラッチし、次のバスサ
イクル２のＴ２サイクル後半のＢＣＬＫの立ち上がりま
で保持する。
【００４８】ＲＡＭ３またはビットマップメモリ２２の
ライトパルスは、次のバスサイクル２のＴ１サイクル前
半の間においてアサートすることにより、バスサイクル
２のＴ１サイクルの前半部分で書き込みを行うことが可
能となる。なおアドレスラッチ部１１およびデータラッ
チ部１２は、ＰＬＤ（プログラマブルロジックデバイ
ス）等を使用すると簡単な回路構成で実現できる。
ライトパルスは、次のバスサイクル２のＴ１サイクル前
半の間においてアサートすることにより、バスサイクル
２のＴ１サイクルの前半部分で書き込みを行うことが可
能となる。なおアドレスラッチ部１１およびデータラッ
チ部１２は、ＰＬＤ（プログラマブルロジックデバイ
ス）等を使用すると簡単な回路構成で実現できる。
【００４９】次に、ビットマップメモリ２２からビデオ
バッファ２１へのデータ転送について説明する。ＣＰＵ
１の上位アドレスビットの割り当ては図５および図６に
示したとおりである。ＣＰＵ１はアドレス、データ共に
３２ビット幅とする。Ａ３１はフライバイ転送イネーブ
ル、Ａ３０およびＡ２９はフライバイ転送の際にイメー
ジデータのワード毎（３２ビット）に付加する制御フラ
グで、（０，０）は転送継続、（０，１）はライン最
終、（１，０）はラインの最終／ビデオバッファの最
終、（１，１）はラインの最終／ビデオバッファの最終
／ページの最終を表す。Ａ２８はデータのディレクショ
ン（方向）、すなわちビットマップメモリ２２からビデ
オバッファ２１（フライバイ・リード）へ、ビデオバッ
ファ２１からビットマップメモリ２２（フライバイ・ラ
イト）へのいずれかを表す。
バッファ２１へのデータ転送について説明する。ＣＰＵ
１の上位アドレスビットの割り当ては図５および図６に
示したとおりである。ＣＰＵ１はアドレス、データ共に
３２ビット幅とする。Ａ３１はフライバイ転送イネーブ
ル、Ａ３０およびＡ２９はフライバイ転送の際にイメー
ジデータのワード毎（３２ビット）に付加する制御フラ
グで、（０，０）は転送継続、（０，１）はライン最
終、（１，０）はラインの最終／ビデオバッファの最
終、（１，１）はラインの最終／ビデオバッファの最終
／ページの最終を表す。Ａ２８はデータのディレクショ
ン（方向）、すなわちビットマップメモリ２２からビデ
オバッファ２１（フライバイ・リード）へ、ビデオバッ
ファ２１からビットマップメモリ２２（フライバイ・ラ
イト）へのいずれかを表す。
【００５０】Ａ２７はフライバイ・リードの後にクリア
データの書き込み（フライバイ・リードモディファイラ
イト）を指示する。図１０は図２の装置におけるフライ
バイ転送の動作例を示すタイムチャートである。ＣＰＵ
１は最初のバスサイクルでライトＩＤレジスタ１１４
に、ビデオデータを転送すべきビデオバッファ２１のＩ
Ｄをセットする。続くバスサイクルでＣＰＵ１は、（Ａ
３１，Ａ３０，Ａ２９，Ａ２８，Ａ２７）を（１，０，
０，１，１）にセットし、かつ、リード／ライト制御信
号Ｒ／Ｗをリード側にセットして、前記図３と同様にＴ
１サイクル後半のＢＣＬＫの立ち上がりでアドレスをラ
ッチし、次のサイクルのＴ１サイクル後半のＢＣＬＫの
立ち上がりまで保持する。フライバイ転送制御部１３
は、Ａ３１，Ａ２８，Ａ２７，ＴＳ，ＢＣＬＫによって
Ｔ２サイクルの間、メモリアウトイネーブル信号＊ＭＯ
Ｅをビットマップメモリ２２へ送出し、このビットマッ
プメモリ２２からビデオデータを読み出す。メモリアウ
トイネーブル信号＊ＭＯＥは、Ｔ２サイクルの終わりで
ネゲート（ｎｅｇａｔｅ）され（ｄｉｓａｂｌｅの意
味）、フライバイ転送制御部１３は、次のバスサイクル
のＴ１サイクル前半の間、ビットマップメモリ２２へメ
モリライト信号＊ＭＷＥを送出しまたデータラッチ部１
２にクリアデータ送出信号ＷＲを送出する。このデータ
ラッチ部１２よりクリアデータを送出することによっ
て、このクリアデータを次のバスサイクルのＴ１サイク
ル前半部で、ビットマップメモリ２２に書き込むことが
可能となる。
データの書き込み（フライバイ・リードモディファイラ
イト）を指示する。図１０は図２の装置におけるフライ
バイ転送の動作例を示すタイムチャートである。ＣＰＵ
１は最初のバスサイクルでライトＩＤレジスタ１１４
に、ビデオデータを転送すべきビデオバッファ２１のＩ
Ｄをセットする。続くバスサイクルでＣＰＵ１は、（Ａ
３１，Ａ３０，Ａ２９，Ａ２８，Ａ２７）を（１，０，
０，１，１）にセットし、かつ、リード／ライト制御信
号Ｒ／Ｗをリード側にセットして、前記図３と同様にＴ
１サイクル後半のＢＣＬＫの立ち上がりでアドレスをラ
ッチし、次のサイクルのＴ１サイクル後半のＢＣＬＫの
立ち上がりまで保持する。フライバイ転送制御部１３
は、Ａ３１，Ａ２８，Ａ２７，ＴＳ，ＢＣＬＫによって
Ｔ２サイクルの間、メモリアウトイネーブル信号＊ＭＯ
Ｅをビットマップメモリ２２へ送出し、このビットマッ
プメモリ２２からビデオデータを読み出す。メモリアウ
トイネーブル信号＊ＭＯＥは、Ｔ２サイクルの終わりで
ネゲート（ｎｅｇａｔｅ）され（ｄｉｓａｂｌｅの意
味）、フライバイ転送制御部１３は、次のバスサイクル
のＴ１サイクル前半の間、ビットマップメモリ２２へメ
モリライト信号＊ＭＷＥを送出しまたデータラッチ部１
２にクリアデータ送出信号ＷＲを送出する。このデータ
ラッチ部１２よりクリアデータを送出することによっ
て、このクリアデータを次のバスサイクルのＴ１サイク
ル前半部で、ビットマップメモリ２２に書き込むことが
可能となる。
【００５１】本図の例では、前記クリアデータを "０"
とし、ビットマップメモリ２２のクリアのために使用し
ている。上記の動作と並行して、上述の読み出されたビ
デオデータは、Ｔ２サイクル後半のＢＣＬＫの立ち上が
りで入力データバッファ１０５にラッチされ、次のサイ
クルのＴ２サイクル後半のＢＣＬＫの立ち上がりまで保
持される。バッファライト制御部１１５では、Ａ３１，
Ａ２８，Ａ２７，ＢＣＬＫおよびＴＳと前記ライトＩＤ
レジスタ１１４にセットされたＩＤとによって、選択さ
れたビデオバッファ２１に、ビデオバッファ・ライトク
ロック信号ＶＢＷＣを送出し、入力データバッファ１０
５に保持されたビデオデータ（ＶＤ）と共に、Ａ３０，
Ａ２９をビデオバッファ２１に書き込む。このとき、
（Ａ３０，Ａ２９）は、（０，０）なのでビデオバッフ
ァ２１に書き込まれた１ワードのビデオデータは、転送
継続の意味を持つデータとしてビデオバッファ２１に格
納される。
とし、ビットマップメモリ２２のクリアのために使用し
ている。上記の動作と並行して、上述の読み出されたビ
デオデータは、Ｔ２サイクル後半のＢＣＬＫの立ち上が
りで入力データバッファ１０５にラッチされ、次のサイ
クルのＴ２サイクル後半のＢＣＬＫの立ち上がりまで保
持される。バッファライト制御部１１５では、Ａ３１，
Ａ２８，Ａ２７，ＢＣＬＫおよびＴＳと前記ライトＩＤ
レジスタ１１４にセットされたＩＤとによって、選択さ
れたビデオバッファ２１に、ビデオバッファ・ライトク
ロック信号ＶＢＷＣを送出し、入力データバッファ１０
５に保持されたビデオデータ（ＶＤ）と共に、Ａ３０，
Ａ２９をビデオバッファ２１に書き込む。このとき、
（Ａ３０，Ａ２９）は、（０，０）なのでビデオバッフ
ァ２１に書き込まれた１ワードのビデオデータは、転送
継続の意味を持つデータとしてビデオバッファ２１に格
納される。
【００５２】同様に、引き続くｎ−ｍ回目のバスサイク
ルでは、（Ａ３０，Ａ２９）を（０，１）にセットす
る。このときの１ワードのデータは、ラインの最終（ラ
スト・ライン）のデータとしてビデオバッファ２１に格
納される。同様に、引き続くｎ回目のバスサイクルで
は、（Ａ３０，Ａ２９）を（１，０）にセットする。こ
のときの１ワードのデータは、ラインの最終／ビデオバ
ッファ最終（ラスト・ライン／ラスト・バッファ）のデ
ータとしてビデオバッファ２１に格納され、フライバイ
・リードモディファイ／ライトサイクルを終了する。
ルでは、（Ａ３０，Ａ２９）を（０，１）にセットす
る。このときの１ワードのデータは、ラインの最終（ラ
スト・ライン）のデータとしてビデオバッファ２１に格
納される。同様に、引き続くｎ回目のバスサイクルで
は、（Ａ３０，Ａ２９）を（１，０）にセットする。こ
のときの１ワードのデータは、ラインの最終／ビデオバ
ッファ最終（ラスト・ライン／ラスト・バッファ）のデ
ータとしてビデオバッファ２１に格納され、フライバイ
・リードモディファイ／ライトサイクルを終了する。
【００５３】（Ａ３０，Ａ２９）が（１，１）にセット
されたときは、この１ワードのデータは、ライン最終／
ビデオバッファ最終／ページ最終（ラスト・ライン／ラ
スト・バッファ／ラスト・ページ）のデータとしてビデ
オバッファ２１に格納され、フライバイ・リードモディ
ファイ／ライトサイクルを終了する。同様に、（Ａ３
１，Ａ２８，Ａ２７）が（１，１，０）の場合は、＊Ｍ
ＷＥ，ＷＲを送出せず、通常のフライバイ・リードが実
行され、（Ａ３１，Ａ２８，Ａ２７）が（１，０，０）
の場合は、ビデオバッファ２１からビットマップメモリ
２２へのデータ転送（フライバイ・ライト）が実行され
る。このフライバイ・ライトでは、ビデオバッファ２１
に格納されていたＡ３０，Ａ２９は無視され、イメージ
データのみがビットマップメモリ２２に書き込まれる。
この転送データは、ビデオバッファ２１のチェック等に
用いられる。
されたときは、この１ワードのデータは、ライン最終／
ビデオバッファ最終／ページ最終（ラスト・ライン／ラ
スト・バッファ／ラスト・ページ）のデータとしてビデ
オバッファ２１に格納され、フライバイ・リードモディ
ファイ／ライトサイクルを終了する。同様に、（Ａ３
１，Ａ２８，Ａ２７）が（１，１，０）の場合は、＊Ｍ
ＷＥ，ＷＲを送出せず、通常のフライバイ・リードが実
行され、（Ａ３１，Ａ２８，Ａ２７）が（１，０，０）
の場合は、ビデオバッファ２１からビットマップメモリ
２２へのデータ転送（フライバイ・ライト）が実行され
る。このフライバイ・ライトでは、ビデオバッファ２１
に格納されていたＡ３０，Ａ２９は無視され、イメージ
データのみがビットマップメモリ２２に書き込まれる。
この転送データは、ビデオバッファ２１のチェック等に
用いられる。
【００５４】ここで再び図８および図９を参照する。既
述したようにリードアウトメモリ１１０は読み出すビデ
オバッファのＩＤを格納し、カウンタ１１１はメモリ１
１０のアドレスをカウントし、マルチプレクサ１１２は
カウンタ１１１が送出するカウンタ出力とＣＰＵ１が送
出するアドレスとの間を切り換えを行い、バッファリー
ド制御部１１３はメモリ１１０に格納されているリード
ＩＤをデコードして、読み出すビデオバッファ２１のペ
ージを選択する。転送制御部１１６はビデオバッファ２
１の読み出しと、プリンタ８へのビデオデータの転送制
御を実行する。
述したようにリードアウトメモリ１１０は読み出すビデ
オバッファのＩＤを格納し、カウンタ１１１はメモリ１
１０のアドレスをカウントし、マルチプレクサ１１２は
カウンタ１１１が送出するカウンタ出力とＣＰＵ１が送
出するアドレスとの間を切り換えを行い、バッファリー
ド制御部１１３はメモリ１１０に格納されているリード
ＩＤをデコードして、読み出すビデオバッファ２１のペ
ージを選択する。転送制御部１１６はビデオバッファ２
１の読み出しと、プリンタ８へのビデオデータの転送制
御を実行する。
【００５５】ビデオ合成部１１７は、ビデオバッファ２
１から読み出されたビデオデータを１ワード毎に合成し
て転送する。ここでビデオバッファ２１からプリンタ８
へビデオデータを転送する場合について詳しく説明す
る。リードアウトメモリ１１０は、通常のビデオデータ
が格納されているビデオバッファ２１を選択するＩＤを
格納するアドレス、すなわちアドレス００H から０ＦH
（ビデオデータチャネル領域１１８）と、フォームオー
バレイが格納されているビデオバッファ２１内のページ
選択をするＩＤを格納するアドレス、すなわちアドレス
１０H から１ＦH （フォームオーバレイチャネル領域１
１９）からなる。なお、Ｈは１６進表示を表す。
１から読み出されたビデオデータを１ワード毎に合成し
て転送する。ここでビデオバッファ２１からプリンタ８
へビデオデータを転送する場合について詳しく説明す
る。リードアウトメモリ１１０は、通常のビデオデータ
が格納されているビデオバッファ２１を選択するＩＤを
格納するアドレス、すなわちアドレス００H から０ＦH
（ビデオデータチャネル領域１１８）と、フォームオー
バレイが格納されているビデオバッファ２１内のページ
選択をするＩＤを格納するアドレス、すなわちアドレス
１０H から１ＦH （フォームオーバレイチャネル領域１
１９）からなる。なお、Ｈは１６進表示を表す。
【００５６】ＣＰＵ１は、まず、読み出すべきビデオバ
ッファ２１内のページのＩＤを、アドレス００H に書き
込み、フォームオーバレイが登録されているならば、フ
ォームオーバレイが登録されているビデオバッファ２１
のＩＤを、アドレス１０H に書き込む。本図の例では、
ビデオバッファ２１の構成が、Ａ４サイズ１ページ分を
１単位としているため、Ａ４サイズより小さいビデオデ
ータならば、ＩＤは一個セットするのみである。
ッファ２１内のページのＩＤを、アドレス００H に書き
込み、フォームオーバレイが登録されているならば、フ
ォームオーバレイが登録されているビデオバッファ２１
のＩＤを、アドレス１０H に書き込む。本図の例では、
ビデオバッファ２１の構成が、Ａ４サイズ１ページ分を
１単位としているため、Ａ４サイズより小さいビデオデ
ータならば、ＩＤは一個セットするのみである。
【００５７】逆にＡ４サイズより大きいビデオデータな
らば、引き続くアドレス、すなわちアドレス０１H ，０
２H …０ＦH までセットすればよい。フォームオーバレ
イも同様に、引き続くアドレス、すなわちアドレス１１
H ，１２H …１ＦH までセットすればよい。本例では、
ページサイズのみならず、プリント用紙にプリントされ
るイメージの高密度化にも有効である。例えばＡ４サイ
ズ２ページ分のビデオデータ（Ａ３相当）をＡ４サイズ
１枚にプリントすれば２倍のドット密度のプリントが行
える。
らば、引き続くアドレス、すなわちアドレス０１H ，０
２H …０ＦH までセットすればよい。フォームオーバレ
イも同様に、引き続くアドレス、すなわちアドレス１１
H ，１２H …１ＦH までセットすればよい。本例では、
ページサイズのみならず、プリント用紙にプリントされ
るイメージの高密度化にも有効である。例えばＡ４サイ
ズ２ページ分のビデオデータ（Ａ３相当）をＡ４サイズ
１枚にプリントすれば２倍のドット密度のプリントが行
える。
【００５８】プリンタ８から垂直同期信号ＶＳあるいは
水平同期信号ＨＳ（図９）が転送制御部１１６に入る
と、マルチプレクサ１１２は、カウンタ１１１側に切り
換わり、リードアウトメモリ１１０のアドレス００H を
アクセスし、１バイトのリードＩＤが読み出される。こ
こに読み出されたリードＩＤは、バッファリード制御部
１１３によりデコードされ、読み出すべきビデオバッフ
ァ２１のページにリードクロックＶＢＲＣを送出して１
ワードのビデオデータと共に、制御フラグＦ１，Ｆ０
（図９）を読み出す。ここに読み出されたＦ１，Ｆ０
は、転送制御部１１６によってデコードされ、図６にお
いて定義された動作をそれぞれ実行する。（Ｆ１，Ｆ
０）が（０，０）の場合は、データ転送を継続する。
（Ｆ１，Ｆ０）が（０，１）の場合は、ライン最終であ
り、転送制御部１１６は、毎ラインを監視するカウンタ
等をリセットする。Ｆ１，Ｆ０が（１，０）の場合は、
ライン最終／ビデオバッファ最終であり、転送制御部１
１６は、カウンタ１１１（図８）をカウントアップさ
せ、リードアウトメモリ１１０のアドレスをインクリメ
ントする（００H から０１H ）。Ｆ１，Ｆ０が（１，
１）の場合は、ライン最終／バッファ最終／ページ最終
であり、転送制御部１１６は、カウンタ１１１をリセッ
トし、ビデオバッファ２１からのデータ転送を終了す
る。
水平同期信号ＨＳ（図９）が転送制御部１１６に入る
と、マルチプレクサ１１２は、カウンタ１１１側に切り
換わり、リードアウトメモリ１１０のアドレス００H を
アクセスし、１バイトのリードＩＤが読み出される。こ
こに読み出されたリードＩＤは、バッファリード制御部
１１３によりデコードされ、読み出すべきビデオバッフ
ァ２１のページにリードクロックＶＢＲＣを送出して１
ワードのビデオデータと共に、制御フラグＦ１，Ｆ０
（図９）を読み出す。ここに読み出されたＦ１，Ｆ０
は、転送制御部１１６によってデコードされ、図６にお
いて定義された動作をそれぞれ実行する。（Ｆ１，Ｆ
０）が（０，０）の場合は、データ転送を継続する。
（Ｆ１，Ｆ０）が（０，１）の場合は、ライン最終であ
り、転送制御部１１６は、毎ラインを監視するカウンタ
等をリセットする。Ｆ１，Ｆ０が（１，０）の場合は、
ライン最終／ビデオバッファ最終であり、転送制御部１
１６は、カウンタ１１１（図８）をカウントアップさ
せ、リードアウトメモリ１１０のアドレスをインクリメ
ントする（００H から０１H ）。Ｆ１，Ｆ０が（１，
１）の場合は、ライン最終／バッファ最終／ページ最終
であり、転送制御部１１６は、カウンタ１１１をリセッ
トし、ビデオバッファ２１からのデータ転送を終了す
る。
【００５９】図１１および図１２は図９におけるビデオ
合成部の動作を説明するための図である。ビデオ合成部
１１７（図９）は、２つのステージ、すなわち第１ステ
ージ（第１段レジスタ１２１）と第２ステージ（第２段
レジスタ１２２）とで構成され、ビデオデータの読み出
しは、２つのチャネル（ビデオデータチャネル（１１
８）とフォームオーバレイチャネル（１１９））からの
ＩＤ情報によって実行される。このビデオデータチャネ
ルに格納されているＩＤにより選択されたビデオバッフ
ァ２１内のページから読み出されたビデオデータは、ビ
デオ転送の基本クロックＶＤＣＫ（図１２）によってビ
デオ合成部１１７に保持される。フォームオーバレイが
あるならば、リードアウトメモリ１１０のアドレスを、
フォームオーバレイチャネル領域１１９に設定し、選択
されたビデオバッファ内のＩＤからビデオデータを読み
出し、引き続くＶＤＣＫによってビデオ合成部１１７に
保持する。ここに上述の保持されていたビデオデータと
合成される。引き続くビデオストローブ信号ＶＤＯＳ
（図１２）の立ち下がりで、第１段レジスタ（ホールド
レジスタ）１２１内のデータを第２段レジスタ（出力レ
ジスタ）１２２に転送し、引き続くビデオストローブ信
号ＶＤＯＳの立ち上がりで、プリンタ８へ１ワードのビ
デオデータを転送する。その時、ホールドレジスタ１２
１では、前記と同様に各チャネルから１ワードのデータ
（ｎ＋１）を保持し、さらに合成する。上記一連の転送
は、制御フラグ（Ｆ１，Ｆ０）が（１，１）になるまで
続けられる。
合成部の動作を説明するための図である。ビデオ合成部
１１７（図９）は、２つのステージ、すなわち第１ステ
ージ（第１段レジスタ１２１）と第２ステージ（第２段
レジスタ１２２）とで構成され、ビデオデータの読み出
しは、２つのチャネル（ビデオデータチャネル（１１
８）とフォームオーバレイチャネル（１１９））からの
ＩＤ情報によって実行される。このビデオデータチャネ
ルに格納されているＩＤにより選択されたビデオバッフ
ァ２１内のページから読み出されたビデオデータは、ビ
デオ転送の基本クロックＶＤＣＫ（図１２）によってビ
デオ合成部１１７に保持される。フォームオーバレイが
あるならば、リードアウトメモリ１１０のアドレスを、
フォームオーバレイチャネル領域１１９に設定し、選択
されたビデオバッファ内のＩＤからビデオデータを読み
出し、引き続くＶＤＣＫによってビデオ合成部１１７に
保持する。ここに上述の保持されていたビデオデータと
合成される。引き続くビデオストローブ信号ＶＤＯＳ
（図１２）の立ち下がりで、第１段レジスタ（ホールド
レジスタ）１２１内のデータを第２段レジスタ（出力レ
ジスタ）１２２に転送し、引き続くビデオストローブ信
号ＶＤＯＳの立ち上がりで、プリンタ８へ１ワードのビ
デオデータを転送する。その時、ホールドレジスタ１２
１では、前記と同様に各チャネルから１ワードのデータ
（ｎ＋１）を保持し、さらに合成する。上記一連の転送
は、制御フラグ（Ｆ１，Ｆ０）が（１，１）になるまで
続けられる。
【００６０】図１３および図１４はビットマップメモリ
からビデオバッファへのデータ転送動作を表すフローチ
ャートであり、図１５および図１６はビデオバッファか
らプリンタへのデータ転送動作を表すフローチャートで
あり、図１７および図１８は図１５のステップＳ１から
分岐するルートでのデータ転送動作を表すフローチャー
トであり、図１９および図２０は図１５のステップＳ２
から分岐するルートでのデータ転送動作を表すフローチ
ャートであり、図２１および図２２は図１７のステップ
Ｓ１から分岐するルートでのデータ転送動作を表すフロ
ーチャートである。
からビデオバッファへのデータ転送動作を表すフローチ
ャートであり、図１５および図１６はビデオバッファか
らプリンタへのデータ転送動作を表すフローチャートで
あり、図１７および図１８は図１５のステップＳ１から
分岐するルートでのデータ転送動作を表すフローチャー
トであり、図１９および図２０は図１５のステップＳ２
から分岐するルートでのデータ転送動作を表すフローチ
ャートであり、図２１および図２２は図１７のステップ
Ｓ１から分岐するルートでのデータ転送動作を表すフロ
ーチャートである。
【００６１】なお、各図において、ステップ１（Ｓ
１）、ステップ２（Ｓ２）、ステップ３（Ｓ３）…の内
容は、図中に詳しく記載したとおりである。図１３およ
び図１４の動作では、ＣＰＵ１より指定したビデオバッ
ファ２１のＩＤに対して、ビットマップメモリ２２より
ビデオデータを転送する。この転送は、図５および図６
に示す、ＣＰＵ１からのコントロールデータに従ってフ
ライバイ転送部１３により自律的に実行される。
１）、ステップ２（Ｓ２）、ステップ３（Ｓ３）…の内
容は、図中に詳しく記載したとおりである。図１３およ
び図１４の動作では、ＣＰＵ１より指定したビデオバッ
ファ２１のＩＤに対して、ビットマップメモリ２２より
ビデオデータを転送する。この転送は、図５および図６
に示す、ＣＰＵ１からのコントロールデータに従ってフ
ライバイ転送部１３により自律的に実行される。
【００６２】図１５および図１６の動作では、図１３お
よび図１４の動作でビデオバッファ２１に格納されたビ
デオデータを、リードアウトメモリ１１０上に指定され
たＩＤの順番にプリンタ８へ読み出す。この動作は既に
示した図８および図９の構成部分により行われる。ステ
ップＳ４とＳ７での垂直同期信号ＶＳと水平同期信号Ｈ
Ｓは、プリンタ８より出力される。またコントロールデ
ータＡ３０およびＡ２９に相当する制御フラグＦ１およ
びＦ０に従って自律的にプリンタ８への転送制御がなさ
れる（ステップＳ１０，Ｓ１４，Ｓ１５およびＳ１
６）。
よび図１４の動作でビデオバッファ２１に格納されたビ
デオデータを、リードアウトメモリ１１０上に指定され
たＩＤの順番にプリンタ８へ読み出す。この動作は既に
示した図８および図９の構成部分により行われる。ステ
ップＳ４とＳ７での垂直同期信号ＶＳと水平同期信号Ｈ
Ｓは、プリンタ８より出力される。またコントロールデ
ータＡ３０およびＡ２９に相当する制御フラグＦ１およ
びＦ０に従って自律的にプリンタ８への転送制御がなさ
れる（ステップＳ１０，Ｓ１４，Ｓ１５およびＳ１
６）。
【００６３】なお、図１５および図１６の動作は、プリ
ンタ８でプリントすべきイメージにフォームオーバレイ
が含まれておらず（ステップＳ１の結果がＮＯ）、か
つ、そのイメージがＡ４サイズ以下の用紙にプリントさ
れる（ステップＳ２の結果がＮＯ）場合について示して
いる。プリンタ８でプリントすべきイメージにフォーム
オーバレイが含まれており（図１５のステップＳ１の結
果がＹＥＳ）、かつ、そのイメージがＡ４サイズ以下の
用紙にプリントされる（図１５のステップＳ２の結果が
ＮＯ）場合の動作については、図１７および図１８に示
す。
ンタ８でプリントすべきイメージにフォームオーバレイ
が含まれておらず（ステップＳ１の結果がＮＯ）、か
つ、そのイメージがＡ４サイズ以下の用紙にプリントさ
れる（ステップＳ２の結果がＮＯ）場合について示して
いる。プリンタ８でプリントすべきイメージにフォーム
オーバレイが含まれており（図１５のステップＳ１の結
果がＹＥＳ）、かつ、そのイメージがＡ４サイズ以下の
用紙にプリントされる（図１５のステップＳ２の結果が
ＮＯ）場合の動作については、図１７および図１８に示
す。
【００６４】さらに、プリンタ８でプリントすべきイメ
ージにフォームオーバレイが含まれておらず（図１５の
ステップＳ１の結果がＮＯ）、かつ、そのイメージがＡ
４サイズ以上の用紙にプリントされる（図１５のステッ
プＳ２の結果がＹＥＳ）場合の動作については図１９お
よび図２０に示す。さらにまた、プリンタ８でプリント
すべきイメージにフォームオーバレイが含まれており
（図１５のステップＳ１の結果がＹＥＳ）、かつ、その
イメージがＡ４サイズ以上の用紙にプリントされる（図
１７のステップＳ１の結果がＹＥＳ）場合の動作につい
ては、図２１および図２２に示す。
ージにフォームオーバレイが含まれておらず（図１５の
ステップＳ１の結果がＮＯ）、かつ、そのイメージがＡ
４サイズ以上の用紙にプリントされる（図１５のステッ
プＳ２の結果がＹＥＳ）場合の動作については図１９お
よび図２０に示す。さらにまた、プリンタ８でプリント
すべきイメージにフォームオーバレイが含まれており
（図１５のステップＳ１の結果がＹＥＳ）、かつ、その
イメージがＡ４サイズ以上の用紙にプリントされる（図
１７のステップＳ１の結果がＹＥＳ）場合の動作につい
ては、図２１および図２２に示す。
【００６５】図２３はバッファライト制御部１１５の概
要を示す回路図である。本図に示すとおり、バッファラ
イト制御部１１５の主要部は第１のＡＮＤゲート群１３
１と、第２のＡＮＤゲート群１３２と、ＯＲゲート群１
３３とからなる。本図中に示される信号の意味は次のと
おりである。 ＷＩＤＯ−３：バッファライト制御部１１５へのライト
ＩＤ ＷＥＯ−１５：個々のビデオバッファ２１へのライトイ
ネーブル ＲＥＯ−１５：個々のビデオバッファ２１へのリセット
ライトポインタ ＶＢＷＣＯ−１５：個々のビデオバッファへのライトク
ロック ＶＢＷ ：バッファライト制御部１１５へのビデオバッ
ファライトクロック ＶＢＲＷ：バッファライト制御部１１５へのビデオバッ
ファリセットライトポインタ すなわちＷＩＤＯ−３は、ライトＩＤレジスタ１１４か
らバッファライト制御部１１５への出力データであり、
一例を図２４に示す。ＷＥＯ−１５は、ビデオバッファ
２１の各ページ（ＩＤ）に与えられるライトイネーブル
信号である。ＲＷＯ−１５は、ビデオバッファ２１の各
ページに書き込みを行うときにまずビデオバッファ２１
内のライトアドレスポインタをリセットするものであ
る。ＶＢＷＣＯ−１５は、ビデオバッファ２１の各ペー
ジ（ＩＤ）に与えるライトクロックである。ＶＢＷは、
ビデオバッファ２１に与えるライトクロックである。Ｖ
ＢＲＷは、ＣＰＵ１から上記のリセットを指示する信号
であり、ＲＷＯ−１５の元の信号である。これをデコー
ドして上記ＲＷＯ−１５が得られる。
要を示す回路図である。本図に示すとおり、バッファラ
イト制御部１１５の主要部は第１のＡＮＤゲート群１３
１と、第２のＡＮＤゲート群１３２と、ＯＲゲート群１
３３とからなる。本図中に示される信号の意味は次のと
おりである。 ＷＩＤＯ−３：バッファライト制御部１１５へのライト
ＩＤ ＷＥＯ−１５：個々のビデオバッファ２１へのライトイ
ネーブル ＲＥＯ−１５：個々のビデオバッファ２１へのリセット
ライトポインタ ＶＢＷＣＯ−１５：個々のビデオバッファへのライトク
ロック ＶＢＷ ：バッファライト制御部１１５へのビデオバッ
ファライトクロック ＶＢＲＷ：バッファライト制御部１１５へのビデオバッ
ファリセットライトポインタ すなわちＷＩＤＯ−３は、ライトＩＤレジスタ１１４か
らバッファライト制御部１１５への出力データであり、
一例を図２４に示す。ＷＥＯ−１５は、ビデオバッファ
２１の各ページ（ＩＤ）に与えられるライトイネーブル
信号である。ＲＷＯ−１５は、ビデオバッファ２１の各
ページに書き込みを行うときにまずビデオバッファ２１
内のライトアドレスポインタをリセットするものであ
る。ＶＢＷＣＯ−１５は、ビデオバッファ２１の各ペー
ジ（ＩＤ）に与えるライトクロックである。ＶＢＷは、
ビデオバッファ２１に与えるライトクロックである。Ｖ
ＢＲＷは、ＣＰＵ１から上記のリセットを指示する信号
であり、ＲＷＯ−１５の元の信号である。これをデコー
ドして上記ＲＷＯ−１５が得られる。
【００６６】図２４は図２３の回路に与える入力データ
を示す図である。上記ＷＩＤＯ−３と各ＩＤの対応例を
示す。図２５はバッファリード制御部１１３の概要を示
す回路図である。本図に示すとおり、バッファリード制
御部１１３の主要部は第１のＡＮＤゲート群１４１と、
第２のＡＮＤゲート群１４２と、ＯＲゲート群１４３と
からなる。本図中に示される信号の意味は次のとおりで
ある。
を示す図である。上記ＷＩＤＯ−３と各ＩＤの対応例を
示す。図２５はバッファリード制御部１１３の概要を示
す回路図である。本図に示すとおり、バッファリード制
御部１１３の主要部は第１のＡＮＤゲート群１４１と、
第２のＡＮＤゲート群１４２と、ＯＲゲート群１４３と
からなる。本図中に示される信号の意味は次のとおりで
ある。
【００６７】ＲＩＤＯ−１５：バッファリード制御部１
１３へのリードＩＤ ＲＲＯ−１５：個々のビデオバッファ２１へのリセット
リードポインタ ＲＥＯ−１５：個々のビデオバッファ２１へのリードイ
ネーブル ＶＢＲＣＯ−１５：個々のビデオバッファ２１へのリー
ドクロック ＶＢＲ ：バッファリード制御部１１３へのビデオバッ
ファリードクロック ＶＢＲＲ：バッファリード制御部１１３へのビデオバッ
ファリードリセットポインタ すなわちＲＩＤＯ−３は、リードアウトメモリ１１０か
らバッファリード制御部１１３への出力データであり、
一例を図２６に示す。ＲＥＯ−１５は、ビデオバッファ
２１の各ページ（ＩＤ）に与えられるリードイネーブル
信号である。ＲＲＯ−１５は、ビデオバッファ２１の各
ページから読み出しを行うときにまずビデオバッファ２
１内のリードアドレスポインタをリセットするものであ
る。ＶＢＲＣＯ−１５は、ビデオバッファ２１の各ペー
ジ（ＩＤ）に与えるリードクロックである。ＶＢＲは、
ビデオバッファ２１に与えるリードクロックである。Ｖ
ＢＲＲは、データのリード時にＣＰＵ１から上記リセッ
トを指示する信号であり、ＲＲＯ−１５の元の信号であ
る。これをデコードして上記ＲＲＯ−１５が得られる。
１３へのリードＩＤ ＲＲＯ−１５：個々のビデオバッファ２１へのリセット
リードポインタ ＲＥＯ−１５：個々のビデオバッファ２１へのリードイ
ネーブル ＶＢＲＣＯ−１５：個々のビデオバッファ２１へのリー
ドクロック ＶＢＲ ：バッファリード制御部１１３へのビデオバッ
ファリードクロック ＶＢＲＲ：バッファリード制御部１１３へのビデオバッ
ファリードリセットポインタ すなわちＲＩＤＯ−３は、リードアウトメモリ１１０か
らバッファリード制御部１１３への出力データであり、
一例を図２６に示す。ＲＥＯ−１５は、ビデオバッファ
２１の各ページ（ＩＤ）に与えられるリードイネーブル
信号である。ＲＲＯ−１５は、ビデオバッファ２１の各
ページから読み出しを行うときにまずビデオバッファ２
１内のリードアドレスポインタをリセットするものであ
る。ＶＢＲＣＯ−１５は、ビデオバッファ２１の各ペー
ジ（ＩＤ）に与えるリードクロックである。ＶＢＲは、
ビデオバッファ２１に与えるリードクロックである。Ｖ
ＢＲＲは、データのリード時にＣＰＵ１から上記リセッ
トを指示する信号であり、ＲＲＯ−１５の元の信号であ
る。これをデコードして上記ＲＲＯ−１５が得られる。
【００６８】図２６は図２５の回路に与える入力データ
を示す図である。上記ＲＩＤＯ−３と各ＩＤの対応例を
示す。図２７は図９に示すビデオバッファ２１の詳細例
を示す図である。図中、ＩＶはＩＮ−ＶＩＤＥＯ、ＯＶ
はＯＵＴ−ＶＩＤＥＯを表す。図中の５つのＦＩＦＯ１
５１…１５５のうち、ＦＩＦＯ１５１，１５２，１５４
および１５５はビデオデータを格納し、ＦＩＦＯ１５３
はコントロールデータＡ３０およびＡ２９による制御フ
ラグＦ１およびＦ０を格納する。なお、本図の構成は図
９におけるＩＤ＝０，ＩＤ＝１…ＩＤ＝１５における１
つのＩＤについての構成を示すものであり、ビデオバッ
ファ２１としては、図２７の構成のメモリを１６組有す
ることになる。ＦＩＦＯ内でＩＥおよびＯＥはそれぞれ
Ｉｎｐｕｔ ＥｎａｂｌｅおよびＯｕｔｐｕｔ Ｅｎａ
ｂｌｅであり、本例では、それぞれＷＥおよびＲＥと各
１つのピンを共用する。
を示す図である。上記ＲＩＤＯ−３と各ＩＤの対応例を
示す。図２７は図９に示すビデオバッファ２１の詳細例
を示す図である。図中、ＩＶはＩＮ−ＶＩＤＥＯ、ＯＶ
はＯＵＴ−ＶＩＤＥＯを表す。図中の５つのＦＩＦＯ１
５１…１５５のうち、ＦＩＦＯ１５１，１５２，１５４
および１５５はビデオデータを格納し、ＦＩＦＯ１５３
はコントロールデータＡ３０およびＡ２９による制御フ
ラグＦ１およびＦ０を格納する。なお、本図の構成は図
９におけるＩＤ＝０，ＩＤ＝１…ＩＤ＝１５における１
つのＩＤについての構成を示すものであり、ビデオバッ
ファ２１としては、図２７の構成のメモリを１６組有す
ることになる。ＦＩＦＯ内でＩＥおよびＯＥはそれぞれ
Ｉｎｐｕｔ ＥｎａｂｌｅおよびＯｕｔｐｕｔ Ｅｎａ
ｂｌｅであり、本例では、それぞれＷＥおよびＲＥと各
１つのピンを共用する。
【００６９】かくして、図の左から入力されたビットマ
ップメモリ２２からのビデオデータ（Ａ３０，Ａ２９と
共に）は、制御信号に従ってビデオバッファ２１にライ
トされ、またリードされる。リードされたビデオデータ
（Ｆ１，Ｆ０と共に）はビデオ合成部１１７に出力され
る。なお、ビデオバッファ用の上記ＦＩＦＯとしては、
沖電気（株）社製の "ビデオフレームメモリ" （ＭＳＭ
５１８２２１）を用いることができる。
ップメモリ２２からのビデオデータ（Ａ３０，Ａ２９と
共に）は、制御信号に従ってビデオバッファ２１にライ
トされ、またリードされる。リードされたビデオデータ
（Ｆ１，Ｆ０と共に）はビデオ合成部１１７に出力され
る。なお、ビデオバッファ用の上記ＦＩＦＯとしては、
沖電気（株）社製の "ビデオフレームメモリ" （ＭＳＭ
５１８２２１）を用いることができる。
【００７０】図２８はアドレスラッチ部１１の具体例を
示す図である。アドレスラッチ部１１の主要部は、図示
するとおり、２つのＡＮＤゲート１６１，１６２と、Ｏ
Ｒゲート１６３と、Ｄ−フリップフロップ１６４と、バ
ッファ１６５とからなる。本図中の信号の意味は下記の
とおりである。 ・＊ＴＳ ：ＣＰＵ１のバス転送スタート信号 ・ＳＡｎ ：システムアドレスバスＳＡ＜２−２０＞ ・ＢＣＬＫ：バスクロック ・ＭＡｎ ：メモリアドレスＭＡ＜２−２０＞ なお＜２−２０＞は、使用するビットの番号であるが、
これは一例である。
示す図である。アドレスラッチ部１１の主要部は、図示
するとおり、２つのＡＮＤゲート１６１，１６２と、Ｏ
Ｒゲート１６３と、Ｄ−フリップフロップ１６４と、バ
ッファ１６５とからなる。本図中の信号の意味は下記の
とおりである。 ・＊ＴＳ ：ＣＰＵ１のバス転送スタート信号 ・ＳＡｎ ：システムアドレスバスＳＡ＜２−２０＞ ・ＢＣＬＫ：バスクロック ・ＭＡｎ ：メモリアドレスＭＡ＜２−２０＞ なお＜２−２０＞は、使用するビットの番号であるが、
これは一例である。
【００７１】図２９はデータラッチ部１２の具体例を示
す図である。データラッチ部１２の主要部は、図示する
とおり、２つのＡＮＤゲート１７１，１７２と、ＯＲゲ
ート１７３と、Ｄ−フリップフロップ１７４と、バッフ
ァ１７５とからなる。図３０はフライバイ転送制御部１
３内の、データラッチ部１２に関連する部分を示す図で
ある。フライバイ制御部１３は図示するとおり、２つの
ＡＮＤゲート１８１，１８２と、ＯＲゲート１８３と、
２つのＤ−フリップフロップ１８４，１８５とからな
る。図２９のデータラッチ部１２とは、信号ＭＦＮ０と
＊ＭＦＮ１で接続される。
す図である。データラッチ部１２の主要部は、図示する
とおり、２つのＡＮＤゲート１７１，１７２と、ＯＲゲ
ート１７３と、Ｄ−フリップフロップ１７４と、バッフ
ァ１７５とからなる。図３０はフライバイ転送制御部１
３内の、データラッチ部１２に関連する部分を示す図で
ある。フライバイ制御部１３は図示するとおり、２つの
ＡＮＤゲート１８１，１８２と、ＯＲゲート１８３と、
２つのＤ−フリップフロップ１８４，１８５とからな
る。図２９のデータラッチ部１２とは、信号ＭＦＮ０と
＊ＭＦＮ１で接続される。
【００７２】図２９と図３０に示される各信号の意味は
下記のとおりである。 ・ＳＤｎ ：システムデータ＜０−３１＞（３２ビ
ットの場合） ・ＭＦＮ＜１，０＞：メモリファンクションコード ・ＢＣＬＫ ：バスクロック ・＊ＭＩＲＯＥ：バッファ１７５のアウトプットイネー
ブル ・＊ＴＳ ：ＣＰＵ１のバス転送スタート信号 ・Ｒ／Ｗ ：ＣＰＵ１のリード／ライト制御信号 ・ＳＡ＜３１，２８，２７＞：ＣＰＵ１のアドレスの上
位ビット（コントロールデータ） 上記メモリファンクションコード（ＭＦＮ）が示す機能
は、図３０内の右端に示す。
下記のとおりである。 ・ＳＤｎ ：システムデータ＜０−３１＞（３２ビ
ットの場合） ・ＭＦＮ＜１，０＞：メモリファンクションコード ・ＢＣＬＫ ：バスクロック ・＊ＭＩＲＯＥ：バッファ１７５のアウトプットイネー
ブル ・＊ＴＳ ：ＣＰＵ１のバス転送スタート信号 ・Ｒ／Ｗ ：ＣＰＵ１のリード／ライト制御信号 ・ＳＡ＜３１，２８，２７＞：ＣＰＵ１のアドレスの上
位ビット（コントロールデータ） 上記メモリファンクションコード（ＭＦＮ）が示す機能
は、図３０内の右端に示す。
【００７３】図３１および図３２は本発明に係るプリン
タ制御装置の詳細例を示す図である。本図に示す実際の
プリンタ制御装置における主要な構成ブロックには参照
番号２０１…２１５を付して示す。各参照番号で示され
信号とその意味は次のとおりである。なお、既に説明済
みのブロックについては、既に用いた参照番号を併記す
る。
タ制御装置の詳細例を示す図である。本図に示す実際の
プリンタ制御装置における主要な構成ブロックには参照
番号２０１…２１５を付して示す。各参照番号で示され
信号とその意味は次のとおりである。なお、既に説明済
みのブロックについては、既に用いた参照番号を併記す
る。
【００７４】 ２０１−ＤＥＶＥＸＰ：入出力拡張用スロット ２０２−ＤＥＶＡＢ：デバイスアドレスバッファ ２０３−ＰＭＡＲ ：メモリアドレスラッチ（＝１１） ２０４−ＰＭＤＲ ：メモリ入力データラッチ（＝１２） ２０５−ＰＭＤＢ ：メモリ出力データバッファ（＝１０２） ２０６−ＳＲＩＣＡ：メモリ拡張用スロット ＳＲＩＣＢ ＳＲＯＣＡ ＳＲＯＣＢ ２０７−ＳＶＤＲ ：ビデオバッファ入力データラッチ ２０８−ＳＶＤＢ ：ビデオバッファ出力データラッチ ２０９−ＶＢＩＣＡ：ビデオバッファ拡張用スロット ＶＢＩＣＢ ＶＢＯＣＡ ＶＢＯＣＢ ２１０−ＶＢＷＣ ：ビデオバッファライト制御部（＝１１５） ２１１−ＶＢＲＣ ：ビデオバッファリード制御部（＝１１３） ２１２−ＶＤＯＲ ：ビデオ合成部（＝１１７） ２１３−ＤＤＱＩＤＴ：リードＩＤバッファ ２１４−ＶＱＩＤＳＲＡＭ：リードＩＤＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）（ ＝１１０） ２１５−ＦＢＤＩＤ：ライトＩＤレジスタ（＝１１４） ２１６ ：プリントモジュール（＝８） なお、プリントモジュール２１６としては、富士通社の
製品 "Ｆ６７２２" プリンタを用いることができる。
製品 "Ｆ６７２２" プリンタを用いることができる。
【００７５】最後に、本発明に基づくビデオバッファ２
１に関連する動作について具体例を挙げてさらに詳しく
説明する。 （Ａ）Ａ４サイズの１ページを印刷する場合 図３３、図３４および図３５を参照しながら説明する。
図３３はビデオバッファ２１内のデータ構成例を示す図
であり、図３４はリードアウトメモリ１１０の説明に用
いる図であり、図３５は具体的にデータを書き込んだリ
ードアウトメモリ１１０を示す図である。
１に関連する動作について具体例を挙げてさらに詳しく
説明する。 （Ａ）Ａ４サイズの１ページを印刷する場合 図３３、図３４および図３５を参照しながら説明する。
図３３はビデオバッファ２１内のデータ構成例を示す図
であり、図３４はリードアウトメモリ１１０の説明に用
いる図であり、図３５は具体的にデータを書き込んだリ
ードアウトメモリ１１０を示す図である。
【００７６】１）ホスト７からコードデータをビットマ
ップメモリ２２に展開する。 ２）転送すべきビデオバッファ２１のＩＤをライトＩＤ
レジスタ１１４にセットする。 ３）ライトＩＤレジスタ１１４からバッファライト制御
部１１５へＩＤをロードする。
ップメモリ２２に展開する。 ２）転送すべきビデオバッファ２１のＩＤをライトＩＤ
レジスタ１１４にセットする。 ３）ライトＩＤレジスタ１１４からバッファライト制御
部１１５へＩＤをロードする。
【００７７】４）ロードされたライトＩＤにより選択さ
れたビデオバッファ２１に対する各種制御信号のゲート
を開ける（図２３、図２４のビデオバッファ選択回路参
照）。 ５）ビットマップメモリ２２からデータのフライバイ転
送を開始する。 ６）ページの最終でＡ３０，２９を（１，１）にセット
して転送を終了する（図３３参照）。
れたビデオバッファ２１に対する各種制御信号のゲート
を開ける（図２３、図２４のビデオバッファ選択回路参
照）。 ５）ビットマップメモリ２２からデータのフライバイ転
送を開始する。 ６）ページの最終でＡ３０，２９を（１，１）にセット
して転送を終了する（図３３参照）。
【００７８】７）印刷すべきページが格納されているビ
デオバッファ２１のＩＤを、リードアウトメモリ１１０
のアドレスロケーション００H に書き込む。 ８）プリンタエンジン８より信号ＨＳとＶＳを入力す
る。リードアウトメモリ１１０のアドレスラインをカウ
ンタ１１１側に切り換え、カウンタ初期値００Hをロー
ドする。
デオバッファ２１のＩＤを、リードアウトメモリ１１０
のアドレスロケーション００H に書き込む。 ８）プリンタエンジン８より信号ＨＳとＶＳを入力す
る。リードアウトメモリ１１０のアドレスラインをカウ
ンタ１１１側に切り換え、カウンタ初期値００Hをロー
ドする。
【００７９】９）リードアウトメモリ１１０のロケーシ
ョン００H にセットしたリードＩＤを、バッファリード
制御部１１３にロードする。 １０）ロードされたリードＩＤにより選択されたビデオ
バッファ２１に対する各種制御信号のゲートを開ける
（図２９、図３０のビデオバッファ選択回路参照）。 １１）ビデオバッファ２１よりプリンタエンジン８へビ
デオデータを転送開始する。
ョン００H にセットしたリードＩＤを、バッファリード
制御部１１３にロードする。 １０）ロードされたリードＩＤにより選択されたビデオ
バッファ２１に対する各種制御信号のゲートを開ける
（図２９、図３０のビデオバッファ選択回路参照）。 １１）ビデオバッファ２１よりプリンタエンジン８へビ
デオデータを転送開始する。
【００８０】１２）制御フラグ（Ｆ１，Ｆ０）＝（１，
１）を検知すると転送を終了し、リードアウトメモリ１
１０のアドレスラインをシステムバス（ＳＡ）側へ切り
換える。 さらにビデオバッファ２１のＩＤ＝２とＩＤ＝３に格納
されるＡ３サイズのビデオデータと、ＩＤ＝０とＩＤ＝
１に格納されるＡ３サイズのフォームオーバレイデータ
とを読み出す場合を例にとると、図３４のリードアウト
メモリ１１０に対し、図３５に示す対応のＩＤを書き込
むことになる。
１）を検知すると転送を終了し、リードアウトメモリ１
１０のアドレスラインをシステムバス（ＳＡ）側へ切り
換える。 さらにビデオバッファ２１のＩＤ＝２とＩＤ＝３に格納
されるＡ３サイズのビデオデータと、ＩＤ＝０とＩＤ＝
１に格納されるＡ３サイズのフォームオーバレイデータ
とを読み出す場合を例にとると、図３４のリードアウト
メモリ１１０に対し、図３５に示す対応のＩＤを書き込
むことになる。
【００８１】（Ｂ）Ａ３サイズの１ページを印刷する場
合 ただし、そのビデオデータをビデオバッファ２１のＩＤ
＝５とＩＤ＝８に格納されているものとする。 １）ホスト７からのコードデータをビットマップメモリ
２２に展開（Ａ３半ページ分）する。
合 ただし、そのビデオデータをビデオバッファ２１のＩＤ
＝５とＩＤ＝８に格納されているものとする。 １）ホスト７からのコードデータをビットマップメモリ
２２に展開（Ａ３半ページ分）する。
【００８２】２）ＷＩＤ＝（０，１，０，１）（図２４
参照）をライトＩＤレジスタ１１４にセットする（ＩＤ
＝５）。 ３）ライトＩＤレジスタ１１４から、バッファライト制
御部１１５へＩＤをロードする。 ４）ビデオバッファ２１のＩＤ＝５に対する各種制御信
号のゲートを開ける（図２３、図２４のビデオバッファ
選択回路参照）。
参照）をライトＩＤレジスタ１１４にセットする（ＩＤ
＝５）。 ３）ライトＩＤレジスタ１１４から、バッファライト制
御部１１５へＩＤをロードする。 ４）ビデオバッファ２１のＩＤ＝５に対する各種制御信
号のゲートを開ける（図２３、図２４のビデオバッファ
選択回路参照）。
【００８３】５）ビットマップメモリ２２からデータの
フライバイ転送を開始する。 ６）ビデオバッファ２１の最終で（Ａ３０，２９）を
（１，０）にセットして転送を終了する。 ７）ホスト７からのコードデータを、ビットマップメモ
リ２２に展開（Ａ３の後半の半ページ分）する。
フライバイ転送を開始する。 ６）ビデオバッファ２１の最終で（Ａ３０，２９）を
（１，０）にセットして転送を終了する。 ７）ホスト７からのコードデータを、ビットマップメモ
リ２２に展開（Ａ３の後半の半ページ分）する。
【００８４】８）ＷＩＤ＝（１，０，０，０）（図２４
参照）をライトＩＤレジスタ１１４にセットする（ＩＤ
＝８）。 ９）ライトＩＤレジスタ１１４からバッファライト制御
部１１５へＩＤをロードする。 １０）ビットマップメモリ２２からデータのフライバイ
転送を開始する。
参照）をライトＩＤレジスタ１１４にセットする（ＩＤ
＝８）。 ９）ライトＩＤレジスタ１１４からバッファライト制御
部１１５へＩＤをロードする。 １０）ビットマップメモリ２２からデータのフライバイ
転送を開始する。
【００８５】１１）ページの最終で（Ａ３０，２９）を
（１，１）にセットして転送を終了する（図３３参
照）。 １２）ＲＩＤ（０，１，０，１）（図２６参照）をリー
ドアウトメモリ１１０のアドレスロケーション００
H に、ＲＩＤ（１，０，０，０）をリードアウトメモリ
１１０のアドレスロケーション０１H に書き込む。
（１，１）にセットして転送を終了する（図３３参
照）。 １２）ＲＩＤ（０，１，０，１）（図２６参照）をリー
ドアウトメモリ１１０のアドレスロケーション００
H に、ＲＩＤ（１，０，０，０）をリードアウトメモリ
１１０のアドレスロケーション０１H に書き込む。
【００８６】１３）プリンタエンジン８より信号ＨＳと
ＶＳを入力する。リードアウトメモリ１１０のアドレス
ラインをカウンタ１１１側に切り換え、カウンタ初期値
００ H をロードする。 １４）リードアウトメモリ１１０のロケーション００H
にセットしたＲＩＤ（０，１，０，１）を、バッファリ
ード制御部１１３にロードする。
ＶＳを入力する。リードアウトメモリ１１０のアドレス
ラインをカウンタ１１１側に切り換え、カウンタ初期値
００ H をロードする。 １４）リードアウトメモリ１１０のロケーション００H
にセットしたＲＩＤ（０，１，０，１）を、バッファリ
ード制御部１１３にロードする。
【００８７】１５）ビデオバッファ２１のＩＤ＝５に対
する各種制御信号のゲートを開ける（図２５、図２６の
ビデオバッファ選択回路参照）。 １６）ビデオバッファ２１よりプリンタエンジン８へ、
ビデオデータの転送を開始する。 １７）制御フラグ（Ｆ１，Ｆ０）＝（１，０）を検知す
ると、カウンタ１１１をカウントＵＰして、アドレスロ
ケーション０１H にセットしたＲＩＤ（１，０，０，
０）をバッファリード制御部１１３にロードする。
する各種制御信号のゲートを開ける（図２５、図２６の
ビデオバッファ選択回路参照）。 １６）ビデオバッファ２１よりプリンタエンジン８へ、
ビデオデータの転送を開始する。 １７）制御フラグ（Ｆ１，Ｆ０）＝（１，０）を検知す
ると、カウンタ１１１をカウントＵＰして、アドレスロ
ケーション０１H にセットしたＲＩＤ（１，０，０，
０）をバッファリード制御部１１３にロードする。
【００８８】１８）ビデオバッファ２１のＩＤ＝８に対
する各種制御信号のゲートを開にする（図２５、図２６
のビデオバッファ選択回路参照）。 １９）ビデオバッファ２１よりプリンタエンジン８へ、
ビデオデータの転送を開始する。 ２０）制御フラグ（Ｆ１，Ｆ０）＝（１，１）を検知す
ると転送を終了する。リードアウトメモリ１１０のアド
レスラインを、システムバス（ＳＡ）側へ切り換える。
する各種制御信号のゲートを開にする（図２５、図２６
のビデオバッファ選択回路参照）。 １９）ビデオバッファ２１よりプリンタエンジン８へ、
ビデオデータの転送を開始する。 ２０）制御フラグ（Ｆ１，Ｆ０）＝（１，１）を検知す
ると転送を終了する。リードアウトメモリ１１０のアド
レスラインを、システムバス（ＳＡ）側へ切り換える。
【００８９】このようにＡ３サイズの印刷では、ビデオ
バッファ２１のＩＤが２組必要であり、前半半ページの
最終に制御フラグ（Ｆ１，Ｆ０）＝（１，０）が書き込
まれる。なお、書き込むビデオバッファのＩＤは連続で
無くても良い。つまり任意のビデオバッファのＩＤを選
べる。ただし、そのＩＤからはデータが既に読み出され
ていることを要する。
バッファ２１のＩＤが２組必要であり、前半半ページの
最終に制御フラグ（Ｆ１，Ｆ０）＝（１，０）が書き込
まれる。なお、書き込むビデオバッファのＩＤは連続で
無くても良い。つまり任意のビデオバッファのＩＤを選
べる。ただし、そのＩＤからはデータが既に読み出され
ていることを要する。
【００９０】（Ｃ）両面印刷をする場合 図３６は両面印刷の場合の制御を説明するための図であ
る。プリンタエンジン８の印刷パス内に続けて２枚の用
紙が連続的に搬送される。両面印刷のシーケンスは一般
に第１、第３ページを印刷し、バックパスでその用紙を
戻してから再び第２、第４ページを印刷する。
る。プリンタエンジン８の印刷パス内に続けて２枚の用
紙が連続的に搬送される。両面印刷のシーケンスは一般
に第１、第３ページを印刷し、バックパスでその用紙を
戻してから再び第２、第４ページを印刷する。
【００９１】図３６を参照すると、その上欄では、第１
ページ入力、第２ページ入力…が、例えばビデオバッフ
ァのＩＤ＝０、ＩＤ＝１…に格納されているものとす
る。そうすると、プリント時には、第１ページ出力（Ｉ
Ｄ＝０）→第３ページ出力（ＩＤ＝２）→第２ページ出
力（ＩＤ＝１）→第４ページ出力（ＩＤ＝３）→のよう
にビデオデータ（プリントデータ）が読み出され、第１
から第４ページ分の両面印刷が完了する。
ページ入力、第２ページ入力…が、例えばビデオバッフ
ァのＩＤ＝０、ＩＤ＝１…に格納されているものとす
る。そうすると、プリント時には、第１ページ出力（Ｉ
Ｄ＝０）→第３ページ出力（ＩＤ＝２）→第２ページ出
力（ＩＤ＝１）→第４ページ出力（ＩＤ＝３）→のよう
にビデオデータ（プリントデータ）が読み出され、第１
から第４ページ分の両面印刷が完了する。
【００９２】その後は同様に第５ページ出力（ＩＤ＝
０）→第７ページ出力（ＩＤ＝１）…のように続く。な
お、第５ページ出力や第７ページ出力がＩＤ＝０やＩＤ
＝１から読み出されているのは、ＩＤ＝０やＩＤ＝１が
既に空になっておりここを利用して第５および第７ペー
ジ分のビデオデータが書き込まれたからである。仮に第
１ページ（ＩＤ＝０）がフォームオーバレイのように固
定的なデータであり何度も繰り返し使用される可能性が
あるならば、第５ページ分のデータはＩＤ＝０でなく、
例えばＩＤ＝４に格納されることになる。
０）→第７ページ出力（ＩＤ＝１）…のように続く。な
お、第５ページ出力や第７ページ出力がＩＤ＝０やＩＤ
＝１から読み出されているのは、ＩＤ＝０やＩＤ＝１が
既に空になっておりここを利用して第５および第７ペー
ジ分のビデオデータが書き込まれたからである。仮に第
１ページ（ＩＤ＝０）がフォームオーバレイのように固
定的なデータであり何度も繰り返し使用される可能性が
あるならば、第５ページ分のデータはＩＤ＝０でなく、
例えばＩＤ＝４に格納されることになる。
【００９３】
【発明の効果】以上説明したように本発明によれば、従
来のようなウェイトサイクルを挿入することなしにメモ
リのデータセットアップ時間を十分余裕をもって確保で
き、また同一メモリに対する同一アドレスでのリードア
フタライトが１バスサイクル以内の前半に完了できる。
このためプリンタの高速化が図れる。
来のようなウェイトサイクルを挿入することなしにメモ
リのデータセットアップ時間を十分余裕をもって確保で
き、また同一メモリに対する同一アドレスでのリードア
フタライトが１バスサイクル以内の前半に完了できる。
このためプリンタの高速化が図れる。
【００９４】さらにＣＰＵからのアドレスの上位ビット
にコントロールデータを含ませることによって、ＣＰＵ
を介在させないフライバイ制御が可能となり、データ転
送時におけるＣＰＵの負担を軽減できる。したがってＣ
ＰＵはその分、別の処理をできるようになるからプリン
タ全体として高速化が図れる。さらにまたビデオバッフ
ァを複数のページ（例えば１６ページ）によって構成
し、しかも任意のページにビデオデータを格納すると共
に任意のページからビデオデータを読み出せるので、フ
ォームオーバレイデータを含むプリントや両面プリント
等についても複雑な制御なしに対応できる。すなわち、
従来のプリンタ制御装置（図３７）によれば、ＣＰＵ１
は、ラインの終端やページの終端をカウンタを用いて検
出し、検出したカウント値を、予め定めた様々なカウン
ト値と比較し、一致する毎にラインやページを更新する
という動作を、ＲＡＭ３の先頭アドレスを更新しながら
行っていた。したがって、ＣＰＵ１の負荷は非常に重く
なり、高速のプリンタを実現できなかった。しかし、本
発明のリードアウトメモリ（ＩＤ格納レジスタ）を導入
し、これで複数ページのＩＤを持つビデオバッファ２１
から自律的にビデオデータを高速かつ連続して読み出す
ようにしたので、ＣＰＵ１はビデオデータの連続した読
み出しについて一切関与しなくてもよく、その結果、Ｃ
ＰＵ１の負荷は軽くなり、イメージデータの変換等のた
め仕事に専念できるので、プリンタ全体としては、単位
時間当たりのデータ処理量が飛躍的に増大する。
にコントロールデータを含ませることによって、ＣＰＵ
を介在させないフライバイ制御が可能となり、データ転
送時におけるＣＰＵの負担を軽減できる。したがってＣ
ＰＵはその分、別の処理をできるようになるからプリン
タ全体として高速化が図れる。さらにまたビデオバッフ
ァを複数のページ（例えば１６ページ）によって構成
し、しかも任意のページにビデオデータを格納すると共
に任意のページからビデオデータを読み出せるので、フ
ォームオーバレイデータを含むプリントや両面プリント
等についても複雑な制御なしに対応できる。すなわち、
従来のプリンタ制御装置（図３７）によれば、ＣＰＵ１
は、ラインの終端やページの終端をカウンタを用いて検
出し、検出したカウント値を、予め定めた様々なカウン
ト値と比較し、一致する毎にラインやページを更新する
という動作を、ＲＡＭ３の先頭アドレスを更新しながら
行っていた。したがって、ＣＰＵ１の負荷は非常に重く
なり、高速のプリンタを実現できなかった。しかし、本
発明のリードアウトメモリ（ＩＤ格納レジスタ）を導入
し、これで複数ページのＩＤを持つビデオバッファ２１
から自律的にビデオデータを高速かつ連続して読み出す
ようにしたので、ＣＰＵ１はビデオデータの連続した読
み出しについて一切関与しなくてもよく、その結果、Ｃ
ＰＵ１の負荷は軽くなり、イメージデータの変換等のた
め仕事に専念できるので、プリンタ全体としては、単位
時間当たりのデータ処理量が飛躍的に増大する。
【図１】本発明に基づくプリンタ制御装置の概要を図解
的に示す図である。
的に示す図である。
【図２】本発明に基づくプリンタ制御装置の実施例を示
す図である。
す図である。
【図３】図１の装置におけるデータ転送動作を表すタイ
ムチャートである。
ムチャートである。
【図４】図２の装置におけるクリアデータの書き込み動
作を表すタイムチャートである。
作を表すタイムチャートである。
【図５】図１に示す装置におけるコントロールデータの
一部の内容を示す図である。
一部の内容を示す図である。
【図６】図１に示す装置におけるコントロールデータの
他の一部の内容を示す図である。
他の一部の内容を示す図である。
【図７】図２の装置においてデータ転送に係る部分のみ
を抽出した図である。
を抽出した図である。
【図８】図２の装置におけるデータの読み出し制御部分
を表す図（その１）である。
を表す図（その１）である。
【図９】図２の装置におけるデータの読み出し制御部分
を表す図（その２）である。
を表す図（その２）である。
【図１０】図２の装置におけるフライバイ転送の詳細例
を示すタイムチャートである。
を示すタイムチャートである。
【図１１】図９におけるビデオ合成部の動作を説明する
ための図（その１）である。
ための図（その１）である。
【図１２】図９におけるビデオ合成部の動作を説明する
ための図（その２）である。
ための図（その２）である。
【図１３】ビットマップメモリからビデオバッファへの
データ転送動作を表すフローチャート（その１）であ
る。
データ転送動作を表すフローチャート（その１）であ
る。
【図１４】ビットマップメモリからビデオバッファへの
データ転送動作を表すフローチャート（その２）であ
る。
データ転送動作を表すフローチャート（その２）であ
る。
【図１５】ビデオバッファからプリンタへのデータ転送
動作を表すフローチャート（その１）である。
動作を表すフローチャート（その１）である。
【図１６】ビデオバッファからプリンタへのデータ転送
動作を表すフローチャート（その２）である。
動作を表すフローチャート（その２）である。
【図１７】図１５のステップＳ１から分岐するルートで
のデータ転送動作を表すフローチャート（その１）であ
る。
のデータ転送動作を表すフローチャート（その１）であ
る。
【図１８】図１５のステップＳ１から分岐するルートで
のデータ転送動作を表すフローチャート（その２）であ
る。
のデータ転送動作を表すフローチャート（その２）であ
る。
【図１９】図１５のステップＳ２から分岐するルートで
のデータ転送動作を表すフローチャート（その１）であ
る。
のデータ転送動作を表すフローチャート（その１）であ
る。
【図２０】図１５のステップＳ２から分岐するルートで
のデータ転送動作を表すフローチャート（その２）であ
る。
のデータ転送動作を表すフローチャート（その２）であ
る。
【図２１】図１７のステップＳ１から分岐するルートで
のデータ転送動作を表すフローチャート（その１）であ
る。
のデータ転送動作を表すフローチャート（その１）であ
る。
【図２２】図１７のステップＳ１から分岐するルートで
のデータ転送動作を表すフローチャート（その２）であ
る。
のデータ転送動作を表すフローチャート（その２）であ
る。
【図２３】バッファライト制御部１１５の概要を示す回
路図である。
路図である。
【図２４】図２３の回路に与える入力データを示す図で
ある。
ある。
【図２５】バッファリード制御部１１３の概要を示す回
路図である。
路図である。
【図２６】図２５の回路に与える入力データを示す図で
ある。
ある。
【図２７】図９に示すビデオバッファ２１の詳細例を示
す図である。
す図である。
【図２８】アドレスラッチ部１１の具体例を示す図であ
る。
る。
【図２９】データラッチ部１２の具体例を示す図であ
る。
る。
【図３０】フライバイ転送制御部内の、データラッチ部
１２に関連する部分を示す図である。
１２に関連する部分を示す図である。
【図３１】本発明に係るプリンタ制御装置の詳細例を示
す図（その１）である。
す図（その１）である。
【図３２】本発明に係るプリンタ制御装置の詳細例を示
す図（その２）である。
す図（その２）である。
【図３３】ビデオバッファ２１内のデータ構成例を示す
図である。
図である。
【図３４】リードアウトメモリ１１０の説明に用いる図
である。
である。
【図３５】具体的にデータを書き込だリードアウトメモ
リ１１０を示す図である。
リ１１０を示す図である。
【図３６】両面印刷の場合の制御を説明するための図で
ある。
ある。
【図３７】従来のプリンタ制御装置の一例を示す図であ
る。
る。
【図３８】データ確定時間とデータセットアップ時間を
説明するための図である。
説明するための図である。
【図３９】ウェイトサイクルを説明するための図であ
る。
る。
【図４０】図３７の装置におけるデータ転送タイミング
を説明するための図である。
を説明するための図である。
１…中央処理装置（ＣＰＵ） ２…リードオンリメモリ（ＲＯＭ） ３…ランダムアクセスメモリ（ＲＡＭ） ４…入力／出力インタフェース ６…プリンタインタフェース ７…ホスト ８…プリンタ ９…アクノウリッジ制御部 １０…リード／ライト制御部 １１…アドレスラッチ部 １２…データラッチ部 １３…フライバイ転送制御部 １４…ライト制御部 １５…リード制御部 ２０…メモリ手段 ２１…ビデオバッファ ２２…ビットマップメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イゴア ハンセン イギリス国，ウエスト ロシアン イー エイチ52 ６ピーワイ，ブロックスバー ン クレイグトン ファーム バイ ウ ィンチバーグ（番地なし) (72)発明者 藤原 啓司 兵庫県加東郡社町佐保35番地 富士通周 辺機株式会社内 (72)発明者 高橋 進一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 三木 敦司 兵庫県加東郡社町佐保35番地 富士通周 辺機株式会社内 (72)発明者 福井 智 兵庫県加東郡社町佐保35番地 富士通周 辺機株式会社内 (56)参考文献 特開 平２−307149（ＪＰ，Ａ) 特開 平２−270056（ＪＰ，Ａ) 特開 平２−127750（ＪＰ，Ａ) 特開 平４−372030（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) B41J 5/30 B41J 29/38 G06F 3/12
Claims (20)
- 【請求項１】 メモリ手段、バス手段および、前記バス
手段を介して前記メモリ手段に接続すると共に連続する
バスサイクルに同期して動作する中央処理装置を含んで
なり、外部から供給された連続する第１の形態を有する
入力データを、前記メモリ手段に格納すべき第２の形態
を有するデータに変換するデータ処理装置であって、 前記バス手段に接続し前記データを一時的に保持するデ
ータラッチ部と、前記バス手段に接続し前記データラッ
チ部に保持された前記データを前記メモリ手段に格納す
るためのアドレスを一時的に保持するアドレスラッチ部
とを備え、 前記中央処理装置により、第１の前記バスサイクルの後
半で、前記データを前記バス手段に転送し、第２の前記
バスサイクルの前半において、該データを前記データラ
ッチ部にラッチしながら、該ラッチデータを前記メモリ
手段における前記の保持されたアドレスに書き込むデー
タ処理装置。 - 【請求項２】 外部から供給されるプリントすべきビデ
オデータを、プリンタが動作するのに適合したビデオデ
ータに変換するための処理を各バスサイクルに同期して
実行する中央処理装置と、 前記ビデオデータの変換処理中のデータを一時的に保持
するメモリ手段と、 前記プリンタと前記中央処理装置と前記メモリ手段との
間における前記ビデオデータのリード／ライト動作を制
御するリード／ライト制御手段とを備えてなるプリンタ
制御装置において、 前記リード／ライト制御手段は、 前記中央処理装置から前記メモリ手段に前記ビデオデー
タを転送する際、該ビデオデータのアドレスを一時的に
保持するアドレスラッチ部と、 その転送すべきビデオデータを一時的に保持するデータ
ラッチ部とを含み、第１のバスサイクルの後半で与えら
れた該ビデオデータおよびそのアドレスに基づいて、そ
の直後に現れる第２のバスサイクルの前半にて、当該ビ
デオデータを前記メモリ手段の当該アドレスに書き込む
ようにし、 ここに、前記アドレスラッチ部への前記アドレスのラッ
チは、前記第１のバスサイクル中に前記中央処理装置か
ら転送スタート信号が出力されるタイミングで 行い、 前記データラッチ部への前記ビデオデータのラッチは、
前記第１のバスサイクルの終了時点で、前記リード／ラ
イト制御手段から前記中央処理装置に転送アクノウリッ
ジが返送されるタイミングで行い、 前記アドレスラッチ部における前記アドレスのラッチの
解除および前記データラッチ部における前記ビデオデー
タのラッチの解除は、共に前記第２のバスサイクル中に
前記転送スタート信号が出力されるタイミングで行う 請
求項１に記載のプリンタ制御装置。 - 【請求項３】 前記リード／ライト制御手段は書き込み
済の前記ビデオデータを消去するためのクリアデータを
出力する機能を備え、前記メモリ手段内の所定アドレス
から前記ビデオデータを読み出した後、同一アドレスに
該クリアデータを書き込むに際し、前記アドレスラッチ
部における前記アドレスをラッチしたまま、該ビデオデ
ータの読み出し直後に即座に該クリアデータの書き込み
を行うリードアフターライト動作を１バスサイクル内に
完了する請求項２に記載のプリンタ制御装置。 - 【請求項４】 前記アドレスラッチ部での前記アドレス
のラッチは、前記第１のバスサイクル中に前記中央処理
装置から転送スタート信号が出力されるタイミングで行
い、 前記データラッチ部での前記クリアデータのラッチは、
前記第１のバスサイクルの終了時点で、前記リード／ラ
イト制御手段から前記中央処理装置に転送アクノウリッ
ジ信号が返送されるタイミングで行い、 前記アドレスラッチ部における前記アドレスのラッチの
解除および前記データラッチ部における前記クリアデー
タのラッチの解除は、共に前記第２のバスサイクル中に
前記転送スタート信号が出力されるタイミングで行う請
求項３に記載のプリンタ制御装置。 - 【請求項５】 前記ビデオデータの読み出しは、前記メ
モリ手段にメモリアウトイネーブル信号が印加されたと
きに行い、引き続く前記クリアデータの該メモリ手段へ
の書き込みは、該メモリ手段へメモリライト信号が印加
され、かつ、前記データラッチ部へクリアデータ送出信
号が印加されたときに行うと共に、該メモリライト信号
および該クリアデータ送出信号は１バスサイクルの前半
に全て発生させる請求項４に記載のプリンタ制御装置。 - 【請求項６】 メモリ手段、バス手段および、前記バス
手段を介して前記メモリ手段に接続すると共に連続する
バスサイクルに同期して動作する中央処理装置を含んで
なり、外部から供給された連続する第１の形態を有する
入力データを、前記メモリ手段に格納すべき第２の形態
を有するデータに変換するデータ処理装置であって、 前記バス手段はさらに、フライバイ転送制御部およびバ
ッファメモリ手段と接続し、該フライバイ転送制御部
は、前記第２の形態を有するデータの前記メモリ手段内
における格納位置を特定するために予め割り当てられた
ＩＤを用いて、かつ、前記中央処理装置内に一旦前記デ
ータを取り込むことなしに、前記データを前記メモリ手
段と前記バッファメモリ手段との間で直接転送可能とす
るデータ処理装置。 - 【請求項７】 外部から供給されるプリントすべきビデ
オデータを、プリンタが動作するのに適合したビデオデ
ータに変換するための処理を各バスサイクルに同期して
実行する中央処理装置と、 前記ビデオデータの変換処理中のデータを一時的に保持
するメモリ手段と、 前記プリンタと前記中央処理装置と前記メモリ手段との
間における前記ビデオデータのリード／ライト動作を制
御するリード／ライト制御手段とを備えてなるプリンタ
制御装置において、 前記リード／ライト制御手段はフライバイ転送制御部を
含み、該フライバイ転送制御部は、前記中央処理装置か
らの前記アドレスの上位複数ビットに書き込まれたコン
トロールデータを受信し、該コントロールデータの制御
内容に応じて、前記プリンタと前記中央処理装置と前記
メモリ手段との間における前記ビデオデータのリード／
ライト動作を、前記ビデオデータの前記メモリ手段内に
おけるリード／ライト位置を特定するために予め割り当
てられたＩＤを用いて、かつ、該中央処理装置内に一旦
前記データを取り込むことなしに、直接的に行うように
したプリンタ制御装置。 - 【請求項８】 前記アドレスの上位複数ビットに書き込
まれたコントロールデータの制御内容は、 前記リード／ライト制御手段から前記中央処理装置への
通常のリード動作を指示するノーマルリード指示、 前記中央処理装置から前記リード／ライト制御手段への
通常のライト動作を指示するノーマルライト指示、 前記メモリ手段の一部をなし前記ビデオデータをドット
イメージのデータで格納するビットマップメモリから、
該メモリ手段の他の一部をなし前記プリンタへ出力すべ
き前記ビデオデータを格納するビデオバッファへのリー
ド動作を指示するフライバイリード指示、 前記ビデオバッファから前記ビットマップメモリへのラ
イト動作を指示するフライバイライト指示、 前記ビットマップメモリから前記ビデオバッファへ前記
ビデオデータの読み出しを行った直後に、該ビットマッ
プメモリに書き込み済の前記ビデオデータを消去するた
めのクリアデータを書き込む動作を指示するフライバイ
リードモディファイライト指示、の少なくとも１つを含
む請求項７に記載のプリンタ制御装置。 - 【請求項９】 前記アドレスの上位複数ビットに書き込
まれたコントロールデータの制御内容は、前記ビデオバ
ッファに、前記ビデオデータをなす各ワード毎に制御フ
ラグの形で付加される制御指示を含み、該制御フラグ
は、 前記ビデオデータの転送を継続すべきことを指示するフ
ラグ、 前記ビデオデータが前記プリンタ上の１ラインの最後に
当たり、該プリンタからの水平同期信号の到来を待つべ
きことを指示するフラグ、 前記ビデオデータが前記プリンタ上の１ラインの最終に
当たり、かつ、前記ビデオバッファの１ページ分の最終
データに当たり、したがって、該ページを更新すべきこ
とを指示するフラグ、 前記ビデオデータが前記プリンタ上の１ラインの最終に
当たり、かつ、前記ページの最終に当たり、したがっ
て、該ビデオデータの転送を終了すべきことを指示する
フラグ、の少なくとも１つを含む請求項６に記載のプリ
ンタ制御装置。 - 【請求項１０】 外部から供給されるプリントすべきビ
デオデータを、プリンタが動作するのに適合したビデオ
データに変換するための処理を各バスサイクルに同期し
て実行する中央処理装置と、 前記ビデオデータの変換処理中のデータを一時的に保持
するメモリ手段と、 前記プリンタと前記中央処理装置と前記メモリ手段との
間における前記ビデオデータのリード／ライト動作を制
御するリード／ライト制御手段とを備えてなるプリンタ
制御装置において、 前記メモリ手段は、前記中央処理装置によりドットイメ
ージのデータに変換された前記ビデオデータを格納し前
記プリンタに出力するビデオバッファを含むとともに、
該ビデオバッファ内における該ビデオデータの格納位置
を特定するために予め割り当てられたＩＤを用いてリー
ド／ライトされ、さらに該ビデオバッファは予め定めた
標準サイズのページを１単位とする複数ページ分のメモ
リからなり、かつ、各該ページには前記ドットイメージ
のデータに変換された前記ビデオデータがワード単位で
複数格納されるプリンタ制御装置。 - 【請求項１１】 前記メモリ手段は、前記中央処理装置
によりドットイメージのデータに変換された前記ビデオ
データを逐次、一時的にビットマップに展開するビット
マップメモリを含み、また、 前記リード／ライト制御手段は、ライト制御部およびリ
ード制御部を含み、 該ライト制御部により前記ビットマップメモリから前記
ビデオバッファへの前記ビデオデータの書き込みを行
い、また、前記リード制御部により前記プリンタへの該
ビデオデータの読み出しを行う請求項１０に記載のプリ
ンタ制御装置。 - 【請求項１２】 前記中央処理装置からの前記アドレス
の上位複数ビットに書き込まれたコントロールデータの
制御内容は、前記ビデオバッファに書き込まれた前記ビ
デオデータをなす各ワード毎に制御フラグの形で付加さ
れる制御指示を含み、前記リード制御部は、該ビデオバ
ッファと前記プリンタとの間の転送制御を、該制御フラ
グによる指示にしたがって前記ワード毎に実行する請求
項１１に記載のプリンタ制御装置。 - 【請求項１３】 前記ビデオバッファを、ＤＲＡＭ形の
ＦＩＦＯメモリで構成する請求項１０に記載のプリンタ
制御装置。 - 【請求項１４】 前記中央処理装置は、前記ビデオデー
タを、前記ビデオバッファを構成する前記複数のページ
のうちいずれのページに書き込むべきかを、各該ページ
毎に割り当てた前記ＩＤをもって選択し、 前記メモリ手段は、選択された該ＩＤを格納するライト
ＩＤレジスタを有する請求項１０に記載のプリンタ制御
装置。 - 【請求項１５】 前記リード／ライト制御手段は、前記
ライトＩＤレジスタ内の前記ＩＤに基づいて前記複数の
ページのうちの該ＩＤに相当する１または複数のページ
を選択するバッファライト制御部を有する請求項１４に
記載のプリンタ制御装置。 - 【請求項１６】 前記中央処理装置は、前記ビデオデー
タを、前記ビデオバッファを構成する前記複数のページ
のうちいずれのページから読み出すかを、各該ページ毎
に割り当てた前記ＩＤをもって指定し、 前記メモリ手段は、指定された該ＩＤを格納するリード
アウトメモリを有する請求項１０に記載のプリンタ制御
装置。 - 【請求項１７】 前記リードアウトメモリは、前記ビデ
オバッファ内の前記ページのうち、通常のビデオデータ
が格納されているページに相当する前記ＩＤを保持する
ビデオデータチャネル領域と、前記ビデオバッファ内の
前記ページのうち、フォームオーバレイが格納されてい
るページに相当する前記ＩＤを保持するフォームオーバ
レイチャネル領域とに区分して構成される請求項１６に
記載のプリンタ制御装置。 - 【請求項１８】 前記リード／ライト制御手段は、前記
リードアウトメモリ内の前記ＩＤに基づいて前記複数の
ページのうちの該ＩＤに相当するページを選択するバッ
ファリード制御部を有する請求項１７に記載のプリンタ
制御装置。 - 【請求項１９】 前記リード／ライト制御手段は、前記
ビデオデータチャネル領域から読み出した前記ＩＤに相
当する前記ページのデータと、前記フォームオーバレイ
チャネル領域から読み出した前記ＩＤに相当する前記ペ
ージのデータとを合成して前記プリンタに出力するビデ
オ合成部を有する請求項１７に記載のプリンタ制御装
置。 - 【請求項２０】 前記ビデオ合成部は、第１段レジスタ
とこれに続く第２段レジスタを備え、 該第１段レジスタでは、各前記ワード毎に、前記ビデオ
データチャネル領域から読み出した前記ＩＤに相当する
前記ページのデータを保持した後、前記フォームオーバ
レイチャネル領域から読み出した前記ＩＤに相当する前
記ページのデータとその保持されたビデオデータチャネ
ルのデータとを合成し、 前記第２段レジスタでは、前記第１段レジスタからの合
成データをコピーし、かつ、前記プリンタへ出力すると
共に該第１段レジスタは引き続き現れる次のワードの合
成処理を開始する請求項１９に記載のプリンタ制御装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94303651A EP0684545B1 (en) | 1994-05-20 | 1994-05-20 | Printer controller |
| GB94303651:7 | 1994-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0848062A JPH0848062A (ja) | 1996-02-20 |
| JP3042757B2 true JP3042757B2 (ja) | 2000-05-22 |
Family
ID=8217720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP413195A Expired - Fee Related JP3042757B2 (ja) | 1994-05-20 | 1995-01-13 | データ処理装置およびこれを用いたプリンタ制御装置 |
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| Country | Link |
|---|---|
| US (1) | US5787240A (ja) |
| EP (1) | EP0684545B1 (ja) |
| JP (1) | JP3042757B2 (ja) |
| KR (1) | KR0166141B1 (ja) |
| DE (1) | DE69423208T2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| US7072052B1 (en) | 2000-07-21 | 2006-07-04 | Canon Kabushiki Kaisha | Efficient rasterization system and method |
| US8269989B2 (en) * | 2004-09-28 | 2012-09-18 | Sharp Kabushiki Kaisha | Printing system, printing apparatus, document replacement apparatus, and printer driver |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549787A (en) * | 1978-10-04 | 1980-04-10 | Nec Corp | Pattern and character overlap printing circuit |
| JPS56166535A (en) * | 1980-05-27 | 1981-12-21 | Mitsubishi Electric Corp | Data transferring circuit |
| JPS5775347A (en) * | 1980-10-28 | 1982-05-11 | Ricoh Co Ltd | Interface circuit of printer |
| JPS58142840A (ja) * | 1982-02-18 | 1983-08-25 | 株式会社イソワ | 片面段ボールシートの糊付方法 |
| JPS59133626A (ja) * | 1983-01-19 | 1984-08-01 | Yokogawa Hokushin Electric Corp | デ−タ転送制御回路 |
| US4615018A (en) * | 1983-03-24 | 1986-09-30 | Ricoh Company, Ltd. | Method for writing data into a memory |
| JPS60136824A (ja) * | 1983-12-26 | 1985-07-20 | Ricoh Co Ltd | プリンタ制御装置 |
| JPS61131119A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | ペ−ジメモリ管理方式 |
| US5056041A (en) * | 1986-12-31 | 1991-10-08 | Texas Instruments Incorporated | Data processing apparatus with improved bit masking capability |
| JPS62164548A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | ドツトメモリのアクセス制御方式 |
| JPS62173526A (ja) * | 1986-01-27 | 1987-07-30 | Ricoh Co Ltd | ペ−ジバツフア制御方式 |
| JPH0754544B2 (ja) * | 1986-07-01 | 1995-06-07 | カシオ計算機株式会社 | イメ−ジメモリのアクセス回路 |
| JPS6361287A (ja) * | 1986-09-02 | 1988-03-17 | 富士ゼロックス株式会社 | ビデオ信号生成回路 |
| JPS6386017A (ja) * | 1986-09-30 | 1988-04-16 | Mitsubishi Electric Corp | プリンタ制御装置 |
| JPH0688427B2 (ja) * | 1987-04-15 | 1994-11-09 | キヤノン株式会社 | 出力装置 |
| JPS6454552A (en) * | 1987-08-26 | 1989-03-02 | Oki Electric Ind Co Ltd | Data transfer system |
| JPH0619271B2 (ja) * | 1988-01-20 | 1994-03-16 | 関西電力株式会社 | 管内点検作業用ロボット |
| JPH02310645A (ja) * | 1989-05-26 | 1990-12-26 | Canon Inc | メモリカード |
| US5001653A (en) * | 1989-09-08 | 1991-03-19 | International Business Machines Corporation | Merging plotter graphics within a text environment on a page printer |
| JPH03133672A (ja) * | 1989-10-20 | 1991-06-06 | Canon Inc | 画像形成装置 |
| KR940000377B1 (ko) * | 1990-05-10 | 1994-01-19 | 캐논 가부시끼가이샤 | Cpu를 사용한 데이타 처리장치 |
| DE69127851T2 (de) * | 1990-05-22 | 1998-04-30 | Nec Corp | Direktspeicherzugriffübertragungssystem und Benutzung |
| US5297271A (en) * | 1990-09-21 | 1994-03-22 | Chips And Technologies, Inc. | Method and apparatus for performing a read-write-modify operation in a VGA compatible controller |
| JPH04201471A (ja) * | 1990-11-30 | 1992-07-22 | Mitsubishi Electric Corp | ページ・プリンタ装置のコントローラ |
| JPH04291572A (ja) * | 1991-03-20 | 1992-10-15 | Nec Corp | ビデオページプリンタのページメモリ管理装置 |
| JPH04345871A (ja) * | 1991-05-24 | 1992-12-01 | Nec Corp | ページプリンタ装置の制御回路 |
| DE69330655T2 (de) * | 1992-02-10 | 2002-07-04 | Canon Kk | Ausgabeverfahren und -einheit |
| US5511152A (en) * | 1993-09-20 | 1996-04-23 | Digital Equipment Corporation | Memory subsystem for bitmap printer data controller |
-
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