JP2022095808A - 表示装置 - Google Patents

Abstract

【課題】本発明は、表示装置を提供する。【解決手段】本発明の一実施形態による表示装置は、表示領域と表示領域周辺の周辺領域を含む基板と、基板の表示領域に位置する複数の画素と、基板に位置し、複数の画素に接続されている複数の信号線とを含み、複数の信号線は、複数の画素に接続される複数のデータ線と、第１トランジスタを通して複数のデータ線のうちの第１データ線に接続され、周辺領域に配置されるクラック感知線と、第１トランジスタのゲートに接続される制御線とを含む。【選択図】図１ｂ

Description

本発明は、表示装置に関するものである。

表示装置の軽量化および薄型化に伴い、外部衝撃などによって発生するクラック（ｃｒａｃｋ）、スクラッチ（ｓｃｒａｔｃｈ）または破れ現象に対する表示装置の耐久性増加が要求される。

表示装置にクラックが発生する場合、表示装置の表示領域に水分などの異物が侵入することがある。クラックによる異物の浸透は、表示装置不良の原因となる。

したがって、表示装置にクラックが発生しているか否かを正確に検出することは重要である。

本発明は、クラックによる表示装置の不良を容易に検出できる表示装置を提供する。

本発明は、表示装置に発生した微細なクラックを検出できる表示装置を提供する。

本発明に係る表示装置は、表示領域および表示領域周辺の周辺領域を含む基板と、基板の表示領域に位置する複数の画素と、基板に位置し、複数の画素に接続されている複数の信号線とを含み、複数の信号線は、複数の画素に接続される複数のデータ線と、第１トランジスタを通して複数のデータ線のうちの第１データ線に接続され、周辺領域に位置するクラック感知線と、第１トランジスタのゲートに接続される制御線とを含む。

第１トランジスタは、周辺領域に位置することができる。

周辺領域に位置し、複数のデータ線に接続され、複数の画素に印加されるデータ電圧を伝達する複数のデータパッドをさらに含み、第１トランジスタは複数のデータパッドと複数のデータ線との間の領域に位置することができる。

クラック感知線は、表示領域の周縁に沿って一周する形態の配線であってもよい。

クラック感知線は、表示領域の一辺に沿ってジグザグ状に往復する配線であってもよい。

クラック感知線は、ブラック階調電圧を印加する第１電圧パッドに接続されることができる。

クラック感知線および複数のデータ線は、互いに異なる層に位置することができる。

複数の信号線は、複数のデータ線のうちの第１データ線を除いた第２データ線に第２トランジスタを通して接続されるテスト電圧線をさらに含むことができる。

テスト電圧線は、クラック感知線の配線抵抗に対応する抵抗値を有する抵抗を含むことができる。

テスト電圧線の抵抗は、配線抵抗の大きさおよび第１データ線の個数に比例し、第２データ線の個数に反比例することができる。

クラック感知線およびテスト電圧線は、同一層に位置することができる。

テスト電圧線は、ブラック階調電圧を印加する第１電圧パッドに接続されることができる。

制御線は、第２トランジスタのゲートに接続されることができる。

本発明の一実施形態による表示装置は、表示装置の不良を容易に検出することができる。

本発明の一実施形態による表示装置は、表示装置に発生した微細なクラックを検出することができる。

本発明の一実施形態による表示装置を示す平面図である。 本発明の一実施形態による表示装置の概略的な配置図である。 本発明の一実施形態による表示装置の配置図である。 本発明の一実施形態による表示装置の信号の波形図である。 図３の波形図を具体的に示す図である。 テスト信号が印加された一実施形態による表示装置の表示領域を示す図である。 テストトランジスタとデータ線、クラック感知線およびテスト電圧線との間の接続構造の一部を示す平面図である。 図６のＩ－Ｉ’線に沿って切断した断面図である。 図６のＩＩ－ＩＩ’線に沿って切断した断面図である。 本発明の他の実施形態による表示装置の配置図である。 テスト信号が印加された他の実施形態による表示装置の表示領域を示す図である。

以下、添付した図面を参照して本発明の一実施形態について、本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は様々な異なる形態に実現でき、ここで説明する一実施形態に限定されない。

図面では様々な層および領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同一の参照符号を付与する。層、膜、領域、板などの部分が他の部分の“上に”あるというとき、これは他の部分の“直上に”ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“直上”にあるというときは、その中間に他の部分がないことを意味する。

まず、図１ａおよび図１ｂを参照して、一実施形態による表示装置について説明する。図１ａは一実施形態による表示装置を示す平面図であり、図１ｂは一実施形態による表示装置の概略的な配置図である。

図１ａを参照すれば、一実施形態による表示装置は、基板ＳＵＢと、映像（ｉｍａｇｅ）を表す表示領域ＤＡおよび表示領域ＤＡの周縁に位置する周辺領域ＮＤＡとを含む。

基板ＳＵＢはガラス、ポリマーまたはステンレス鋼などを含む絶縁性基板である。基板ＳＵＢは、フレキシブル（ｆｌｅｘｉｂｌｅ）、ストレッチャブル（ｓｔｒｅｔｃｈａｂｌｅ）、フォールダブル（ｆｏｌｄａｂｌｅ）、ベンダブル（ｂｅｎｄａｂｌｅ）、ローラブル（ｒｏｌｌａｂｌｅ）に構成することができる。基板ＳＵＢが、フレキシブル、ストレッチャブル、フォールダブル、ベンダブル、ローラブルに構成されることによって、表示装置全体を、折り曲げたり、伸ばしたり、折りたたんだり、折り曲げたり、巻きとったりすることができる。一例として、基板ＳＵＢは、ポリイミドなどの樹脂を含むフレキシブルフィルム（ｆｉｌｍ）の形態を有してもよい。

上述した一実施形態では、周辺領域ＮＤＡは表示領域ＤＡを囲むように位置するものと説明したが、周辺領域ＮＤＡは表示領域ＤＡの両側または一側に位置することもできる。

図１ｂに示されているように、基板ＳＵＢの表示領域ＤＡは、複数の画素Ｐと複数の画素Ｐに接続された複数のデータ線Ｄ１～Ｄｍとを含む。画素Ｐは、映像を表す最小単位であり、行列状に表示領域内に位置することができる。

基板ＳＵＢの周辺領域ＮＤＡには、データパッド部ＤＰ、テスト電圧パッドＶＰ１、ＶＰ２、テスト制御パッドＴＰ、そしてテストトランジスタＴ１～Ｔｏが位置する。

データパッド部ＤＰは、複数のデータ線Ｄ１～Ｄｍに接続されて、画素Ｐに対応するデータ信号を供給する。

テスト電圧パッドＶＰ１、ＶＰ２は、テストトランジスタＴ１～Ｔｏの一端に接続される。テスト電圧パッドＶＰ１、ＶＰ２には、同じテスト電圧が供給される。

テスト制御パッドＴＰは、テストトランジスタＴ１～Ｔｏのそれぞれのゲートに接続される。テスト制御パッドＴＰには、テスト制御信号が供給される。

テストトランジスタＴ１～Ｔｏは、周辺領域ＮＤＡ内で表示領域ＤＡとデータパッド部ＤＰとの間に位置することができる。テストトランジスタＴ１～Ｔｏは、データ線Ｄ１～Ｄｍとテスト電圧パッドＶＰ１、ＶＰ２との間に接続される。

テストトランジスタＴ１～Ｔｏのうち、一部のテストトランジスタＴ２、Ｔｏ－１のそれぞれの一端と対応するテスト電圧パッドＶＰ１、ＶＰ２との間には、対応するクラック感知線ＣＤ１、ＣＤ２が接続される。

第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２に接続しないテストトランジスタＴ１、Ｔ３～Ｔｏ－２、Ｔｏの一端とテスト電圧パッドＶＰ１、ＶＰ２との間には、対応するテスト電圧線ＭＬ１、ＭＬ２が接続される。

第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２のそれぞれは、表示領域ＤＡの外側を一周する形態の配線であることができる。例えば、第１クラック感知線ＣＤ１は、表示領域ＤＡの左外側に位置することができ、第２クラック感知線ＣＤ２は表示領域ＤＡの右外側に位置することができる。

次に、図２を参照して、一実施形態による表示装置の配置について詳細に説明する。図２は、一実施形態による表示装置の配置図である。

図２に示されているように、表示装置は、複数の画素Ｐが位置する表示領域ＤＡと表示領域周辺の周辺領域ＮＤＡとを含む。

複数の信号線は、基板ＳＵＢの表示領域ＤＡに位置するゲート線Ｓ１～Ｓｎおよびデータ線Ｄ１～Ｄｍ、基板ＳＵＢの周辺領域ＮＤＡに位置する第１クラック感知線ＣＤ１、第２クラック感知線ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２を含む。また、複数の信号線は、複数のＤＣ電圧線ＤＣ＿Ｒ、ＤＣ＿Ｇ、ＤＣ＿ＢおよびＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｒ、ＤＣ＿ＧＡＴＥ＿Ｇ、ＤＣ＿ＧＡＴＥ＿Ｂをさらに含むことができる。

第１クラック感知線ＣＤ１、および第２クラック感知線ＣＤ２が位置する周辺領域ＮＤＡは、折り曲げることができる。

基板ＳＵＢの周辺領域ＮＤＡには、データパッドＤＰ１～ＤＰｏ（ｏはｍより大きいかまたは正の整数）、スイッチング素子Ｑ１、Ｑ２、Ｑ３、テスト電圧パッドＶＰ１、ＶＰ２、テスト制御パッドＴＰ、そしてテストトランジスタＴ１～Ｔｏが位置することができる。

データパッドＤＰ１～ＤＰｏは、データ線Ｄ１～Ｄｍに接続される。図示していないが、表示装置はソースドライブＩＣをさらに含むことができ、この場合、データパッドＤＰ１～ＤＰｏはソースドライブＩＣに接続される。つまり、ソースドライブＩＣが、データパッドＤＰ１～ＤＰｏにデータ電圧を供給することによって、表示装置のデータ線Ｄ１～Ｄｍにデータ電圧が供給される。

テスト制御パッドＴＰは、テストトランジスタＴ１～Ｔｏのそれぞれのゲートに接続される。テスト制御パッドＴＰには、テスト制御信号が供給される。

テスト電圧パッドＶＰ１、ＶＰ２は、テストトランジスタＴ１～Ｔｏの一端に接続される。テスト電圧パッドＶＰ１、ＶＰ２には、同じテスト電圧が供給される。

テストトランジスタＴ１～Ｔｏは、周辺領域ＮＤＡに位置する。テストトランジスタＴ１～Ｔｏは、周辺領域ＮＤＡ内で、表示領域ＤＡとデータパッドＤＰ１～ＤＰｏとの間に位置することができる。

テストトランジスタＴ１～Ｔｏは、データ線Ｄ１～Ｄｍとテスト電圧パッドＶＰ１、ＶＰ２との間に接続される。テストトランジスタＴ１～ＴｏのゲートＴＧは、テスト制御パッドＴＰに接続される。

テストトランジスタＴ１～ＴｏのそれぞれのゲートＴＧはテスト制御パッドＴＰに接続され、一端はテスト電圧パッドＶＰ１、ＶＰ２のうちのいずれか一つに接続され、他端はデータ線Ｄ１～Ｄｍのうちのいずれか一つに接続される。

テストトランジスタＴ１～Ｔｏのうち、一部のテストトランジスタＴ２、Ｔｏ－１のそれぞれの一端と対応するテスト電圧パッドＶＰ１、ＶＰ２との間には、対応するクラック感知線ＣＤ１、ＣＤ２が位置することができる。

第１クラック感知線ＣＤ１は、データ線Ｄ２に接続されているテストトランジスタＴ２の一端とテスト電圧パッドＶＰ１との間に位置することができる。第２クラック感知線ＣＤ２は、データ線Ｄｍ－１に接続されているテストトランジスタＴｏ－１の一端とテスト電圧パッドＶＰ２との間に位置することができる。

第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２のそれぞれは、表示領域ＤＡの外側の周辺領域ＮＤＡに位置することができる。

また、ゲート駆動部２０が表示領域ＤＡの一方の外側の周辺領域ＮＤＡに形成される場合、第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２は、ゲート駆動部２０より外側に位置することができる。

第１クラック感知線ＣＤ１は表示領域ＤＡの左外側を一周するように位置することができ、第２クラック感知線ＣＤ２は表示領域ＤＡの右外側を一周するように位置することができる。

第１クラック感知線ＣＤ１は、表示領域ＤＡの一辺に沿ってジグザグ（ｚｉｇｚａｇ）状に往復する配線であってもよい。第２クラック感知線ＣＤ２は、表示領域ＤＡの他の一辺に沿ってジグザグ状に往復する配線であってもよい。クラック感知線は単一の配線であることもあり、表示領域ＤＡの周りに沿って一周するように位置することもあるが、これらに限られない。

また、基板ＳＵＢの周辺領域ＮＤＡには、抵抗Ｒ１、Ｒ２がさらに位置することができる。抵抗Ｒ１、Ｒ２は、第１テスト電圧線ＭＬ１または第２テスト電圧線ＭＬ２によって形成されることができる。

そして、抵抗Ｒ１、Ｒ２は、第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２の配線抵抗によって、データ線Ｄ２、Ｄｍ－１に印加されるテスト電圧値とデータ線Ｄ１、Ｄ３～Ｄｍ－２、Ｄｍに印加されるテスト電圧値との差を補償するために形成されることができる。

つまり、第１クラック感知線ＣＤ１および第２クラック感知線ＣＤ２に接続しないテストトランジスタＴ１、Ｔ３～Ｔｏ－２、Ｔｏの一端とテスト電圧パッドＶＰ１、ＶＰ２を接続する第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２とにそれぞれ抵抗Ｒ１、Ｒ２が接続される。

このとき、抵抗Ｒ１の抵抗値をクラック感知線ＣＤ１の配線抵抗値を利用して設計することによって、クラック感知線ＣＤ１の配線抵抗によるテスト電圧の偏差を最小化することができる。例えば、抵抗Ｒ１の抵抗値は、下記の数式１により設計される。

数式１で、Ｒは抵抗Ｒ１の抵抗値、Ｒ_CDはクラック感知線ＣＤ１の配線抵抗、ｋは第１テスト電圧線ＭＬ１に接続されたデータ線の個数、Ｔはクラック感知線ＣＤ１に接続されるデータ線の個数である。このとき、１．２５は０より大きい正の整数に変更可能な定数である。

抵抗Ｒ１は、第１テスト電圧線ＭＬ１が位置する領域内で、第１テスト電圧線ＭＬ１の形態を変更して設計される。例えば、第１テスト電圧線ＭＬ１の厚さ、長さまたは幅を調整して、数式１で算出された抵抗値を満足させる抵抗Ｒ１を形成することができる。

第１テスト電圧線ＭＬ１は、テスト電圧パッドＶＰ１が位置した領域とテストトランジスタＴ１の一端が位置した領域との間の領域に位置することができるので、抵抗Ｒ１の配線配置のための領域の確保が容易である。

抵抗Ｒ１の抵抗値の設計について上述したが、抵抗Ｒ２の抵抗値もこれと同様な方法で設計される。

複数の第１スイッチング素子Ｑ１のそれぞれの一端には対応するＤＣ電圧線ＤＣ＿Ｒが接続され、他端には対応するデータ線が接続され、ゲートにはＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｒが接続される。

複数の第２スイッチング素子Ｑ２のそれぞれの一端には対応するＤＣ電圧線ＤＣ＿Ｇが接続され、他端には対応するデータ線が接続され、ゲートにはＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｇが接続される。

複数の第３スイッチング素子Ｑ３のそれぞれの一端には対応するＤＣ電圧線ＤＣ＿Ｂが接続され、他端には対応するデータ線が接続され、ゲートにはＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｂが接続される。

上述した一実施形態では、周辺領域ＮＤＡの上部に複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３、複数のＤＣ電圧線ＤＣ＿Ｒ、ＤＣ＿Ｇ、ＤＣ＿ＢおよびＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｒ、ＤＣ＿ＧＡＴＥ＿Ｇ、ＤＣ＿ＧＡＴＥ＿Ｂが位置し、周辺領域ＮＤＡの下部にデータパッドＤＰ１～ＤＰｏ、テスト制御パッドＴＰ、テスト電圧パッドＶＰ１、ＶＰ２、テストトランジスタＴ１～Ｔｏ、抵抗Ｒ１、Ｒ２が位置するものと説明したが、周辺領域ＮＤＡの信号線およびパッド部、トランジスタ、抵抗の配置はこれらに限られない。

次に、図３を参照して、表示装置に印加される信号について説明する。図３は、一実施形態による表示装置の信号の波形図である。

図３には、ＤＣ制御線ＤＣ＿ＧＡＴＥ＿Ｒ、ＤＣ＿ＧＡＴＥ＿Ｇ、ＤＣ＿ＧＡＴＥ＿Ｂに印加される制御信号ＤＣ＿ＧＡＴＥ＿Ｒ、ＤＣ＿ＧＡＴＥ＿Ｇ、ＤＣ＿ＧＡＴＥ＿Ｂ、テスト制御パッドＴＰに印加されるテスト制御信号ＴＳ、および走査信号Ｓ［１］～Ｓ［ｎ］が示されている。

図３を参照すれば、制御信号ＤＣ＿ＧＡＴＥ＿Ｒ、ＤＣ＿ＧＡＴＥ＿Ｇ、ＤＣ＿ＧＡＴＥ＿Ｂは、テスト制御信号ＴＳがイネーブルレベルＬ（ｅｎａｂｌｅ ｌｅｖｅｌ Ｌ）である期間Ｔ１～ｔｎの間、ディセーブルレベルＨ（ｄｉｓａｂｌｅ ｌｅｖｅｌ Ｈ）に維持される。

テスト制御信号ＴＳがイネーブルレベルＬであれば、テストトランジスタＴ１～Ｔｏがターンオンされることができる。テスト電圧は、ブラック階調に対応する電圧レベルを有することができる。以下、テスト電圧は、ディセーブルレベルＨであると仮定する。そうすると、ターンオンされたテストトランジスタＴ１～Ｔｏを通じてデータ線Ｄ１～Ｄｍにテスト電圧が供給される。

走査信号Ｓ［１］～Ｓ［ｎ］は、テスト制御信号ＴＳがイネーブルレベルＬである期間Ｔ１～ｔｎの間に、順次にイネーブルレベルＬに変更可能である。例えば、走査信号Ｓ［１］がｔ１時点でイネーブルレベルに変更され、ｔ２時点でディセーブルレベルに変更される。そうすると、走査信号Ｓ［２］がｔ２時点でイネーブルレベルに変更される。

走査信号Ｓ［１］～Ｓ［ｎ］が画素に供給されることによって、テスト電圧が画素に記入されることができる。画素に記入されたテスト電圧によって、画素はブラック階調を表現するようになる。

以下、図３、図４および図５を参照して、一実施形態による表示装置のクラック検査方法について詳しく説明する。

図４は図３の波形図を具体的に示す図であり、図５はテスト信号が印加された一実施形態による表示装置の表示領域を示す図である。

図４に示されているように、ｔｎ－１時点とｔｎ時点との間で走査信号Ｓ［ｎ］がイネーブルレベルに変更されると、データ線Ｄ１にはディセーブルレベルＨのテスト電圧を印加することができる。したがって、データ線Ｄ１に接続された画素は、ブラック階調を表現することができる。

しかし、表示装置にクラックが発生する場合、データ線Ｄ１～Ｄｍまたは第１および第２クラック感知線ＣＤ１、ＣＤ２が断線したり、データ線Ｄ１～Ｄｍまたは第１および第２クラック感知線ＣＤ１、ＣＤ２の配線抵抗が増加したりする。

一例として、表示装置にクラックが発生してデータ線Ｄ２または第１クラック感知線ＣＤ１が断線した場合、テスト電圧がデータ線Ｄ２に供給されない。

他の例として、表示装置にクラックが発生してデータ線Ｄ２または第１クラック感知線ＣＤ１の配線抵抗が増加した場合、配線抵抗増加による電圧降下によってデータ線Ｄ２に印加されるテスト電圧は、ディセーブルレベルより低い所定のレベルＬ１を有する。

したがって、ｔｎ－１時点とｔｎ時点との間、データ線Ｄ２に接続されて走査信号Ｓ［ｎ］が印加された画素に供給される電圧は、ディセーブルレベルＨより低いレベルＬ１を有する。

その結果、データ線Ｄ２に接続された画素には、低いレベルＬ１の電圧が印加される。データ線Ｄ２に接続された画素は、低いレベルＬ１の電圧によってホワイト階調またはグレー階調を表現するようになる。つまり、データ線Ｄ２に接続された画素によって明線を現すことができる。

図５に示されているように、第１クラック感知線ＣＤ１によってテスト電圧が印加されるデータ線Ｄ２に接続された画素が、ホワイト階調またはグレー階調を表現するので、明線（点線で示す）を現すことができる。これは、周辺領域ＮＤＡ内の第１クラック感知線ＣＤ１が位置した領域にクラックが発生したと判断される。

一方、第１および第２クラック感知線ＣＤ１、ＣＤ２に接続しないテストトランジスタＴｉに接続されたデータ線Ｄｉにおいても明線（点線で示す）を現すことができる。これは、表示装置のクラックではない他の原因によるものと判断される。

そして、第２クラック感知線ＣＤ２によってテスト電圧が印加されるデータ線Ｄｍ－１に接続された画素はブラック階調を表現するので、暗線（実線で示す）を現すことができる。これは、周辺領域ＮＤＡ内の第２クラック感知線ＣＤ２が位置した領域にクラックが発生しなかったと判断される。

以上述べたように、一実施形態によると、データ線Ｄ１～Ｄｍの断線または配線抵抗変化と表示領域ＤＡの外側に形成されるクラック感知線の断線または配線抵抗の変化を利用して表示装置のクラックの発生有無を判断できる。つまり、クラック感知線からテスト電圧が印加されるデータ線で明線が現れる場合、表示装置にクラックが発生したと判断できる。

以下、図６から図８を参照して、一実施形態による表示装置のテストトランジスタとデータ線との間の接続構造、テストトランジスタとクラック感知線との間の接続構造、およびテストトランジスタとテスト電圧線との間の接続構造について説明する。

図６はテストトランジスタとデータ線、クラック感知線およびテスト電圧線との間の接続構造の一部を示す平面図であり、図７は図６のＩ－Ｉ’線に沿って切断した断面図であり、図８は図６のＩＩ－ＩＩ’線に沿って切断した断面図である。

図６では説明の便宜のために４つのデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４、および４つのデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続された４つのテストトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４だけを示した。そして、テストトランジスタＴ３、Ｔ４はテストトランジスタＴ１とその構造が同一であるので、以下、テストトランジスタＴ１、Ｔ２についてのみ説明する。

図６および図７を参照すれば、トランジスタＴ１のゲートＴＧは、トランジスタＴ１のアクティブ層Ｔ１＿ＡＣＴと所定の領域で重なる。トランジスタＴ１のアクティブ層Ｔ１＿ＡＣＴの一端は、第１コンタクトホールＣＮＴ１を通じてデータ線Ｄ１に接続される。アクティブ層Ｔ１＿ＡＣＴの他端は、第２コンタクトホールＣＮＴ２を通じて連結電極ＢＥ１と接続される。連結電極は、第３コンタクトホールＣＮＴ３を通じて第１テスト電圧線ＭＬ１の一端に接続される。第１テスト電圧線ＭＬ１は、抵抗Ｒ１を通じてテスト電圧パッドＶＰ１に接続される。

トランジスタＴ１のゲートＴＧおよび第１テスト電圧線ＭＬ１は第１金属パターンで形成されることができ、トランジスタＴ１のアクティブ層Ｔ１＿ＡＣＴは半導体パターンで形成されることができ、データ線Ｄ１および連結電極ＢＥ１は第２金属パターンで形成されることができる。

図６および図８を参照すれば、トランジスタＴ２のゲートＴＧは、トランジスタＴ２のアクティブ層Ｔ２＿ＡＣＴと所定の領域で重なる。トランジスタＴ２のアクティブ層Ｔ２＿ＡＣＴの一端は、第４コンタクトホールＣＮＴ４を通じてデータ線Ｄ２に接続される。アクティブ層Ｔ２＿ＡＣＴの他端は、第５コンタクトホールＣＮＴ５を通じて連結電極ＢＥ２と接続される。連結電極は、第６コンタクトホールＣＮＴ６を通じてクラック感知線ＣＤ１の一端に接続される。クラック感知線ＣＤ１は、図２のように表示領域ＤＡの外側を一周するように位置することができる。クラック感知線ＣＤ１の他端は、テスト電圧パッドＶＰ１に接続されることができる。

トランジスタＴ２のゲートＴＧおよびクラック感知線ＣＤ１は第１金属パターンで形成されることができ、トランジスタＴ２のアクティブ層Ｔ２＿ＡＣＴは半導体パターンで形成されることができ、データ線Ｄ２および連結電極ＢＥ２は第２金属パターンで形成されることができる。

第１金属パターンはゲート金属パターンであってもよく、第２金属パターンはソース／ドレイン金属パターンであってもよい。半導体パターンは、多結晶シリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）で形成してもよいが、これに限定されず、単結晶シリコン、非晶質シリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）または酸化物（ｏｘｉｄｅ）半導体で形成してもよい。第１金属パターンと半導体パターンを絶縁するために、第１金属パターンと半導体パターンとの間にゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｏｒ：ＧＩ）を形成してもよい。また、半導体パターンと第２金属パターンを絶縁するために、半導体パターンと第２金属パターンとの間に絶縁膜（ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ：ＩＬ）を形成してもよい。

上述した一実施形態である表示装置によると、第１クラック感知線ＣＤ１、第２クラック感知線ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２がゲート金属パターンで形成されるものと説明したが、第１クラック感知線ＣＤ１、第２クラック感知線ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２は、ソース／ドレイン金属パターンで形成されることができる。

また、第１クラック感知線ＣＤ１、第２クラック感知線ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２が一つの層の金属パターンで形成されるものと説明したが、第１クラック感知線ＣＤ１、第２クラック感知線ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２は、ゲート金属パターンの第１層とソース／ドレイン金属パターンの第２層とを含む複数の層からなることもできる。

次に、図９を参照して、他の実施形態による表示装置の配置について説明する。

図９は、他の実施形態による表示装置の配置図である。図９のテストトランジスタＴ１～Ｔｏとクラック感知線ＣＤ１、ＣＤ２、第１テスト電圧線ＭＬ１および第２テスト電圧線ＭＬ２との接続構造を除いた表示装置の構成は、図２の一実施形態による表示装置と同様であるので、説明を省略する。

テストトランジスタＴ１～Ｔｏのうち、一部のテストトランジスタＴ２、Ｔ５、Ｔｏ－４、Ｔｏ－１の一端と対応するテスト電圧パッドＶＰ１、ＶＰ２との間には、クラック感知線ＣＤ１、ＣＤ２が位置することができる。

テストトランジスタＴ２、Ｔ５は第１クラック感知線ＣＤ１に一端が接続され、テストトランジスタＴｏ－４、Ｔｏ－１は第２クラック感知線ＣＤ２に一端が接続されてもよい。

つまり、図２の一実施形態と比較して、一つのクラック感知線は、対応する複数のテストトランジスタの一端に接続されてもよい。

この場合、前記の数式１のように、Ｔ値は増加し、ｍ値は減少して、抵抗Ｒ１または抵抗Ｒ２の抵抗値は、図２の一実施形態に比べて増加することができる。抵抗Ｒ１の抵抗値が増加すれば、第１テスト電圧線ＭＬ１が位置する領域内で抵抗Ｒ１の形態を変更して設計することができる。第１テスト電圧線ＭＬ１は、テスト電圧パッドＶＰ１が位置した領域とテストトランジスタＴ１の一端が位置した領域との間の領域に位置することができるので、抵抗Ｒ１の配線配置のための領域の確保が容易である。

抵抗Ｒ１の抵抗値の設計について上述したが、抵抗Ｒ２の抵抗値もこれと同様な方法で設計することができる。

図９の表示装置は、図３および図４で説明した信号によって駆動されることができる。表示装置にクラックが発生する場合、データ線Ｄ１～Ｄｍまたは第１および第２クラック感知線ＣＤ１、ＣＤ２が断線したり、データ線Ｄ１～Ｄｍまたは第１および第２クラック感知線ＣＤ１、ＣＤ２の配線抵抗が増加したりすることができる。

一例として、表示装置にクラックが発生してデータ線Ｄ２、Ｄ５または第１クラック感知線ＣＤ１が断線した場合、テスト電圧がデータ線Ｄ２、Ｄ５に供給されない。

他の例として、表示装置にクラックが発生してデータ線Ｄ２、Ｄ５または第１クラック感知線ＣＤ１の配線抵抗が増加した場合、配線抵抗増加による電圧降下によってデータ線Ｄ２、Ｄ５に印加されるテスト電圧はディセーブルレベルより低い所定のレベルを有する。

その結果、図９に示されているように、第１クラック感知線ＣＤ１によってテスト電圧が印加されるデータ線Ｄ２、Ｄ５に接続された画素すべてがホワイト階調またはグレー階調を表現するので、データ線Ｄ２、Ｄ５はいずれも明線（点線で示す）を現すことができる。これは、周辺領域ＮＤＡ内の第１クラック感知線ＣＤ１が位置した領域にクラックが発生したと判断される。

一方、第１および第２クラック感知線ＣＤ１、ＣＤ２に接続しないテストトランジスタＴｉに接続されたデータ線Ｄｉにおいても明線（点線で示す）を現すことができる。これは、表示装置のクラックでない他の原因によるものと判断される。

第２クラック感知線ＣＤ２によってテスト電圧が印加されるデータ線Ｄｍ－１に接続された画素はブラック階調を表現し、第２クラック感知線ＣＤ２によってテスト電圧が印加されるデータ線Ｄｍ－４に接続された画素はホワイト階調またはグレー階調を表現するので、これは、周辺領域ＮＤＡ内の第２クラック感知線ＣＤ２が位置した領域にクラックが発生しなかったと判断される。

つまり、同一のクラック感知線ＣＤ１によってテスト電圧が印加されるデータ線Ｄ２、Ｄ５はいずれもホワイト階調またはグレー階調を表現する場合にのみ、当該クラック感知線ＣＤ１に対応する表示装置の一領域にクラックが発生したと判断される。

以上述べたように、一実施形態はデータ線Ｄ１～Ｄｍの断線または配線抵抗変化と表示領域ＤＡの外側に形成されるクラック感知線の断線または配線抵抗の変化を利用して表示装置のクラックの発生の有無を判断できる。つまり、クラック感知線からテスト電圧が印加されるデータ線で明線が現れる場合、表示装置にクラックが発生したと判断できる。

ＣＤ１、ＣＤ２：クラック感知線
Ｓ１～Ｓｎ ：ゲート線
Ｄ１～Ｄｍ ：データ線
ＤＰ１～ＤＰｏ：データパッド
ＴＰ ：テスト制御パッド
ＶＰ１、ＶＰ２：テスト電圧パッド
Ｔ１～Ｔｏ ：テストトランジスタ
Ｒ１、Ｒ２ ：抵抗

Claims (13)

1. 表示領域と前記表示領域周辺の周辺領域を含む基板と、
   前記基板の前記表示領域に位置する複数の画素と、
   前記基板に位置し、前記複数の画素に接続されている複数の信号線と、
   を含み、
   前記複数の信号線は、
   前記複数の画素に接続される複数のデータ線と、
   第１トランジスタを通して前記複数のデータ線のうちの第１データ線に接続され、前記周辺領域に位置するクラック感知線と、
   前記第１トランジスタのゲートに接続される制御線と、
   を含むことを特徴とする表示装置。
2. 前記第１トランジスタは、前記周辺領域に位置することを特徴とする請求項１に記載の表示装置。
3. 前記周辺領域に位置し、前記複数のデータ線に接続され、前記複数の画素に印加されるデータ電圧を伝達する複数のデータパッドをさらに含み、
   前記第１トランジスタは、前記複数のデータパッドと前記複数のデータ線との間の領域に位置することを特徴とする請求項２に記載の表示装置。
4. 前記クラック感知線は、前記表示領域の周縁に沿って一周する形態の配線であることを特徴とする請求項１に記載の表示装置。
5. 前記クラック感知線は、前記表示領域の一辺に沿ってジグザグ状に往復する配線であることを特徴とする請求項１に記載の表示装置。
6. 前記クラック感知線は、ブラック階調電圧を印加する第１電圧パッドに接続されることを特徴とする請求項１に記載の表示装置。
7. 前記クラック感知線および前記複数のデータ線は、互いに異なる層に位置することを特徴とする請求項１に記載の表示装置。
8. 前記複数の信号線は、
   前記複数のデータ線のうちの前記第１データ線を除いた第２データ線に第２トランジスタを通して接続されるテスト電圧線をさらに含むことを特徴とする請求項１に記載の表示装置。
9. 前記テスト電圧線は、前記クラック感知線の配線抵抗に対応する抵抗値を有する抵抗を含むことを特徴とする請求項８に記載の表示装置。
10. 前記テスト電圧線の前記抵抗は、前記配線抵抗の大きさおよび前記第１データ線の個数に比例し、前記第２データ線の個数に反比例することを特徴とする請求項９に記載の表示装置。
11. 前記クラック感知線および前記テスト電圧線は、同一層に位置することを特徴とする請求項８に記載の表示装置。
12. 前記テスト電圧線は、ブラック階調電圧を印加する第１電圧パッドに接続されることを特徴とする請求項８に記載の表示装置。
13. 前記制御線は、前記第２トランジスタのゲートに接続されることを特徴とする請求項８に記載の表示装置。

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