JP2022048194A - 複合酸化物半導体、トランジスタ、及び表示装置 - Google Patents

複合酸化物半導体、トランジスタ、及び表示装置 Download PDF

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Abstract

【課題】新規な材料を提供する。【解決手段】第１の領域と、第２の領域と、を有する複合酸化物半導体であって、第１の領域は、インジウムを含み、第２の領域は、元素Ｍ（元素Ｍは、Ｇａ、Ａｌ、Ｈｆ、Ｙ、またはＳｎのいずれか一つ、または複数）を含み、第１の領域、及び第２の領域は、モザイク状に配置される。また、複合酸化物半導体は、さらに第３の領域を有し、元素Ｍは、ガリウムであり、第１の領域は、インジウム酸化物またはインジウム亜鉛酸化物を含み、第２の領域は、ガリウム酸化物またはガリウム亜鉛酸化物を含み、第３の領域は、亜鉛酸化物を含む。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、酸化物半導体、または当該酸化物半導体の製造方法に関する。また
は、本発明の一態様は、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、記
憶装置、それらの駆動方法、または、それらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気
光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半
導体装置を有している場合がある。
非特許文献１において、Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍの中で固溶
域（ｓｏｌｉｄ ｓｏｌｕｔｉｏｎ ｒａｎｇｅ）について述べられている。
また、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示され
ている（例えば、特許文献１参照）。
また、非特許文献２では、トランジスタの活性層として、インジウム亜鉛酸化物と、ＩＧ
ＺＯとの２層積層の酸化物半導体を有する構造が検討されている。
特開２００７－９６０５５号公報
Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐｐ．２９８－３１５ Ｊｏｈｎ Ｆ． Ｗａｇｅｒ、「Ｏｘｉｄｅ ＴＦＴｓ：Ａ Ｐｒｏｇｒｅｓｓ Ｒｅｐｏｒｔ」、Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ １／１６、ＳＩＤ ２０１６、 Ｊａｎ／Ｆｅｂ ２０１６、Ｖｏｌ．３２，Ｎｏ．１， ｐｐ．１６－２１
非特許文献２では、チャネル保護型のボトムゲート型のトランジスタにおいて、トランジ
スタの活性層として、インジウム亜鉛酸化物と、ＩＧＺＯとの２層積層とし、チャネルが
形成されるインジウム亜鉛酸化物の膜厚を１０ｎｍとすることで、高い電界効果移動度（
μ＝６２ｃｍ２Ｖ－１ｓ－１）を実現している。一方で、トランジスタ特性の一つである
Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、ＳＳともいう）が０．４１Ｖ／ｄｅｃａ
ｄｅと大きい。また、トランジスタ特性の一つである、しきい値電圧（Ｖｔｈともいう）
が－２．９Ｖであり、所謂ノーマリーオンのトランジスタ特性である。
上述の問題に鑑み、本発明の一態様は、新規な酸化物半導体を提供することを課題の一と
する。または、本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の
一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、
新規な構成の半導体装置を提供することを課題の一とする。または、新規な構成の表示装
置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の領域と、第２の領域と、を有する複合酸化物半導体であって、
第１の領域は、インジウムを含み、第２の領域は、元素Ｍ（元素Ｍは、Ｇａ、Ａｌ、Ｈｆ
、Ｙ、またはＳｎのいずれか一つ、または複数）を含み、第１の領域、及び第２の領域は
、モザイク状に配置される。
上記構成の複合酸化物半導体は、さらに第３の領域を有し、元素Ｍは、ガリウムであり、
第１の領域は、インジウム酸化物またはインジウム亜鉛酸化物を含み、第２の領域は、ガ
リウム酸化物またはガリウム亜鉛酸化物を含み、第３の領域は、亜鉛酸化物を含む。
上記構成において、第１の領域、第２の領域、または第３の領域は、周辺部がボケており
、クラウド状である。
上記構成の複合酸化物半導体において、第２の領域は、径が０．５ｎｍ以上１０ｎｍ以下
、またはその近傍である。
上記構成の複合酸化物半導体において、第２の領域は、径が１ｎｍ以上２ｎｍ以下、また
はその近傍である。
上記構成の複合酸化物半導体において、インジウム、ガリウム、及び亜鉛の原子数比は、
Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍である。
上記構成の複合酸化物半導体において、インジウム、ガリウム、及び亜鉛の原子数比は、
Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍である。
上記構成の複合酸化物半導体において、インジウム、ガリウム、及び亜鉛の原子数比は、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍である。
上記構成の複合酸化物半導体を有するトランジスタである。
本発明の一態様により、新規な酸化物半導体を提供することができる。または、本発明の
一態様により、半導体装置に良好な電気特性を付与することができる。または、信頼性の
高い半導体装置を提供することができる。または、新規な構成の半導体装置を提供するこ
とができる。または、新規な構成の表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
酸化物半導体の構成の概念図。 酸化物半導体の構成の概念図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 実施例に係る試料のＸＲＤスペクトルの測定結果を説明する図。 実施例に係る試料の断面ＴＥＭ像、および電子線回折パターンを説明する図。 実施例に係る試料の平面ＴＥＭ像、断面ＴＥＭ像、および電子線回折パターンを説明する図。 実施例に係る試料の平面ＴＥＭ像およびその画像解析像を説明する図。 六角形の回転角を導出する方法を説明する図。 ボロノイ図の作成方法を説明する図。 実施例に係るボロノイ領域の形状の個数、および割合を説明する図。 実施例に係る試料の平面ＴＥＭ像、断面ＴＥＭ像、およびＥＤＸマッピングを説明する図。 実施例に係る試料のＥＤＸマッピングを説明する図。 実施例に係る試料のＩｄ－Ｖｇ特性のグラフ。 実施例に係る試料の＋ＧＢＴストレス前後のＩｄ－Ｖｇ特性のグラフ。 実施例に係る試料の断面ＴＥＭ像、および電子線回折パターンを説明する図。 実施例に係る試料の平面ＴＥＭ像およびその画像解析像を説明する図。 実施例に係るボロノイ領域の形状の個数、および割合を説明する図。 実施例に係る試料の平面ＴＥＭ像、断面ＴＥＭ像、およびＥＤＸマッピングを説明する図。 実施例に係る試料のＥＤＸマッピングを説明する図。 実施例に係る試料のＩｄ－Ｖｇ特性のグラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混
同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間に
チャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流
すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主と
して流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする
。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素
の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の
含有量が多い膜を指す。
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指
す符号は異なる図面間でも共通して用いる場合がある。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によって
は、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」
という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語
を、「絶縁層」という用語に変更することが可能な場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
なお、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数
の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが
２以上４以下（２≦Ｚｎ≦４）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその
近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０
．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇ
ａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以
下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
本実施の形態では、本発明の一態様である酸化物半導体材料について説明する。
酸化物半導体材料は、少なくともインジウムを含むことが好ましい。特にインジウムおよ
び亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、アルミニウム、イット
リウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン
、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオ
ジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種
、または複数種が含まれていてもよい。
ここで、酸化物半導体材料が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお
、元素Ｍは、ガリウム、アルミニウム、イットリウムまたはスズなどとする。そのほかの
元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニ
ウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタ
ル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数
組み合わせても構わない場合がある。なお、酸化物半導体が有するインジウム、元素Ｍ、
及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
＜酸化物半導体材料の構成＞
本発明における酸化物半導体材料の概念図を図１、および図２に示す。なお、本明細書に
おいて、本発明の一態様である酸化物半導体を、ＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ
Ｃｏｍｐｏｓｉｔｅ）－ＯＳと定義する。
ＣＡＣとは、例えば、図１に示すように、酸化物半導体材料を構成する元素が偏在するこ
とで、各元素を主成分とする領域００１、領域００２、および領域００３を形成し、各領
域が、混合し、モザイク状を形成した構成である。つまり、酸化物半導体材料を構成する
元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその
近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、
一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上
１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した
状態をモザイク状、またはパッチ状ともいう。
例えば、ＣＡＣ構成を有するＩｎ－Ｍ－Ｚｎ酸化物とは、インジウム酸化物（以下、Ｉｎ
ＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、
ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と
、元素Ｍの酸化物（以下、ＭＯＸ３（Ｘ３は０よりも大きい実数）とする。）、または元
素Ｍの亜鉛酸化物（以下、ＭＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大
きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状の
ＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラ
ウド状ともいう。）である。
また、図１に示す概念が、ＣＡＣ構成を有するＩｎ－Ｍ－Ｚｎ酸化物であると仮定する。
その場合、領域００１がＭＯＸ３を主成分とする領域、領域００２がＩｎＸ２ＺｎＹ２Ｏ
Ｚ２、またはＩｎＯＸ１を主成分とする領域、また、領域００３が少なくともＺｎを有す
る領域であるといえる。このとき、ＭＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２Ｏ
Ｚ２、またはＩｎＯＸ１が主成分である領域と、少なくともＺｎを有する領域とは、周辺
部が不明瞭である（ボケている）ため、それぞれ明確な境界が観察できない場合がある。
つまり、ＣＡＣ構成を有するＩｎ－Ｍ－Ｚｎ酸化物は、ＭＯＸ３が主成分である領域と、
ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成
を有する複合酸化物半導体である。従って、酸化物半導体材料を複合酸化物半導体と記載
する場合がある。なお、本明細書において、例えば、領域００２の元素Ｍに対するＩｎの
原子数比が、領域００１の元素Ｍに対するＩｎの原子数比よりも大きいことを、領域００
２は、領域００１と比較して、Ｉｎの濃度が高いとする。
なお、ＣＡＣとは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例え
ば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない
。
具体的には、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ－Ｉ
ＧＺＯについて説明する。ＣＡＣ－ＩＧＺＯとは、ＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２
ＯＺ２と、ガリウム酸化物（以下、ＧａＯＸ５（Ｘ５は０よりも大きい実数）とする。）
、またはガリウム亜鉛酸化物（以下、ＧａＸ６ＺｎＹ６ＯＺ６（Ｘ６、Ｙ６、およびＺ６
は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、
モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２がクラウド状である酸化物材料
である。
つまり、ＣＡＣ－ＩＧＺＯは、ＧａＯＸ５が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ
２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半
導体である。また、ＧａＯＸ５が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、または
ＩｎＯＸ１が主成分である領域とは、周辺部が不明瞭である（ボケている）ため、明確な
境界が観察できない場合がある。
なお、領域００１乃至領域００３のサイズは、ＥＤＸマッピングで評価することができる
。例えば、領域００１は、断面写真のＥＤＸマッピングにおいて、領域００１の径が、０
．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上２ｎｍ以下で観察される場合がある。また
、領域の中心部から周辺部にかけて、主成分である元素の密度は、徐々に小さくなる。例
えば、ＥＤＸマッピングでカウントできる元素の個数（以下、存在量ともいう）が、中心
部から周辺部に向けて傾斜すると、断面写真のＥＤＸマッピングにおいて、領域の周辺部
が不明瞭な（ボケた）状態で観察される。例えば、ＧａＯＸ５が主成分である領域におい
て、Ｇａ原子は、中心部から周辺部にかけて徐々に減少し、代わりに、Ｚｎ原子が増加す
ることで、ＧａＸ６ＺｎＹ６ＯＺ６が主成分である領域へと段階的に変化する。従って、
ＥＤＸマッピングにおいて、ＧａＯＸ５が主成分である領域の周辺部は不明瞭な（ボケた
）状態で観察される。
ここで、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう
場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ
（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で
表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ－ａｘｉｓ ａｌ
ｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造を有する。なお、ＣＡＡＣ構造とは、複数の
ＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した層状の
結晶構造である。
一方、ＣＡＣ－ＩＧＺＯにおいて、結晶構造は副次的な要素である。本明細書において、
ＣＡＣ－ＩＧＺＯとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物材料において、Ｇａを
主成分とする複数の領域と、Ｉｎを主成分とする複数の領域とが、それぞれモザイク状に
ランダムに分散している状態の酸化物材料と定義することができる。
例えば、図１に示す概念図において、領域００１がＧａを主成分とする領域に相当し、領
域００２がＩｎを主成分とする領域に相当する。また、図１に示す概念図において、領域
００３がＺｎを含む領域に相当する。なお、Ｇａを主成分とする領域、及びＩｎを主成分
とする領域を、それぞれナノ粒子と呼称してもよい。当該ナノ粒子は、粒子の径が０．５
ｎｍ以上１０ｎｍ以下、代表的には１ｎｍ以上２ｎｍ以下である。また、上記ナノ粒子は
、周辺部が不明瞭である（ボケている）ため、明確な境界が観察できない場合がある。
また、図２は、図１に示す概念図の変形例である。図２に示すように、領域００１、領域
００２、及び領域００３は、それぞれの形状または密度がＣＡＣ－ＯＳの形成条件によっ
て、異なる場合がある。
なお、ＣＡＣ－ＩＧＺＯにおける結晶性は、電子線回折で評価することができる。例えば
、電子線回折パターン像において、リング状に輝度の高い領域が観察される。また、リン
グ状の領域に複数のスポットが観察される場合がある。
以上より、ＣＡＣ－ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構
造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＩＧＺＯは、ＧａＯ
Ｘ５などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分で
ある領域と、に互いに分離し、各元素を主成分とする領域がモザイク状である構造を有す
る。従って、ＣＡＣ－ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ５などに起因する性
質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用す
ることにより、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および、低いオフ
電流（Ｉｏｆｆ）を実現することができる。
なお、ＣＡＣ－ＩＧＺＯを半導体素子に用いた場合に、高いオン電流（Ｉｏｎ）、高い電
界効果移動度（μ）、および、低いオフ電流（Ｉｏｆｆ）を実現する伝導メカニズムは、
パーコレーション理論の１つであるランダム抵抗網モデルにより、推定することができる
。
また、ＣＡＣ－ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＩＧＺ
Ｏは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
＜酸化物半導体材料を有するトランジスタ＞
続いて、上記酸化物材料を酸化物半導体としてトランジスタに用いる場合について説明す
る。
なお、上記酸化物材料をトランジスタに用いることで、電界効果移動度が高く、かつ、ス
イッチング特性が高いトランジスタを実現することができる。また、信頼性の高いトラン
ジスタを実現することができる。
また、トランジスタには、キャリア密度の低い半導体を用いることが好ましい。例えば、
酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／
ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３
以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純
度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場
合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合
がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を
低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近
接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アル
カリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素
の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により
得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が
含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。こ
のため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはア
ルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体におい
て、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃
度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損（Ｖｏ）を形成する場合がある。該酸素欠損（Ｖｏ）に水素が入ることで、キ
ャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素
と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸
化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物
半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体
において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、
好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
なお、酸化物半導体中の酸素欠損（Ｖｏ）は、酸素を酸化物半導体に導入することで、低
減することができる。つまり、酸化物半導体中の酸素欠損（Ｖｏ）に、酸素が補填される
ことで、酸素欠損（Ｖｏ）は消失する。従って、酸化物半導体中に、酸素を拡散させるこ
とで、トランジスタの酸素欠損（Ｖｏ）を低減し、信頼性を向上させることができる。
なお、酸素を酸化物半導体に導入する方法として、例えば、酸化物半導体に接して、化学
量論的組成を満たす酸素よりも多くの酸素を含む酸化物を設けることができる。つまり、
酸化物には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域とも
いう）が形成されていることが好ましい。特に、トランジスタに酸化物半導体を用いる場
合、トランジスタ近傍の下地膜や、層間膜などに、過剰酸素領域を有する酸化物を設ける
ことで、トランジスタの酸素欠損を低減し、信頼性を向上させることができる。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。
＜酸化物半導体材料の成膜方法＞
以下では、酸化物半導体材料の成膜方法の一例について説明する。
酸化物半導体を成膜する際の温度としては、室温以上１４０℃未満とすることが好ましい
。なお、室温とは、温度調節を行わない場合だけでなく、基板を冷却するなど温度調節を
行う場合も含むものとする。
また、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の
混合ガスを適宜用いる。混合ガスの場合、成膜ガス全体に占める酸素ガスの割合が、５％
以上３０％以下、好ましくは７％以上２０％以下とする。
なお、スパッタリングガスとして酸素を含むと、酸化物半導体の成膜と同時に、下層の膜
に、酸素を添加し、過剰酸素領域を設けることができる。また、スパッタリングガスの高
純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガス
は、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下、よ
り好ましくは－１２０℃以下にまで高純度化したガスを用いることで酸化物半導体に水分
等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体を成膜する場合、スパッタリング装置におけるチ
ャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポ
ンプのような吸着式の真空排気ポンプを用いて高真空（５×１０－７Ｐａから１×１０－
４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラッ
プを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流
しないようにしておくことが好ましい。
また、ターゲットとして、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲットを用いることができる
。例えば、［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：４．１［原子数比］、または［Ｉｎ
］：［Ｇａ］：［Ｚｎ］＝５：１：７［原子数比］、またはその近傍値の原子数比である
金属酸化物ターゲットを用いることが好ましい。
また、スパッタリング装置において、ターゲットを回転または移動させても構わない。例
えば、成膜中にマグネットユニットを上下または／及び左右に揺動させることによって、
本発明の複合酸化物半導体を形成することができる。例えば、ターゲットを、０．１Ｈｚ
以上１ｋＨｚ以下のビート（リズム、拍子、パルス、周波、周期またはサイクルなどと言
い換えてもよい。）で回転または移動させればよい。または、マグネットユニットを、０
．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
例えば、スパッタリングガスとして、酸素のガス比が１０％程度の希ガス、および酸素の
混合ガスを用い、基板温度を１３０℃とし、［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：４
．１［原子数比］のＩｎ－Ｇａ－Ｚｎ金属酸化物ターゲットを揺動させながら成膜を行う
ことで、本発明の酸化物半導体を形成することができる。
以上、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜、
組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の酸化物材料を用いた半導体装置及び半導体装置の作
製方法について、図３乃至図１２を参照して説明する。
＜トランジスタの構成例１＞
図３（Ａ）は、本発明の一態様の酸化物材料を用いた半導体装置であるトランジスタ１０
０の上面図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断
面の断面図に相当し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切
断面の断面図に相当する。なお、図３（Ａ）において、煩雑になることを避けるため、ト
ランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して
図示している。また、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点鎖線Ｙ１－Ｙ２方
向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以
降の図面においても図３（Ａ）と同様に、構成要素の一部を省略して図示する場合がある
。
図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、所謂トップゲート構造のトランジ
スタである。
トランジスタ１００は、基板１０２上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体
膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２
と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有
する。
また、導電膜１１２が重畳する領域において、絶縁膜１０４上の酸化物半導体膜１０８を
有する。例えば、酸化物半導体膜１０８は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳ
ｎ）と、Ｚｎと、を有すると好ましい。
また、酸化物半導体膜１０８は、導電膜１１２が重畳せずに、且つ絶縁膜１１６が接する
領域において、領域１０８ｎを有する。領域１０８ｎは、先に説明した酸化物半導体膜１
０８が、ｎ型化した領域である。なお、領域１０８ｎは、絶縁膜１１６と接し、絶縁膜１
１６は、窒素または水素を有する。そのため、絶縁膜１１６中の窒素または水素が領域１
０８ｎに添加されることで、キャリア密度が高くなりｎ型となる。
また、酸化物半導体膜１０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると
好ましい。一例としては、酸化物半導体膜１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、
Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。
なお、酸化物半導体膜１０８は、上記の組成に限定されない。例えば、酸化物半導体膜１
０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍としてもよ
い。ここで近傍とは、Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、且つＺｎが５
以上７以下を含む。
酸化物半導体膜１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、
トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジス
タ１００の電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ
１００の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドラ
イバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる
。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する信号線からの信
号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力
端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少
ない表示装置を提供することができる。
一方で、酸化物半導体膜１０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有して
いても、酸化物半導体膜１０８の結晶性が高い場合、電界効果移動度が低くなる場合があ
る。
なお、酸化物半導体膜１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ
Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：
Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析す
ることで解析できる。
まず、酸化物半導体膜１０８中に形成されうる酸素欠損について説明を行う。
酸化物半導体膜１０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問
題となる。例えば、酸化物半導体膜１０８中に酸素欠損が形成されると、該酸素欠損に水
素が結合し、キャリア供給源となる。酸化物半導体膜１０８中にキャリア供給源が生成さ
れると、酸化物半導体膜１０８を有するトランジスタ１００の電気特性の変動、代表的に
はしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８においては、酸素
欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８近傍の絶縁膜、具体的には、
酸化物半導体膜１０８の上方に形成される絶縁膜１１０及び酸化物半導体膜１０８の下方
に形成される絶縁膜１０４のいずれか一方または双方が、過剰酸素を含有する構成である
。絶縁膜１０４及び絶縁膜１１０のいずれか一方または双方から酸化物半導体膜１０８へ
酸素または過剰酸素を移動させることで、酸化物半導体膜中の酸素欠損を低減することが
可能となる。
酸化物半導体膜１０８に混入する水素または水分などの不純物は、トランジスタ特性に影
響を与えるため問題となる。したがって、酸化物半導体膜１０８においては、水素または
水分などの不純物が少ないほど好ましい。
なお、酸化物半導体膜１０８としては、不純物濃度が低く、欠陥準位密度の低い酸化物半
導体膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ま
しい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高
純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である
酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる
。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧
がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高
純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、
トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネ
ル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）
が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界
以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
また、図３（Ａ）（Ｂ）（Ｃ）に示すように、トランジスタ１００は、絶縁膜１１６上の
絶縁膜１１８と、絶縁膜１１６、１１８に設けられた開口部１４１ａを介して、領域１０
８ｎに電気的に接続される導電膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部
１４１ｂを介して、領域１０８ｎに電気的に接続される導電膜１２０ｂと、を有していて
もよい。
なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１０を第２の絶縁
膜と、絶縁膜１１６を第３の絶縁膜と、絶縁膜１１８を第４の絶縁膜と、それぞれ呼称す
る場合がある。また、導電膜１１２は、ゲート電極としての機能を有し、導電膜１２０ａ
は、ソース電極としての機能を有し、導電膜１２０ｂは、ドレイン電極としての機能を有
する。
また、絶縁膜１１０は、ゲート絶縁膜としての機能を有する。また、絶縁膜１１０は、過
剰酸素領域を有する。絶縁膜１１０が過剰酸素領域を有することで、酸化物半導体膜１０
８中に過剰酸素を供給することができる。よって、酸化物半導体膜１０８中に形成されう
る酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供
することができる。
なお、酸化物半導体膜１０８中に過剰酸素を供給させるためには、酸化物半導体膜１０８
の下方に形成される絶縁膜１０４に過剰酸素を供給してもよい。この場合、絶縁膜１０４
中に含まれる過剰酸素は、領域１０８ｎにも供給されうる。領域１０８ｎ中に過剰酸素が
供給されると、領域１０８ｎ中の抵抗が高くなり、好ましくない。一方で、酸化物半導体
膜１０８の上方に形成される絶縁膜１１０に過剰酸素を有する構成とすることで、導電膜
１１２と重畳する領域にのみ選択的に過剰酸素を供給させることが可能となる。
＜半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料
とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基
板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられ
たものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用い
る場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００
ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００
ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大
型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００
を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよ
い。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分
離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱
性の劣る基板や可撓性の基板にも転載できる。
［第１の絶縁膜］
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（Ｐ
ＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４と
しては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することが
できる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４にお
いて少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ま
しい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで
、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させるこ
とが可能である。
絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または
２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、
絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導
体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８に含まれる酸素欠損
を低減することが可能である。
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ酸化物な
どを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１
０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように
、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シ
リコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができ
る。
［導電膜］
ゲート電極として機能する導電膜１１２、ソース電極として機能する導電膜１２０ａ、ド
レイン電極として機能する導電膜１２０ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アル
ミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎ
ｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を
成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成するこ
とができる。
また、導電膜１１２、１２０ａ、１２０ｂには、インジウムと錫とを有する酸化物（Ｉｎ
－Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ－Ｗ酸化物）、イン
ジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ－Ｗ－Ｚｎ酸化物）、インジウムと
チタンとを有する酸化物（Ｉｎ－Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化
物（Ｉｎ－Ｔｉ－Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ－Ｚｎ酸化物
）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物）、インジウ
ムとガリウムと亜鉛とを有する酸化物（Ｉｎ－Ｇａ－Ｚｎ酸化物）等の酸化物導電体また
は酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（
Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、
酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー
準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体
化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、
エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体
は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は
、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性
を有する。
特に、導電膜１１２に上述の酸化物導電体を用いると、絶縁膜１１０中に過剰酸素を添加
することができるので好適である。
また、導電膜１１２、１２０ａ、１２０ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃ
ｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用いる
ことで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可
能となる。
また、導電膜１１２、１２０ａ、１２０ｂには、上述の金属元素の中でも、特にチタン、
タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有
すると好適である。特に、導電膜１１２、１２０ａ、１２０ｂとしては、窒化タンタル膜
を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対
して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が
少ないため、酸化物半導体膜１０８と接する導電膜、または酸化物半導体膜１０８の近傍
の導電膜として、好適に用いることができる。
また、導電膜１１２、１２０ａ、１２０ｂを、無電解めっき法により形成することができ
る。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａ
ｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いること
が可能である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができる
ため、好適である。
［第２の絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１１０としては、プラズマ化学
気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化
窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフ
ニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜
、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以
上含む絶縁層を用いることができる。なお、絶縁膜１１０を、２層の積層構造または３層
以上の積層構造としてもよい。
また、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する
絶縁膜１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素
を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜１１
０は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１０に過剰酸素領域を
設けるには、例えば、酸素雰囲気下にて絶縁膜１１０を形成する、もしくは成膜後の絶縁
膜１１０を酸素雰囲気下で熱処理すればよい。
また、絶縁膜１１０として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハ
フニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸
化シリコンを用いた場合と比べて、絶縁膜１１０の膜厚を大きくできるため、トンネル電
流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジス
タを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を
有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいト
ランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。
結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様
は、これらに限定されない。
また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（
ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少
ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ
’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因
する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎ
ｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜
、または酸化窒化シリコン膜を用いればよい。
また、絶縁膜１１０には、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナ
ルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂
しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、
ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４
以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁膜１１０として、二酸化窒素（ＮＯ２）起因のスピン密度が、１×１０１７
ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁膜を用いると好
適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁膜１１０中に準位を形
成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのた
め、窒素酸化物（ＮＯｘ）が、絶縁膜１１０及び酸化物半導体膜１０８の界面に拡散する
と、当該準位が絶縁膜１１０側において電子をトラップする場合がある。この結果、トラ
ップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８界面近傍に留まるため、トラ
ンジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁膜１１０
としては、窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシ
フトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜を
用いることができる。当該酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅ
ｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（
ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出
量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアン
モニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５
０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモ
ニアの放出量が多い絶縁膜を用いることで窒素酸化物（ＮＯｘ）が低減される。
なお、絶縁膜１１０をＳＩＭＳで分析した場合、膜中の窒素濃度が６×１０２０ａｔｏｍ
ｓ／ｃｍ３以下であると好ましい。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
＜原子数比＞
以下に、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）を用いて、本発明に係る酸化
物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明
する。なお、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）には、酸素の原子数比に
ついては記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原
子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す
。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）とな
るライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子
数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラ
インを表す。
また、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［
Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶
構造をとりやすい。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる
結晶構造の間において、結晶粒界が形成される場合がある。
図１３（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛
の原子数比の好ましい範囲の一例について示している。
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度
（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導
体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図１３（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高い、図１３（Ａ）の領域
Ａで示される原子数比を有することが好ましい。
特に、図１３（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性
が高い優れた酸化物半導体が得られる。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍
値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。
また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化
物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子
数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］より
も、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特
定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密
ではない。
また、酸化物半導体膜１０８が、Ｉｎ－Ｍ－Ｚｎ酸化物の場合、スパッタリングターゲッ
トとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。なお
、成膜される酸化物半導体膜１０８の原子数比は、上記のスパッタリングターゲットに含
まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、酸化物半導体
膜１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１
［原子数比］の場合、成膜される酸化物半導体膜１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４
：２：３［原子数比］の近傍となる場合がある。また、酸化物半導体膜１０８に用いるス
パッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成
膜される酸化物半導体膜１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の
近傍となる場合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅ
Ｖ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、ト
ランジスタ１００のオフ電流を低減することができる。
また、酸化物半導体膜１０８は、非単結晶構造であると好ましい。非単結晶構造は、例え
ば、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質
構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高い。
［第３の絶縁膜］
絶縁膜１１６は、窒素または水素を有する。絶縁膜１１６としては、例えば、窒化物絶縁
膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化窒化
シリコン等を用いて形成することができる。絶縁膜１１６に含まれる水素濃度は、１×１
０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体
膜１０８の領域１０８ｎと接する。したがって、絶縁膜１１６と接する領域１０８ｎ中の
不純物（窒素または水素）濃度が高くなり、領域１０８ｎのキャリア密度を高めることが
できる。
［第４の絶縁膜］
絶縁膜１１８としては、酸化物絶縁膜を用いることができる。また、絶縁膜１１８として
は、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁膜１１８とし
て、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸
化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ酸化物などを用いればよい。
また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜である
ことが好ましい。
絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ
以下とすることができる。
＜トランジスタの構成例２＞
次に、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタと異なる構成について、図４（Ａ）（
Ｂ）（Ｃ）を用いて説明する。
図４（Ａ）は、トランジスタ１５０の上面図であり、図４（Ｂ）は図４（Ａ）の一点鎖線
Ｘ１－Ｘ２間の断面図であり、図４（Ｃ）は図４（Ａ）の一点鎖線Ｙ１－Ｙ２間の断面図
である。
図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、基板１０２上の導電膜１０６と、
導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半
導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸
化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。
なお、酸化物半導体膜１０８は、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と同
様の構成である。図４（Ａ）（Ｂ）（Ｃ）に示す、トランジスタ１５０は、先に示すトラ
ンジスタ１００の構成に加え、導電膜１０６と、開口部１４３と、を有する。
開口部１４３は、絶縁膜１０４、１１０に設けられる。また、導電膜１０６は、開口部１
４３を介して、導電膜１１２と、電気的に接続される。よって、導電膜１０６と導電膜１
１２には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電膜１０６と、導
電膜１１２と、に異なる電位を与えてもよい。または、開口部１４３を設けずに、導電膜
１０６を遮光膜として用いてもよい。例えば、導電膜１０６を遮光性の材料により形成す
ることで、第２の領域に照射される下方からの光を抑制することができる。
また、トランジスタ１５０の構成とする場合、導電膜１０６は、第１のゲート電極（ボト
ムゲート電極ともいう）としての機能を有し、導電膜１１２は、第２のゲート電極（トッ
プゲート電極ともいう）としての機能を有する。また、絶縁膜１０４は、第１のゲート絶
縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
導電膜１０６としては、先に記載の導電膜１１２、１２０ａ、１２０ｂと同様の材料を用
いることができる。特に導電膜１０６として、銅を含む材料により形成することで抵抗を
低くすることができるため好適である。例えば、導電膜１０６を窒化チタン膜、窒化タン
タル膜、またはタングステン膜上に銅膜を設ける積層構造とし、導電膜１２０ａ、１２０
ｂを窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造と
すると好適である。この場合、トランジスタ１５０を表示装置の画素トランジスタ及び駆
動トランジスタのいずれか一方または双方に用いることで、導電膜１０６と導電膜１２０
ａとの間に生じる寄生容量、及び導電膜１０６と導電膜１２０ｂとの間に生じる寄生容量
を低くすることができる。したがって、導電膜１０６、導電膜１２０ａ、及び導電膜１２
０ｂを、トランジスタ１５０の第１のゲート電極、ソース電極、及びドレイン電極として
用いるのみならず、表示装置の電源供給用の配線、信号供給用の配線、または接続用の配
線等に用いる事も可能となる。
このように、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、先に説明したトラン
ジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜
を有する構造である。トランジスタ１５０に示すように、本発明の一態様の半導体装置に
は、複数のゲート電極を設けてもよい。
また、図４（Ｂ）（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート電極とし
て機能する導電膜１０６と、第２のゲート電極として機能する導電膜１１２のそれぞれと
対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
また、導電膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向
の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１１０を間に
挟んで導電膜１１２に覆われている。また、導電膜１１２と導電膜１０６とは、絶縁膜１
０４、及び絶縁膜１１０に設けられる開口部１４３において接続されるため、酸化物半導
体膜１０８のチャネル幅方向の側面の一方は、絶縁膜１１０を間に挟んで導電膜１１２と
対向している。
別言すると、導電膜１０６及び導電膜１１２は、絶縁膜１０４、１１０に設けられる開口
部１４３において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置する領
域を有する。
このような構成を有することで、トランジスタ１５０に含まれる酸化物半導体膜１０８を
、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導
電膜１１２の電界によって電気的に取り囲むことができる。トランジスタ１５０のように
、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸
化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄ
ｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１５０は、Ｓ－ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または導電
膜１１２によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印
加することができるため、トランジスタ１５０の電流駆動能力が向上し、高いオン電流特
性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジ
スタ１５０を微細化することが可能となる。また、トランジスタ１５０は、酸化物半導体
膜１０８が、導電膜１０６、及び導電膜１１２によって取り囲まれた構造を有するため、
トランジスタ１５０の機械的強度を高めることができる。
なお、トランジスタ１５０のチャネル幅方向において、酸化物半導体膜１０８の開口部１
４３が形成されていない側に、開口部１４３と異なる開口部を形成してもよい。
また、トランジスタ１５０に示すように、トランジスタが、半導体膜を間に挟んで存在す
る一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲート電
極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他方の
ゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖａが
、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、
電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることがで
きる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位で
ある。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位
Ｖｂを生成するための電位発生回路を、別途設ける必要がなく好ましい。固定電位Ｖｂは
、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすること
で、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖ
ｇｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を低
減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。一方で
、固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その
結果、ゲート－ソース間電圧Ｖｇｓが高電源電位のときのドレイン電流を向上させ、トラ
ンジスタを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電
源電位よりも高くしてもよい。
信号Ｂは、例えば、導通状態または非導通状態を制御するための信号である。信号Ｂは、
電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることがで
きる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持
つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを有
する回路の動作速度を向上できる場合がある。このとき、信号Ａにおける電位Ｖ１及び電
位Ｖ２は、信号Ｂにおける電位Ｖ３及び電位Ｖ４と、異なっていても良い。例えば、信号
Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応する
ゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３－Ｖ４）を、信号Ａの電位振幅（
Ｖ１－Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または非
導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすること
ができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を
持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々
に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎチ
ャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ
導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合の
み非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能
を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号
であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と、
当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路
の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほ
ど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ
信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算も
しくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が向
上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａ
と異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂ
によって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａがア
ナログ信号であり、信号Ｂがデジタル信号であってもよい。
トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子と
同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャネ
ル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジ
スタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位
Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得
られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
なお、トランジスタ１５０のその他の構成は、先に示すトランジスタ１００と同様であり
、同様の効果を奏する。
また、トランジスタ１５０上にさらに、絶縁膜を形成してもよい。図４（Ａ）（Ｂ）（Ｃ
）に示すトランジスタ１５０は、導電膜１２０ａ、１２０ｂ、及び絶縁膜１１８上に絶縁
膜１２２を有する。
絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜
１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該
無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シ
リコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料として
は、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
＜トランジスタの構成例３＞
次に、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と異なる構成について、図５を
用いて説明する。
図５（Ａ）（Ｂ）は、トランジスタ１６０の断面図である。なお、トランジスタ１６０の
上面図としては、図４（Ａ）に示すトランジスタ１５０と同様であるため、ここでの説明
は省略する。
図５（Ａ）（Ｂ）に示すトランジスタ１６０は、導電膜１１２の積層構造、導電膜１１２
の形状、及び絶縁膜１１０の形状がトランジスタ１５０と異なる。
トランジスタ１６０の導電膜１１２は、絶縁膜１１０上の導電膜１１２＿１と、導電膜１
１２＿１上の導電膜１１２＿２と、を有する。例えば、導電膜１１２＿１として、酸化物
導電膜を用いることにより、絶縁膜１１０に過剰酸素を添加することができる。上記酸化
物導電膜としては、スパッタリング法を用い、酸素ガスを含む雰囲気にて形成すればよい
。また、上記酸化物導電膜としては、例えば、インジウムと錫とを有する酸化物、タング
ステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化
物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、
インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、イン
ジウムとガリウムと亜鉛とを有する酸化物等が挙げられる。
また、図５（Ｂ）に示すように、開口部１４３において、導電膜１１２＿２と、導電膜１
０６とが接続される。開口部１４３を形成する際に、導電膜１１２＿１となる導電膜を形
成した後、開口部１４３を形成することで、図５（Ｂ）に示す形状とすることができる。
導電膜１１２＿１に酸化物導電膜を適用した場合、導電膜１１２＿２と、導電膜１０６と
が接続される構成とすることで、導電膜１１２と導電膜１０６との接続抵抗を低くするこ
とができる。
また、トランジスタ１６０の導電膜１１２及び絶縁膜１１０は、テーパー形状である。よ
り具体的には、導電膜１１２の下端部は、導電膜１１２の上端部よりも外側に形成される
。また、絶縁膜１１０の下端部は、絶縁膜１１０の上端部よりも外側に形成される。また
、導電膜１１２の下端部は、絶縁膜１１０の上端部と概略同じ位置に形成される。
トランジスタ１６０の導電膜１１２及び絶縁膜１１０をテーパー形状とすることで、トラ
ンジスタ１６０の導電膜１１２及び絶縁膜１１０が矩形の場合と比較し、絶縁膜１１６の
被覆性を高めることができるため好適である。
なお、トランジスタ１６０のその他の構成は、先に示すトランジスタ１５０と同様であり
、同様の効果を奏する。
＜半導体装置の作製方法＞
次に、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０の作製方法の一例について、図
６乃至図８を用いて説明する。なお、図６乃至図８は、トランジスタ１５０の作製方法を
説明するチャネル長方向、及びチャネル幅方向の断面図である。
まず、基板１０２上に導電膜１０６を形成する。次に、基板１０２、及び導電膜１０６上
に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成する。その後、酸化物
半導体膜を島状に加工することで、酸化物半導体膜１０８ａを形成する（図６（Ａ）参照
）。
導電膜１０６としては、先に記載の材料を選択することで形成できる。本実施の形態にお
いては、導電膜１０６として、スパッタリング装置を用い、厚さ５０ｎｍのタングステン
膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１０６となる導電膜の加工方法としては、ウエットエッチング法及びドライ
エッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエットエ
ッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜をエ
ッチングすることで導電膜を加工し、導電膜１０６を形成する。
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（Ｐ
ＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態において
は、絶縁膜１０４として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と、
厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０４
に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等
がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法
等がある。また、絶縁膜１０４上に酸素の脱離を抑制する膜を形成した後、該膜を介して
絶縁膜１０４に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム
、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステ
ンの１以上を有する導電膜あるいは半導体膜を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸素
プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる。
また、酸化物半導体膜１０８ａを形成する際に、酸素ガスに、不活性ガス（例えば、ヘリ
ウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、酸化物半導体
膜１０８ａを形成する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比とも
いう）としては、５％以上３０％以下、好ましくは７％以上２０％以下である。
また、酸化物半導体膜１０８ａの形成条件としては、基板温度を室温以上１８０℃以下、
好ましくは基板温度を室温以上１４０℃以下とすればよい。酸化物半導体膜１０８ａの形
成時の基板温度を、例えば、室温以上１４０℃未満とすると、生産性が高くなり好ましい
。
また、酸化物半導体膜１０８ａの厚さとしては、３ｎｍ以上２００ｎｍ以下、好ましくは
３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下とすればよい。
なお、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用い
る場合、酸化物半導体膜１０８ａを成膜する際の基板温度を２００℃以上３００℃以下と
した場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス
基板を用いる場合においては、酸化物半導体膜１０８ａの成膜する際の基板温度を室温以
上２００℃未満とすることで、ガラス基板の変形を抑制することができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして
用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より
好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを用
いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置における
チャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライ
オポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０－７Ｐａから１×
１０－４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時
における、チャンバー内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子
）の分圧を１×１０－４Ｐａ以下、好ましく５×１０－５Ｐａ以下とすることが好ましい
。
本実施の形態においては、酸化物半導体膜１０８ａの形成条件を以下とする。
酸化物半導体膜１０８ａを、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲットを用いて、スパッタ
リング法により形成する。また、酸化物半導体膜１０８ａの形成時の基板温度と、酸素流
量比は、適宜、設定することができる。また、チャンバー内の圧力を０．６Ｐａとし、ス
パッタリング装置内に設置された金属酸化物ターゲットに２５００ＷのＡＣ電力を供給す
ることで、酸化物材料を成膜する。
なお、成膜した酸化物材料を、酸化物半導体膜１０８ａに加工するには、ウエットエッチ
ング法及びドライエッチング法のいずれか一方または双方を用いればよい。
また、酸化物半導体膜１０８ａを形成した後、加熱処理を行い、酸化物半導体膜１０８ａ
の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基
板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下で
ある。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性雰囲気で行うことができる。または、不活性雰囲気で加熱した後、酸素雰
囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれ
ないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで
、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処
理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処理
を行うことで、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を５×１０１
９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８
ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０
１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが
できる。
次に、絶縁膜１０４及び酸化物半導体膜１０８ａ上に絶縁膜１１０＿０を形成する。（図
６（Ｂ）参照）。
絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、プラズマ化学
気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成す
ることができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気
体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシ
ラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化
二窒素、二酸化窒素等がある。
また、絶縁膜１１０＿０として、堆積性気体の流量に対する酸化性気体の流量を２０倍よ
り大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ
未満、または５０Ｐａ以下とするＰＥＣＶＤ装置を用いることで、欠陥量の少ない酸化窒
化シリコン膜を形成することができる。
また、絶縁膜１１０＿０として、ＰＥＣＶＤ装置の真空排気された処理室内に載置された
基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内におけ
る圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下
とし、処理室内に設けられる電極に高周波電力を供給する条件により、緻密である酸化シ
リコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子温
度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用い
られる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密
度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び
堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することが
できる。
また、絶縁膜１１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することがで
きる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）
、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラ
シロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキ
サメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、ト
リスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を
用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶
縁膜１１０＿０を形成することができる。
本実施の形態では絶縁膜１１０＿０として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの酸
化窒化シリコン膜を形成する。
次に、絶縁膜１１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、絶
縁膜１１０＿０、及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達す
る開口部１４３を形成する（図６（Ｃ）参照）。
開口部１４３の形成方法としては、ウエットエッチング法及びドライエッチング法のいず
れか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を用
い、開口部１４３を形成する。
次に、開口部１４３を覆うように、導電膜１０６及び絶縁膜１１０＿０上に導電膜１１２
＿０を形成する。また、導電膜１１２＿０として、例えば金属酸化膜を用いる場合、導電
膜１１２＿０の形成時に絶縁膜１１０＿０中に酸素が添加される場合がある（図６（Ｄ）
参照）。
なお、図６（Ｄ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に表し
ている。また、開口部１４３を覆うように、導電膜１１２＿０を形成することで、導電膜
１０６と、導電膜１１２＿０とが電気的に接続される。
導電膜１１２＿０として、金属酸化膜を用いる場合、導電膜１１２＿０の形成方法として
は、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成することが好ましい
。形成時に酸素ガスを含む雰囲気で導電膜１１２＿０を形成することで、絶縁膜１１０＿
０中に酸素を好適に添加することができる。なお、導電膜１１２＿０の形成方法としては
、スパッタリング法に限定されず、その他の方法、例えばＡＬＤ法を用いてもよい。
本実施の形態においては、導電膜１１２＿０として、スパッタリング法を用いて、膜厚が
１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物であるＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４
．１（原子数比））を成膜する。また、導電膜１１２＿０の形成前、または導電膜１１２
＿０の形成後に、絶縁膜１１０＿０中に酸素添加処理を行ってもよい。当該酸素添加処理
の方法としては、絶縁膜１０４の形成後に行うことのできる酸素の添加処理と同様とすれ
ばよい。
次に、導電膜１１２＿０上の所望の位置に、リソグラフィ工程によりマスク１４０を形成
する（図７（Ａ）参照）。
次に、マスク１４０上から、エッチングを行い、導電膜１１２＿０、及び絶縁膜１１０＿
０を加工する。また、導電膜１１２＿０及び絶縁膜１１０＿０の加工後に、マスク１４０
を除去する。導電膜１１２＿０、及び絶縁膜１１０＿０を加工することで、島状の導電膜
１１２、及び島状の絶縁膜１１０が形成される（図７（Ｂ）参照）。
本実施の形態においては、ドライエッチング法を用い、導電膜１１２＿０、及び絶縁膜１
１０＿０を加工する。
なお、導電膜１１２＿０、及び絶縁膜１１０＿０の加工の際に、導電膜１１２が重畳しな
い領域の酸化物半導体膜１０８ａの膜厚が薄くなる場合がある。または、導電膜１１２＿
０、及び絶縁膜１１０＿０の加工の際に、酸化物半導体膜１０８ａが重畳しない領域の絶
縁膜１０４の膜厚が薄くなる場合がある。また、導電膜１１２＿０、及び絶縁膜１１０＿
０の加工の際に、エッチャントまたはエッチングガス（例えば、塩素など）が酸化物半導
体膜１０８ａ中に添加される、あるいは導電膜１１２＿０、または絶縁膜１１０＿０の構
成元素が酸化物半導体膜１０８中に添加される場合がある。
次に、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上に絶縁膜１１６を形成
する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半導体膜１０
８ａの一部は、領域１０８ｎとなる。ここで、導電膜１１２と重畳する酸化物半導体膜１
０８ａは、酸化物半導体膜１０８とする（図７（Ｃ）参照）。
絶縁膜１１６としては、先に記載の材料を選択することで形成できる。本実施の形態にお
いては、絶縁膜１１６として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化酸化シリコ
ン膜を形成する。また、当該窒化酸化シリコン膜の形成時において、プラズマ処理と、成
膜処理との２つのステップを２２０℃の温度で行う。当該プラズマ処理としては、成膜前
に流量１００ｓｃｃｍのアルゴンガスと、流量１０００ｓｃｃｍの窒素ガスとを、チャン
バー内に導入し、チャンバー内の圧力を４０Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に
１０００Ｗの電力を供給する。また、成膜処理としては、流量５０ｓｃｃｍのシランガス
と、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスとを、チ
ャンバー内に導入し、チャンバー内の圧力を１００Ｐａとし、ＲＦ電源（２７．１２ＭＨ
ｚ）に１０００Ｗの電力を供給する。
絶縁膜１１６として、窒化酸化シリコン膜を用いることで、絶縁膜１１６に接する領域１
０８ｎに窒化酸化シリコン膜中の窒素または水素を供給することができる。また、絶縁膜
１１６の形成時の温度を上述の温度とすることで、絶縁膜１１０に含まれる過剰酸素が外
部に放出されるのを抑制することができる。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図８（Ａ）参照）。
絶縁膜１１８としては、先に記載の材料を選択することで形成できる。本実施の形態にお
いては、絶縁膜１１８として、ＰＥＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリコ
ン膜を形成する。
次に、絶縁膜１１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜１
１８及び絶縁膜１１６の一部をエッチングすることで、領域１０８ｎに達する開口部１４
１ａ、１４１ｂを形成する（図８（Ｂ）参照）。
絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウエットエッチング法及
びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態において
は、ドライエッチング法を用い、絶縁膜１１８、及び絶縁膜１１６を加工する。
次に、開口部１４１ａ、１４１ｂを覆うように、領域１０８ｎ及び絶縁膜１１８上に導電
膜を形成し、当該導電膜を所望の形状に加工することで導電膜１２０ａ、１２０ｂを形成
する（図８（Ｃ）参照）。
導電膜１２０ａ、１２０ｂとしては、先に記載の材料を選択することで形成できる。本実
施の形態においては、導電膜１２０ａ、１２０ｂとして、スパッタリング装置を用い、厚
さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜１２０ａ、１２０ｂとなる導電膜の加工方法としては、ウエットエッチング
法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態では
、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタング
ステン膜をエッチングすることで導電膜を加工し、導電膜１２０ａ、１２０ｂを形成する
。
続いて、導電膜１２０ａ、１２０ｂ、及び絶縁膜１１８を覆って絶縁膜１２２を形成する
。
以上の工程により、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０を作製することが
できる。
なお、トランジスタ１５０を構成する膜（絶縁膜、金属酸化膜、酸化物半導体膜、導電膜
等）としては、上述の形成方法の他、スパッタリング法、化学気相堆積（ＣＶＤ）法、真
空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ法を用いて形成することができる。
あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング
法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱
ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ）法が挙げられる。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属酸
化膜などの膜を形成することができる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
また、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒と
アルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）
など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料
としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アル
ミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などが
ある。
また、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロ
ロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給
して吸着物と反応させる。
また、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガス
とＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２
ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを
用いてもよい。
また、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ膜
を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ－Ｏ層を形成し、そ
の後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（
ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこ
の例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇ
ａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の
不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ
３ガスを用いる方が好ましい。
＜トランジスタの構成例４＞
図９（Ａ）は、トランジスタ３００Ａの上面図であり、図９（Ｂ）は、図９（Ａ）に示す
一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し、図９（Ｃ）は、図９（Ａ）に示
す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当する。なお、図９（Ａ）において
、煩雑になることを避けるため、トランジスタ３００Ａの構成要素の一部（ゲート絶縁膜
として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１－Ｘ２方向をチ
ャネル長方向、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、
トランジスタの上面図においては、以降の図面においても図９（Ａ）と同様に、構成要素
の一部を省略して図示する場合がある。
図９に示すトランジスタ３００Ａは、基板３０２上の導電膜３０４と、基板３０２及び導
電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸
化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３
０８上の導電膜３１２ｂと、を有する。また、トランジスタ３００Ａ上、より詳しくは、
導電膜３１２ａ、３１２ｂ及び酸化物半導体膜３０８上には絶縁膜３１４、３１６、及び
絶縁膜３１８が設けられる。
なお、トランジスタ３００Ａにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ａ
のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジスタ３
００Ａの保護絶縁膜としての機能を有する。また、トランジスタ３００Ａにおいて、導電
膜３０４は、ゲート電極としての機能を有し、導電膜３１２ａは、ソース電極としての機
能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
なお、本明細書等において、絶縁膜３０６、３０７を第１の絶縁膜と、絶縁膜３１４、３
１６を第２の絶縁膜と、絶縁膜３１８を第３の絶縁膜と、それぞれ呼称する場合がある。
図９に示すトランジスタ３００Ａは、チャネルエッチ型のトランジスタ構造である。本発
明の一態様の酸化物半導体膜は、チャネルエッチ型のトランジスタに好適に用いることが
できる。
＜トランジスタの構成例５＞
図１０（Ａ）は、トランジスタ３００Ｂの上面図であり、図１０（Ｂ）は、図１０（Ａ）
に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し、図１０（Ｃ）は、図１０
（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当する。
図１０に示すトランジスタ３００Ｂは、基板３０２上の導電膜３０４と、基板３０２及び
導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の
酸化物半導体膜３０８と、酸化物半導体膜３０８上の絶縁膜３１４と、絶縁膜３１４上の
絶縁膜３１６と、絶縁膜３１４及び絶縁膜３１６に設けられる開口部３４１ａを介して酸
化物半導体膜３０８に電気的に接続される導電膜３１２ａと、絶縁膜３１４及び絶縁膜３
１６に設けられる開口部３４１ｂを介して酸化物半導体膜３０８に電気的に接続される導
電膜３１２ｂとを有する。また、トランジスタ３００Ｂ上、より詳しくは、導電膜３１２
ａ、３１２ｂ、及び絶縁膜３１６上には絶縁膜３１８が設けられる。
なお、トランジスタ３００Ｂにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｂ
のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６は、酸化物半導体膜３０８の
保護絶縁膜としての機能を有し、絶縁膜３１８は、トランジスタ３００Ｂの保護絶縁膜と
しての機能を有する。また、トランジスタ３００Ｂにおいて、導電膜３０４は、ゲート電
極としての機能を有し、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１
２ｂは、ドレイン電極としての機能を有する。
図９に示すトランジスタ３００Ａにおいては、チャネルエッチ型の構造であったのに対し
、図１０（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３００Ｂは、チャネル保護型の構造であ
る。本発明の一態様の酸化物半導体膜は、チャネル保護型のトランジスタにも好適に用い
ることができる。
＜トランジスタの構成例６＞
図１１（Ａ）は、トランジスタ３００Ｃの上面図であり、図１１（Ｂ）は、図１１（Ａ）
に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し、図１１（Ｃ）は、図１１
（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当する。
図１１に示すトランジスタ３００Ｃは、図１０（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３
００Ｂと絶縁膜３１４、３１６の形状が相違する。具体的には、トランジスタ３００Ｃの
絶縁膜３１４、３１６は、酸化物半導体膜３０８のチャネル領域上に島状に設けられる。
その他の構成は、トランジスタ３００Ｂと同様である。
＜トランジスタの構成例７＞
図１２（Ａ）は、トランジスタ３００Ｄの上面図であり、図１２（Ｂ）は、図１２（Ａ）
に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し、図１２（Ｃ）は、図１２
（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当する。
図１２に示すトランジスタ３００Ｄは、基板３０２上の導電膜３０４と、基板３０２及び
導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の
酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜
３０８上の導電膜３１２ｂと、酸化物半導体膜３０８、及び導電膜３１２ａ、３１２ｂ上
の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１６上の絶縁膜３１８と
、絶縁膜３１８上の導電膜３２０ａ、３２０ｂと、を有する。
なお、トランジスタ３００Ｄにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｄ
の第１のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジ
スタ３００Ｄの第２のゲート絶縁膜としての機能を有する。また、トランジスタ３００Ｄ
において、導電膜３０４は、第１のゲート電極としての機能を有し、導電膜３２０ａは、
第２のゲート電極としての機能を有し、導電膜３２０ｂは、表示装置に用いる画素電極と
しての機能を有する。また、導電膜３１２ａは、ソース電極としての機能を有し、導電膜
３１２ｂは、ドレイン電極としての機能を有する。
また、図１２（Ｃ）に示すように導電膜３２０ｂは、絶縁膜３０６、３０７、３１４、３
１６、３１８に設けられる開口部３４２ｂ、３４２ｃにおいて、導電膜３０４に接続され
る。よって、導電膜３２０ｂと導電膜３０４とは、同じ電位が与えられる。
なお、トランジスタ３００Ｄにおいては、開口部３４２ｂ、３４２ｃを設け、導電膜３２
０ｂと導電膜３０４を接続する構成について例示したが、これに限定されない。例えば、
開口部３４２ｂまたは開口部３４２ｃのいずれか一方の開口部のみを形成し、導電膜３２
０ｂと導電膜３０４を接続する構成、または開口部３４２ｂ及び開口部３４２ｃを設けず
に、導電膜３２０ｂと導電膜３０４を接続しない構成としてもよい。なお、導電膜３２０
ｂと導電膜３０４とを接続しない構成の場合、導電膜３２０ｂと導電膜３０４には、それ
ぞれ異なる電位を与えることができる。
また、導電膜３２０ｂは、絶縁膜３１４、３１６、３１８に設けられる開口部３４２ａを
介して、導電膜３１２ｂと接続される。
なお、トランジスタ３００Ｄは、先に説明のＳ－ｃｈａｎｎｅｌ構造を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
本実施例では、各種測定方法を用い、基板上に成膜した本発明の一態様である酸化物半導
体について測定を行った結果について説明する。なお、本実施例においては、試料１Ａ、
試料１Ｂ、試料１Ｃ、試料１Ｄ、試料１Ｅ、試料１Ｆ、試料１Ｇ、試料１Ｈ、および試料
１Ｊを作製した。
＜試料の構成と作製方法＞
以下では、本発明の一態様に係る試料１Ａ、試料１Ｂ、試料１Ｃ、試料１Ｄ、試料１Ｅ、
試料１Ｆ、試料１Ｇ、試料１Ｈ、および試料１Ｊについて説明する。試料１Ａ乃至試料１
Ｊは、基板と、基板上の酸化物半導体と、を有する。
なお、試料１Ａ乃至試料１Ｊは、それぞれ、酸化物半導体の成膜時の温度、および酸素流
量比を異なる条件で作製した。下表に、試料１Ａ乃至試料１Ｊにおける酸化物半導体成膜
時の温度、および酸素流量比を示す。
Figure 2022048194000002
次に、各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いた。続いて、スパッタリング装置を用いて、基板上
に酸化物半導体として、厚さ１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を形成した。成膜条件
は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、金属酸化物ターゲット（Ｉ
ｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いた。また、スパッタリング装置内
に設置された金属酸化物ターゲットに２５００ＷのＡＣ電力を供給することで、酸化物半
導体を成膜した。
なお、酸化物半導体を成膜する際の条件として、上記表に示した成膜温度、および酸素流
量比とすることで、試料１Ａ乃至試料１Ｊとした。
以上の工程により、本実施例の試料１Ａ乃至試料１Ｊを作製した。
＜Ｘ線回折による解析＞
本項目では、ガラス基板上の酸化物半導体を、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆ
ｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕ
ｋｅｒ社製Ｄ８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ－ｏｆ－ｐｌａｎｅ法
によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を
０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
図１４に、Ｏｕｔ－ｏｆ－ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す
。
図１４に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素
ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなった。な
お、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向
した結晶性ＩＧＺＯ化合物（ＣＡＡＣ－ＩＧＺＯともいう。）であることに由来すること
が分かっている。
また、図１４に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流
量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、ま
たは、酸素ガス流量比が小さい試料は、測定領域のａ－ｂ面方向、およびｃ軸方向の配向
は見られないことが分かった。
＜ＴＥＭ像および電子線回折＞
本項目では、試料１Ａ、試料１Ｄ、および試料１Ｊを、ＨＡＡＤＦ（Ｈｉｇｈ－Ａｎｇｌ
ｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）－ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎ
ｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解
析した結果について説明する（以下、ＨＡＡＤＦ－ＳＴＥＭによって取得した像は、ＴＥ
Ｍ像ともいう。）。
また、本項目では、試料１Ａ、試料１Ｄ、および試料１Ｊにプローブ径が１ｎｍの電子線
（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果
について説明する。
なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。また、ＨＡＡＤＦ－ＳＴＥＭ像
の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆを用
いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
また、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置
まで一定の速度で移動させながら行った。
図１５（Ａ）に試料１Ａの断面ＴＥＭ像を、図１５（Ｂ）に試料１Ａの電子線回折パター
ンを取得した結果を示す。図１５（Ｃ）に試料１Ｄの断面ＴＥＭ像を、図１５（Ｄ）に試
料１Ｄの電子線回折パターンを取得した結果を示す。図１５（Ｅ）に試料１Ｊの断面ＴＥ
Ｍ像を、図１５（Ｆ）に試料１Ｊの電子線回折パターンを取得した結果を示す。
ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行
にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９
）面に起因するスポットが含まれる回折パターンが見られることが分かっている。つまり
、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向
いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍ
の電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ－Ｏ
Ｓは、ａ軸およびｂ軸は配向性を有さないことがわかる。
また、微結晶を有する酸化物半導体（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ－ＯＳという。）に対し、大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回
折パターンが観測される。また、ｎｃ－ＯＳに対し、小さいプローブ径の電子線（例えば
５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される
。また、ｎｃ－ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に
）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測
される場合がある。
試料１Ａは、図１５（Ａ）に示すように、断面ＴＥＭ観察結果より、微結晶（ｎａｎｏ
ｃｒｙｓｔａｌ。以下、ｎｃともいう）が観察された。また、図１５（Ｂ）に示すように
、試料１Ａに対する電子線回折パターンの結果は、円を描くように（リング状に）輝度の
高い領域が観測できた。また、リング状の領域に複数のスポットが観測できた。
試料１Ｄは、図１５（Ｃ）に示すように、断面ＴＥＭ観察結果より、ＣＡＡＣ構造、およ
び微結晶が観察された。また、図１５（Ｄ）に示すように、試料１Ｄに対する電子線回折
パターンの結果は、円を描くように（リング状に）輝度の高い領域が観測できた。また、
リング状の領域に複数のスポットが観測できた。また、（００９）面に起因するスポット
がわずかに含まれる回折パターンが見られた。
一方、試料１Ｊは、図１５（Ｅ）に示すように、断面ＴＥＭ観察結果より、ＣＡＡＣ構造
を示す層状の配列が明瞭に確認された。
なお、上述したような断面ＴＥＭ像および平面ＴＥＭ像において観察される特徴は、酸化
物半導体の構造を一面的に捉えたものである。
続いて、試料１Ａに、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照
射することで、電子線回折パターンを取得した結果について、図１６に示す。
図１６（Ａ）に示す、試料１Ａの平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３
、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察した。なお、電子線回折パ
ターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移
動させながら行った。黒点ａ１の結果を図１６（Ｃ）、黒点ａ２の結果を図１６（Ｄ）、
黒点ａ３の結果を図１６（Ｅ）、黒点ａ４の結果を図１６（Ｆ）、および黒点ａ５の結果
を図１６（Ｇ）に示す。
図１６（Ｃ）、図１６（Ｄ）、図１６（Ｅ）、図１６（Ｆ）、および図１６（Ｇ）より、
リング状に輝度の高い領域が観測できた。また、リング状の領域に複数のスポットが観測
できた。
また、図１６（Ｂ）に示す、試料１Ａの断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒
点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結
果を図１６（Ｈ）、黒点ｂ２の結果を図１６（Ｉ）、黒点ｂ３の結果を図１６（Ｊ）、黒
点ｂ４の結果を図１６（Ｋ）、および黒点ｂ５の結果を図１６（Ｌ）に示す。
図１６（Ｈ）、図１６（Ｉ）、図１６（Ｊ）、図１６（Ｋ）、および図１６（Ｌ）より、
リング状に輝度の高い領域が観測できた。また、リング状の領域に複数のスポットが観測
できた。
つまり、試料１Ａは、ｎｃ構造を有し、アモルファス構造の酸化物半導体膜とも、単結晶
構造の酸化物半導体膜とも明確に異なる性質を有することが分かった。
以上より、試料１Ａ、および試料１Ｄの電子線回折パターンは、リング状に輝度の高い領
域と、該リング領域に複数の輝点を有する。従って、試料１Ａは、電子線回折パターンが
、ｎｃ－ＯＳであり、平面方向、および断面方向において、配向性は有さないことが分か
った。また、試料１Ｄは、ｎｃ構造とＣＡＡＣ構造との混合材料であることがわかった。
一方、試料１Ｊの電子線回折パターンは、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因
するスポットを有する。従って、試料１Ｊは、ｃ軸配向性を有し、ｃ軸が被形成面または
上面に略垂直な方向を向いていることがわかった。
＜ＴＥＭ像の画像解析＞
本項目では、試料１Ａ、試料１Ｃ、試料１Ｄ、試料１Ｆ、試料１Ｇ、および試料１Ｊを、
ＨＡＡＤＦ－ＳＴＥＭによって観察、および解析した結果について説明する。
平面ＴＥＭ像の画像解析を行った結果について説明する。なお、平面ＴＥＭ像は、球面収
差補正機能を用いて観察した。なお、平面ＴＥＭ像の撮影には、日本電子株式会社製原子
分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径
約０．１ｎｍφの電子線を照射して行った。
図１７には、試料１Ａ、試料１Ｃ、試料１Ｄ、試料１Ｆ、試料１Ｇ、および試料１Ｊの平
面ＴＥＭ像、および、平面ＴＥＭ像を画像処理した像である。なお、図１７に示す表にお
いて、左図に平面ＴＥＭ像、右図に左図の平面ＴＥＭ像を画像処理した像を示す。
画像処理、および画像解析の方法について説明する。まず、画像処理として、図１７に示
す平面ＴＥＭ像を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆ
ｏｒｍ）処理することでＦＦＴ像を取得した。次に、取得したＦＦＴ像を、２．８ｎｍ－
１から５．０ｎｍ－１の範囲を残してマスク処理を行った。次に、マスク処理したＦＦＴ
像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔ
ｒａｎｓｆｏｒｍ）処理することでＦＦＴフィルタリング像を取得した。
画像解析として、まず、ＦＦＴフィルタリング像から格子点を抽出した。格子点の抽出は
、以下の手順で行った。まず、ＦＦＴフィルタリング像のノイズを除去する処理を行った
。ノイズを除去する処理として、半径０．０５ｎｍの範囲における輝度を下式によって平
滑化した。
Figure 2022048194000003
ここで、Ｓ＿Ｉｎｔ（ｘ，ｙ）は座標（ｘ，ｙ）における平滑化された輝度を示し、ｒは
座標（ｘ，ｙ）と座標（ｘ’，ｙ’）との距離を示し、Ｉｎｔ（ｘ’，ｙ’）は、座標（
ｘ’，ｙ’）における輝度を示す。なお、ｒが０のときは、ｒを１として計算した。
次に、格子点の探索を行った。格子点の条件は、半径０．２２ｎｍ内の全てで格子点候補
よりも輝度が高い座標とした。ここでは、格子点候補が抽出された。なお、半径０．２２
ｎｍ内であれば、ノイズによる格子点の誤検出の頻度を小さくすることができる。また、
ＴＥＭ像では格子点間に一定の距離があるため、半径０．２２ｎｍ内には二つ以上の格子
点が含まれる可能性は低い。
次に、抽出された格子点候補を中心に、半径０．２２ｎｍ内で最も輝度の高い座標を抽出
し、格子点候補を更新した。格子点候補の抽出を繰り返し、新たな格子点候補が現れなく
なったときの座標を格子点として認定した。同様に、認定された格子点から０．２２ｎｍ
よりも離れた位置において、新たな格子点の認定を行うことで、全ての範囲で格子点を認
定した。得られた複数の格子点は、まとめて格子点群と呼ぶ。
次に、抽出した格子点群から六角形格子の角度を導出する方法について、図１８（Ａ）、
図１８（Ｂ）および図１８（Ｃ）に示す模式図、ならびに図１８（Ｄ）に示すフローチャ
ートを用いて説明する。まず、基準格子点を定め、その最近接である６点の近接格子点を
結び、六角形格子を形成した（図１８（Ａ）、図１８（Ｄ）ステップＳ１０１参照。）。
その後、該六角形格子の中心点である基準格子点から頂点である各格子点までの距離の平
均値Ｒを導出した。算出したＲを各頂点までの距離とし、基準格子点を中心点とした正六
角形を形成した（図１８（Ｄ）ステップＳ１０２参照。）。このとき、正六角形の各頂点
と、それぞれに最も近い近接格子点との距離を距離ｄ１、距離ｄ２、距離ｄ３、距離ｄ４
、距離ｄ５および距離ｄ６とする（図１８（Ｂ）、図１８（Ｄ）ステップＳ１０３参照。
）。次に、正六角形を、中心点を基準に０．１°刻みで０°から６０°まで回転させ、回
転した正六角形と六角形格子との平均のずれ［Ｄ＝（ｄ１＋ｄ２＋ｄ３＋ｄ４＋ｄ５＋ｄ
６）／６］を算出した（図１８（Ｄ）ステップＳ１０４参照。）。そして、平均のずれＤ
が最小となるときの正六角形の回転角度θを求め、六角形格子の角度とした（図１８（Ｃ
）、図１８（Ｄ）ステップＳ１０５）。
次に、平面ＴＥＭ像の観察範囲において、六角形格子の角度が３０°となる割合が最も高
くなるように調整した。ここで、半径１ｎｍの範囲において、六角形格子の角度の平均値
を算出した。続いて、画像処理を経て得られた平面ＴＥＭ像を、領域が有する六角形格子
の角度に応じ、色、または濃淡で表示した。図１７に示す平面ＴＥＭ像を画像処理した像
は、図１７に示す平面ＴＥＭ像を上述の方法により画像解析し、六角形格子の角度に応じ
た濃淡を示した像である。つまり平面ＴＥＭ像を画像処理した像は、平面ＴＥＭ像のＦＦ
Ｔフィルタリング像において、特定波数領域を色分けすることにより、各特定波数領域の
格子点の向きを抽出した画像である。
図１７より、ｎｃが観察される試料１Ａ、試料１Ｄでは、六角形の向きがランダムであり
、モザイク状に分布していることがわかった。また、断面ＴＥＭ像で、層状構造が観察さ
れた試料１Ｊでは、六角形の向きが同じ向きを示す領域が数十ｎｍの広範囲にわたって存
在することがわかった。試料１Ｄはランダムなモザイク状のｎｃと、試料１Ｊと同様の同
じ向きが広領域に観測される領域とがあることが分かった。
また、図１７により、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、
六角形の向きがランダムであり、モザイク状に分布している領域が現れやすい傾向がある
ことが分かった。
このように、平面ＴＥＭ像を画像解析することによって、ＣＡＡＣ－ＯＳの六角形格子の
角度が変化する境界部を評価することが可能となる。
次に、試料１Ａの格子点群からボロノイ図を作成した。ボロノイ図は、格子点群を含む領
域で分割した図である。それぞれの格子点は、格子点を囲む領域から最も近い。以下では
、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）および図１９（Ｄ）に示す模式図、ならび
に図１９（Ｅ）に示すフローチャートを用いて、ボロノイ図の作成方法の詳細を説明する
。
まず、図１８に示した方法などによって格子点群を抽出した（図１９（Ａ）および図１９
（Ｅ）ステップＳ１１１参照。）。次に、近接する格子点間を線分で結んだ（図１９（Ｂ
）および図１９（Ｅ）ステップＳ１１２参照。）。次に、各線分の垂直二等分線を引いた
（図１９（Ｃ）および図１９（Ｅ）ステップＳ１１３参照。）。次に、３つの垂直二等分
線が交わる点を抽出した（図１９（Ｅ）ステップＳ１１４参照。）。この点をボロノイ点
と呼ぶ。次に、近接するボロノイ点間を線分で結んだ（図１９（Ｄ）および図１９（Ｅ）
ステップＳ１１５参照。）。このとき、線分に囲まれた多角形領域をボロノイ領域と呼ぶ
。以上の方法によって、ボロノイ図を作成することができた。
図２０に、試料１Ａ、試料１Ｃ、試料１Ｄ、試料１Ｆ、試料１Ｇ、および試料１Ｊにおけ
るボロノイ領域の形状が、四角形乃至九角形のいずれかである割合を示す。棒グラフに、
各試料のボロノイ領域の形状が四角形乃至九角形のいずれかである個数を示した。また、
表に各試料のボロノイ領域の形状が四角形乃至九角形のいずれかである割合を示した。
図２０より、結晶化の高い試料１Ｊでは六角形を示す割合が高く、結晶化が低い試料１Ａ
では六角形の割合が低くなる傾向を示すことが確認できた。試料１Ｄの六角形の比率は、
試料１Ｊと試料１Ａの間の値であった。従って、図２０より、成膜条件の違いにより、酸
化物半導体の結晶状態は大きく異なることが確認された。
従って、図２０より、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、
結晶化が低く、六角形の割合が低くなる傾向を示すことが確認できた。
＜元素分析＞
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖ
ｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価
することによって、試料１Ａの元素分析を行った結果について説明する。なお、ＥＤＸ測
定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ－
２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用
いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試
料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る
。本実施例では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇ
ａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移
に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域
について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることが
できる。
図２１には、試料１Ａの断面、および平面におけるＴＥＭ像、およびＥＤＸマッピングを
示す。なお、ＥＤＸマッピングは、範囲において、測定元素が多いほど明るくなり、測定
元素が少ないほど暗くなるように、明暗で元素の割合を示した。また、図２１に示すＥＤ
Ｘマッピングの倍率は７２０万倍とした。
図２１（Ａ）は断面ＴＥＭ像、図２１（Ｅ）は平面ＴＥＭ像である。図２１（Ｂ）は断面
、および図２１（Ｆ）は平面におけるＩｎ原子のＥＤＸマッピングである。なお、図２１
（Ｂ）に示すＥＤＸマッピングにおける全原子に対するＩｎ原子の比率は、９．２８乃至
３３．７４［ａｔｏｍｉｃ％］の範囲とした。図２１（Ｆ）に示すＥＤＸマッピングにお
ける全原子に対するＩｎ原子の比率は、１２．９７乃至３８．０１［ａｔｏｍｉｃ％］の
範囲とした。
また、図２１（Ｃ）は断面、および図２１（Ｇ）は平面におけるＧａ原子のＥＤＸマッピ
ングである。なお、図２１（Ｃ）に示すＥＤＸマッピングにおける全原子に対するＧａ原
子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とした。図２１（Ｇ）に示
すＥＤＸマッピングにおける全原子に対するＧａ原子の比率は１．７２乃至１９．８２［
ａｔｏｍｉｃ％］の範囲とした。
また、図２１（Ｄ）は断面、および図２１（Ｈ）は平面におけるＺｎ原子のＥＤＸマッピ
ングである。なお、図２１（Ｄ）に示すＥＤＸマッピングにおける全原子に対するＺｎ原
子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とした。図２１（Ｈ）に示
すＥＤＸマッピングにおける全原子に対するＺｎ原子の比率は９．２９乃至２８．３２［
ａｔｏｍｉｃ％］の範囲とした。
なお、図２１（Ａ）、図２１（Ｂ）、図２１（Ｃ）、および図２１（Ｄ）は、試料１Ａの
断面において、同範囲の領域を示した。図２１（Ｅ）、図２１（Ｆ）、図２１（Ｇ）、お
よび図２１（Ｈ）は、試料１Ａの平面において、同範囲の領域を示した。
図２２には、試料１Ａの断面におけるＥＤＸマッピングを拡大した図を示す。図２２（Ａ
）は、図２１（Ｂ）の一部を拡大した図である。図２２（Ｂ）は、図２１（Ｃ）の一部を
拡大した図である。図２２（Ｃ）は、図２１（Ｄ）の一部を拡大した図である。
図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）に示すＥＤＸマッピングでは、画像に
相対的な明暗の分布が見られ、試料１Ａにおいて、各原子が分布を持って存在している様
子が確認できた。ここで、図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）に示す実線
で囲む範囲と破線で囲む範囲に注目した。
図２２（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は
、相対的に明るい領域を多く含むことが確認できた。また、図２２（Ｂ）では実線で囲む
範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含
むことが確認できた。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原
子が相対的に少ない領域であることが確認できた。ここで、図２２（Ｃ）では、実線で囲
む範囲において、右側の領域は相対的に明るい領域であり、左側の領域は相対的に暗い領
域であることが確認できた。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、また
はＩｎＯＸ１などが主成分である領域であることが分かった。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原
子が相対的に多い領域であることが確認できた。図２２（Ｃ）では、破線で囲む範囲にお
いて、左上の領域は、相対的に暗い領域であり、右下側の領域は、相対的に明るい領域で
あることが確認できた。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ
４ＯＺ４などが主成分である領域であることが分かった。
また、図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）より、Ｉｎ原子の分布は、Ｇａ
原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２
ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているようにみえ
る。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ク
ラウド状に広がって形成されていると推測できる。
このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ－Ｇａ－Ｚｎ酸化
物を、ＣＡＣ－ＩＧＺＯと呼称することができる。
また、図２２（Ａ）、図２２（Ｂ）、および図２２（Ｃ）において、ＧａＯＸ３が主成分
である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイ
ズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察された。
以上より、ＣＡＣ－ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構
造であり、ＩＧＺＯ化合物と異なる性質を有することが分かった。つまり、ＣＡＣ－ＩＧ
ＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状
である構造を有することが確認できた。
従って、ＣＡＣ－ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用するこ
とにより、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および低いオフ電流（
Ｉｏｆｆ）を実現することが期待できる。また、ＣＡＣ－ＩＧＺＯを用いた半導体素子は
、信頼性が高い。従って、ＣＡＣ－ＩＧＺＯは、ディスプレイをはじめとするさまざまな
半導体装置に最適である。
本実施例は、少なくともその一部を本明細書中に記載する実施の形態、または他の実施例
と適宜組み合わせて実施することができる。
本実施例では、本発明の一態様である、酸化物半導体膜１０８を有するトランジスタ１５
０を作製し、電気特性および信頼性試験を行った。なお、本実施例においては、酸化物半
導体膜１０８を有するトランジスタ１５０として、試料２Ａ、試料２Ｂ、試料２Ｃ、試料
２Ｄ、試料２Ｅ、試料２Ｆ、試料２Ｇ、試料２Ｈ、および試料２Ｊの９種のトランジスタ
を作製した。
＜試料の構成と作製方法＞
以下では、本発明の一態様に係る試料２Ａ、試料２Ｂ、試料２Ｃ、試料２Ｄ、試料２Ｅ、
試料２Ｆ、試料２Ｇ、試料２Ｈ、および試料２Ｊについて説明する。試料２Ａ乃至試料２
Ｊとして、実施の形態２、および図６乃至図８で説明した作製方法により、図３の構造を
有するトランジスタ１５０を作製した。
なお、試料２Ａ乃至試料２Ｊは、それぞれ、酸化物半導体膜１０８の成膜時の温度、およ
び酸素流量比を異なる条件で作製した。下表に、試料２Ａ乃至試料２Ｊにおける酸化物半
導体成膜時の温度、および酸素流量比を示す。
Figure 2022048194000004
なお、各試料は、実施の形態２にて説明した作製方法により作製した。また、酸化物半導
体膜１０８の成膜工程において、ターゲットは、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝４：２：４．１［原子数比］）を用いた。
なお、トランジスタ１５０のチャネル長は２μｍ、チャネル幅は３μｍ（以下、Ｌ／Ｗ＝
２／３μｍともいう）、またはチャネル長は２μｍ、チャネル幅は５０μｍ（以下、Ｌ／
Ｗ＝２／５０μｍともいう）とした。
＜トランジスタのＩｄ－Ｖｇ特性＞
次に、上記作製した試料２Ａ乃至試料２Ｊのトランジスタ（Ｌ／Ｗ＝２／３μｍ）のＩｄ
－Ｖｇ特性を測定した。なお、トランジスタのＩｄ－Ｖｇ特性の測定条件としては、第１
のゲート電極として機能する導電膜１１２に印加する電圧（以下、ゲート電圧（Ｖｇ）と
もいう）、及び第２のゲート電極として機能する導電膜１０６に印加する電圧（以下、バ
ックゲート電圧（Ｖｂｇ）ともいう）を、－１０Ｖから＋１０Ｖまで０．２５Ｖのステッ
プで印加した。また、ソース電極として機能する導電膜１２０ａに印加する電圧（以下、
ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導
電膜１２０ｂに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び
２０Ｖとした。
図２３に、試料２Ａ乃至試料２ＪのＩｄ－Ｖｇ特性結果、および電界効果移動度をそれぞ
れ示す。実線はＶｄが２０Ｖの時のＩｄ、一点鎖線は、Ｖｄが０．１Ｖの時のＩｄを示す
。また、破線は、電界効果移動度を示す。なお、図２３において、第１縦軸がＩｄ［Ａ］
を、第２縦軸が電界効果移動度（μＦＥ［ｃｍ２／Ｖｓ］）を、横軸がＶｇ［Ｖ］を、そ
れぞれ表す。また、電界効果移動度については、Ｖｄを２０Ｖとして測定した値から算出
した。
図２３に示すように、試料２Ａ乃至試料２Ｊの特性は、オン電流（Ｉｏｎ）、電界効果移
動度、特に飽和領域における電界効果移動度が異なることが確認できた。特に、電界効果
移動度の形状に関して、最大飽和移動度の値、および０Ｖ付近の立ち上がり特性の電界効
果移動度の形状が大きく異なることがわかった。
図２３より、成膜時の基板温度が低いほど、または成膜時の酸素流量比が小さいほど、高
いオン電流（Ｉｏｎ）を示すことがわかった。また、同様に、０Ｖ付近の立ち上がりが非
常に急峻であることが確認できた。特に、試料２Ａでは、電界効果移動度の最大値は７０
ｃｍ２／Ｖｓに迫る値を示すことが確認された。
＜ゲートバイアス－熱ストレス試験（ＧＢＴ試験）＞
次に、上記作製した、試料２Ａ乃至試料２Ｊのトランジスタ（Ｌ／Ｗ＝２／５０μｍ）に
対し、信頼性評価を行った。信頼性評価としては、ＧＢＴ試験とした。
本実施例でのＧＢＴ試験条件としては、第１のゲート電極として機能する導電膜１１２及
び第２のゲート電極として機能する導電膜１０６に印加される電圧、（以下、ゲート電圧
（Ｖｇ）という。）を±３０Ｖ、とし、ソース電極として機能する導電膜１２０ａ及びド
レイン電極として機能する導電膜１２０ｂとして機能する導電膜に印加される電圧（以下
、それぞれドレイン電圧（Ｖｄ）、ソース電圧（Ｖｓ）という。）を０Ｖ（ＣＯＭＭＯＮ
）とした。また、ストレス温度を６０℃、ストレス印加時間を１時間とし、測定環境をダ
ーク環境及び光照射環境（白色ＬＥＤにて約１００００ｌｘの光を照射）の２つの環境で
、それぞれ行った。
すなわち、トランジスタ１５０のソース電極として機能する導電膜１２０ａとドレイン電
極として機能する導電膜１２０ｂを同電位とし、第１のゲート電極として機能する導電膜
１１２及び第２のゲート電極として機能する導電膜１０６には、ソース電極として機能す
る導電膜１２０ａ及びドレイン電極として機能する導電膜１２０ｂとは異なる電位を一定
時間（ここでは１時間）印加した。
また、第１のゲート電極として機能する導電膜１１２及び第２のゲート電極として機能す
る導電膜１０６に与える電位がソース電極として機能する導電膜１２０ａ及びドレイン電
極として機能する導電膜１２０ｂの電位よりも高い場合をプラスストレスとした。また、
第１のゲート電極として機能する導電膜１１２及び第２のゲート電極として機能する導電
膜１０６に与える電位がソース電極として機能する導電膜１２０ａ及びドレイン電極とし
て機能する導電膜１２０ｂの電位よりも低い場合をマイナスストレスとした。したがって
、測定環境と合わせて、プラスＧＢＴ（ダーク）、マイナスＧＢＴ（ダーク）、プラスＧ
ＢＴ（光照射）、及びマイナスＧＢＴ（光照射）の合計４条件にて信頼性評価を実施した
。
なお、プラスＧＢＴ（ダーク）をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｓｔｒｅｓｓ）として、以下に記載する。また、マイナスＧＢＴ（ダーク）
を、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）
とする。プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｉｌｌｕ
ｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とする。マイナスＧＢＴ（
光照射）をＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅ
ｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とする。
試料２Ａ乃至試料２ＪのＧＢＴ試験結果を図２４に示す。また、図２４において、縦軸に
トランジスタのしきい値電圧の変化量（ΔＶｔｈ）を示す。
図２４に示す結果から、試料２Ａ乃至試料２Ｊが有するトランジスタは、ＧＢＴ試験にお
ける、しきい値電圧の変化量（ΔＶｔｈ）が、±３Ｖ以内であった。したがって、試料２
Ａ乃至試料２Ｊが有するトランジスタは、高い信頼性を有することが分かる。
従って、結晶性の低いＩＧＺＯ膜であっても、結晶性の高いＩＧＺＯ膜と同様に、欠陥準
位密度が低い膜が作られていると推定される。
本実施例は、少なくともその一部を本明細書中に記載する実施の形態、または他の実施例
と適宜組み合わせて実施することができる。
本実施例では、各種測定方法を用い、基板上に成膜した本発明の一態様である酸化物半導
体について測定を行った結果について説明する。なお、本実施例においては、試料３Ａ、
試料３Ｄ、および試料３Ｊを作製した。
＜試料の構成と作製方法＞
以下では、本発明の一態様に係る試料３Ａ、試料３Ｄ、および試料３Ｊについて説明する
。試料３Ａ、試料３Ｄ、および試料３Ｊは、基板と、基板上の酸化物半導体と、を有する
。
なお、試料３Ａ、試料３Ｄ、および試料３Ｊは、それぞれ、酸化物半導体の成膜時の温度
、および酸素流量比を異なる条件で作製した。下表に、試料３Ａ、試料３Ｄ、および試料
３Ｊにおける酸化物半導体成膜時の温度、および酸素流量比を示す。
Figure 2022048194000005
次に、各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いた。続いて、スパッタリング装置を用いて、基板上
に酸化物半導体として、厚さ１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物半導体を形成した。成
膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、金属酸化物ターゲッ
ト（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いた。また、スパッタリング
装置内に設置された金属酸化物ターゲットに２５００ＷのＡＣ電力を供給することで、酸
化物半導体を成膜した。
なお、酸化物半導体を成膜する際の条件として、上記表に示した成膜温度、および酸素流
量比とすることで、試料３Ａ、試料３Ｄ、および試料３Ｊとした。
以上の工程により、本実施例の試料３Ａ、試料３Ｄ、および試料３Ｊを作製した。
＜ＴＥＭ像および電子線回折＞
本項目では、試料３Ａ、試料３Ｄ、および試料３Ｊを、ＴＥＭによって観察、および解析
した結果について説明する。
また、本項目では、試料３Ａ、試料３Ｄ、および試料３Ｊをプローブ径が１ｎｍの電子線
（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果
について説明する。
なお、平面ＴＥＭ像は、球面収差補正機能を用いて観察した。また、ＨＡＡＤＦ－ＳＴＥ
Ｍ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆ
を用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
また、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置
まで一定の速度で移動させながら行った。
図２５（Ａ）に試料３Ａの断面ＴＥＭ像を、図２５（Ｂ）に試料３Ａの電子線回折パター
ンを取得した結果を示す。図２５（Ｃ）に試料３Ｄの断面ＴＥＭ像を、図２５（Ｄ）に試
料３Ｄの電子線回折パターンを取得した結果を示す。図２５（Ｅ）に試料３Ｊの断面ＴＥ
Ｍ像を、図２５（Ｆ）に試料３Ｊの電子線回折パターンを取得した結果を示す。
試料３Ａは、図２５（Ａ）に示すように、断面ＴＥＭ観察結果より、微結晶が観察された
。また、図２５（Ｂ）に示すように、試料３Ａに対する電子線回折パターンの結果は、円
を描くように（リング状に）輝度の高い領域が観測できた。また、リング状の領域に複数
のスポットが観測できた。
試料３Ｄは、図２５（Ｃ）に示すように、断面ＴＥＭ観察結果より、ＣＡＡＣ構造、およ
び微結晶が観察された。また、図２５（Ｄ）に示すように、試料３Ｄに対する電子線回折
パターンの結果は、円を描くように（リング状に）輝度の高い領域が観測できた。また、
リング状の領域に複数のスポットが観測できた。また、（００９）面に起因するスポット
がわずかに含まれる回折パターンが見られた。
一方、試料３Ｊは、図２５（Ｅ）に示すように、断面ＴＥＭ観察結果より、ＣＡＡＣ構造
を示す層状の配列が明瞭に確認された。また、図２５（Ｆ）に示すように、試料３Ｊに対
する電子線回折パターンの結果は、（００９）面に起因するスポットが含まれる回折パタ
ーンが見られた。
なお、上述したような断面ＴＥＭ像および平面ＴＥＭ像において観察される特徴は、酸化
物半導体の構造を一面的に捉えたものである。
以上より、試料３Ａ、および試料３Ｄの電子線回折パターンは、リング状に輝度の高い領
域と、該リング領域に複数の輝点を有する。従って、試料３Ａ、および試料３Ｄは、電子
線回折パターンが、ｎｃ－ＯＳになり、平面方向、および断面方向において、配向性は有
さないことが分かった。また、試料３Ｄは、ｎｃ構造とＣＡＡＣ構造との混合材であるこ
とがわかった。
一方、試料３Ｊの電子線回折パターンは、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因
するスポットを有する。従って、試料３Ｊは、ｃ軸配向性を有し、ｃ軸が被形成面または
上面に略垂直な方向を向いていることがわかった。
＜ＴＥＭ像の画像解析＞
本項目では、試料３Ａ、試料３Ｄ、および試料３Ｊを、ＨＡＡＤＦ－ＳＴＥＭによって観
察、および解析した結果について説明する。
平面ＴＥＭ像の画像解析を行った結果について説明する。なお、平面ＴＥＭ像は、球面収
差補正機能を用いて観察した。なお、平面ＴＥＭ像の撮影には、日本電子株式会社製原子
分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径
約０．１ｎｍφの電子線を照射して行った。
図２６（Ａ）は、試料３Ａの平面ＴＥＭ像、図２６（Ｂ）は、試料３Ａの平面ＴＥＭ像を
画像処理した像を示す。図２６（Ｃ）は、試料３Ｄの平面ＴＥＭ像、図２６（Ｄ）は、試
料３Ｄの平面ＴＥＭ像を画像処理した像を示す。図２６（Ｅ）は、試料３Ｊの平面ＴＥＭ
像、図２６（Ｆ）は、試料３Ｊの平面ＴＥＭ像を画像処理した像を示す。
なお、図２６（Ｂ）、図２６（Ｄ）、および図２６（Ｆ）に示す平面ＴＥＭ像を画像処理
した像は、図２６（Ａ）、図２６（Ｃ）、および図２６（Ｅ）に示す平面ＴＥＭ像を実施
例１で説明した方法により画像解析し、六角形格子の角度に応じた濃淡を示した像である
。つまり平面ＴＥＭ像を画像処理した像は、平面ＴＥＭ像のＦＦＴフィルタリング像にお
いて、特定波数領域を分割し、当該領域に濃淡をつけることにより、各特定波数領域の格
子点の向きを抽出した画像である。
図２６より、ｎｃが観察される試料３Ａ、試料３Ｄでは、六角形の向きがランダムであり
、モザイク状に分布していることがわかった。また、断面ＴＥＭ像で、層状構造が観察さ
れた試料３Ｊでは、六角形の向きが同じ向きを示す領域が数十ｎｍの広範囲にわたって存
在することがわかった。試料３Ｄはランダムなモザイク状のｎｃと、試料３Ｊと同様の同
じ向きが広領域に観測される領域とがあることが分かった。
また、図２６により、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、
六角形の向きがランダムであり、モザイク状に分布している領域が表れやすい傾向がある
ことが分かった。
このように、平面ＴＥＭ像を画像解析することによって、ＣＡＡＣ－ＯＳの六角形格子の
角度が変化する境界部を評価することが可能となる。
次に、試料３Ａの格子点群からボロノイ図を作成した。なお、ボロノイ図は、実施例１で
説明した方法により取得した。
図２７（Ａ）に試料３Ａ、図２７（Ｂ）に試料３Ｄ、図２７（Ｃ）に試料３Ｊにおけるボ
ロノイ領域の形状が、四角形乃至九角形のいずれかである割合を示す。棒グラフに、各試
料のボロノイ領域の形状が四角形乃至九角形のいずれかである個数を示した。また、表に
各試料のボロノイ領域の形状が四角形乃至九角形のいずれかである割合を示した。
図２７より、結晶化の高い試料３Ｊでは六角形を示す割合が高く、結晶化が低い試料３Ａ
では六角形の割合が低くなる傾向を示すことが確認できた。試料３Ｄの六角形の比率は、
試料３Ｊと試料３Ａの間の値であった。従って、図２７より、成膜条件の違いにより、酸
化物半導体の結晶状態は大きく異なることが確認された。
従って、図２７より、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、
結晶化が低く、六角形の割合が低くなる傾向を示すことが確認できた。
＜元素分析＞
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖ
ｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価
することによって、試料３Ａの元素分析を行った結果について説明する。なお、ＥＤＸ測
定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ－
２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用
いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試
料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る
。本実施例では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇ
ａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移
に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域
について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることが
できる。
図２８には、試料３Ａの断面、および平面におけるＴＥＭ像、およびＥＤＸマッピングを
示す。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定
元素が少ないほど暗くなるように、明暗で元素の割合を示した。また、図２８に示すＥＤ
Ｘマッピングの倍率は７２０万倍とした。
図２８（Ａ）は断面ＴＥＭ像、図２８（Ｅ）は平面ＴＥＭ像である。図２８（Ｂ）は断面
、および図２８（Ｆ）は平面におけるＩｎ原子のＥＤＸマッピングである。なお、図２８
（Ｂ）に示すＥＤＸマッピングにおける全原子に対するＩｎ原子の比率は、８．６４乃至
３４．９１［ａｔｏｍｉｃ％］の範囲とした。図２８（Ｆ）に示すＥＤＸマッピングにお
ける全原子に対するＩｎ原子の比率は、５．７６乃至３４．６９［ａｔｏｍｉｃ％］の範
囲とした。
また、図２８（Ｃ）は断面、および図２８（Ｇ）は平面におけるＧａ原子のＥＤＸマッピ
ングである。なお、図２８（Ｃ）に示すＥＤＸマッピングにおける全原子に対するＧａ原
子の比率は２．４５乃至２５．２２［ａｔｏｍｉｃ％］の範囲とした。図２８（Ｇ）に示
すＥＤＸマッピングにおける全原子に対するＧａ原子の比率は１．２９乃至２７．６４［
ａｔｏｍｉｃ％］の範囲とした。
また、図２８（Ｄ）は断面、および図２８（Ｈ）は平面におけるＺｎ原子のＥＤＸマッピ
ングである。なお、図２８（Ｄ）に示すＥＤＸマッピングにおける全原子に対するＺｎ原
子の比率は５．０５乃至２３．４７［ａｔｏｍｉｃ％］の範囲とした。図２８（Ｈ）に示
すＥＤＸマッピングにおける全原子に対するＺｎ原子の比率は３．６９乃至２７．８６［
ａｔｏｍｉｃ％］の範囲とした。
なお、図２８（Ａ）、図２８（Ｂ）、図２８（Ｃ）、および図２８（Ｄ）は、試料３Ａの
断面において、同範囲の領域を示した。図２８（Ｅ）、図２８（Ｆ）、図２８（Ｇ）、お
よび図２８（Ｈ）は、試料３Ａの平面において、同範囲の領域を示した。
図２９には、試料３Ａの断面におけるＥＤＸマッピングを拡大した図を示す。図２９（Ａ
）は、図２８（Ｂ）の一部を拡大した図である。図２９（Ｂ）は、図２８（Ｃ）の一部を
拡大した図である。図２９（Ｃ）は、図２８（Ｄ）の一部を拡大した図である。
図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）に示すＥＤＸマッピングでは、画像に
相対的な明暗の分布が見られ、試料３Ａにおいて、各原子が分布を持って存在している様
子が確認できた。ここで、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）に示す実線
で囲む範囲と破線で囲む範囲に注目した。
図２９（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は
、相対的に明るい領域を多く含むことが確認できた。また、図２９（Ｂ）では実線で囲む
範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含
むことが確認できた。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原
子が相対的に少ない領域であることが確認できた。ここで、図２９（Ｃ）では、実線で囲
む範囲において、上部の領域は相対的に明るい領域であり、下部の領域は相対的に暗い領
域であることが確認できた。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、また
はＩｎＯＸ１などが主成分である領域であることが分かった。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原
子が相対的に多い領域であることが確認できた。図２９（Ｃ）の上方の破線で囲む範囲に
おいて、右側の領域は相対的に明るい領域であり、左部の領域は、暗い領域であることが
確認できた。また、図２９（Ｃ）の下方の破線で囲む範囲において、左上側の領域は相対
的に明るい領域であり、右下部の領域は、暗い領域であることが確認できた。従って、破
線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域で
あることが分かった。
また、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）より、Ｉｎ原子の分布は、Ｇａ
原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２
ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているようにみえ
る。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ク
ラウド状に広がって形成されていると推測できる。
このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ－Ｇａ－Ｚｎ酸化
物を、ＣＡＣ－ＩＧＺＯと呼称することができる。
また、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）において、ＧａＯＸ３が主成分
である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイ
ズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察された。
以上より、ＣＡＣ－ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構
造であり、ＩＧＺＯ化合物と異なる性質を有することが分かった。つまり、ＣＡＣ－ＩＧ
ＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状
である構造を有することが確認できた。
従って、ＣＡＣ－ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用するこ
とにより、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および低いオフ電流（
Ｉｏｆｆ）を実現することが期待できる。また、ＣＡＣ－ＩＧＺＯを用いた半導体素子は
、信頼性が高い。従って、ＣＡＣ－ＩＧＺＯは、ディスプレイをはじめとするさまざまな
半導体装置に最適である。
本実施例は、少なくともその一部を本明細書中に記載する実施の形態、または他の実施例
と適宜組み合わせて実施することができる。
本実施例では、本発明の一態様である、酸化物半導体膜１０８を有するトランジスタ１５
０を作製し、電気特性および信頼性試験を行った。なお、本実施例においては、酸化物半
導体膜１０８を有するトランジスタ１５０として、試料４Ａ、試料４Ｂ、試料４Ｃ、試料
４Ｄ、試料４Ｅ、試料４Ｆ、試料４Ｇ、試料４Ｈ、および試料４Ｊの９種のトランジスタ
を作製した。
＜試料の構成と作製方法＞
以下では、本発明の一態様に係る試料４Ａ、試料４Ｂ、試料４Ｃ、試料４Ｄ、試料４Ｅ、
試料４Ｆ、試料４Ｇ、試料４Ｈ、および試料４Ｊについて説明する。試料４Ａ乃至試料４
Ｊとして、実施の形態２、および図６乃至図８で説明した作成方法により、図３の構造を
有するトランジスタ１５０を作製した。
なお、試料４Ａ乃至試料４Ｊは、それぞれ、酸化物半導体膜１０８の成膜時の温度、およ
び酸素流量比を異なる条件で作製した。下表に、試料４Ａ乃至試料４Ｊにおける酸化物半
導体成膜時の温度、および酸素流量比を示す。
Figure 2022048194000006
なお、各試料は、実施の形態２にて説明した作製方法により作製した。また、酸化物半導
体膜１０８の成膜工程において、ターゲットは、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１．２［原子数比］）を用いた。
なお、トランジスタ１５０のチャネル長は２μｍ、チャネル幅は３μｍ（以下、Ｌ／Ｗ＝
２／３μｍともいう）とした。
＜トランジスタのＩｄ－Ｖｇ特性＞
次に、上記作製した試料４Ａ乃至試料４Ｊのトランジスタ（Ｌ／Ｗ＝２／３μｍ）のＩｄ
－Ｖｇ特性を測定した。なお、トランジスタのＩｄ－Ｖｇ特性の測定条件としては、第１
のゲート電極として機能する導電膜１１２に印加する電圧（以下、ゲート電圧（Ｖｇ）と
もいう）、及び第２のゲート電極として機能する導電膜１０６に印加する電圧（以下、バ
ックゲート電圧（Ｖｂｇ）ともいう）を、－１０Ｖから＋１０Ｖまで０．２５Ｖのステッ
プで印加した。また、ソース電極として機能する導電膜１２０ａに印加する電圧（以下、
ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導
電膜１２０ｂに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び
２０Ｖとした。
図３０に、試料４Ａ乃至試料４ＪのＩｄ－Ｖｇ特性結果、および電界効果移動度をそれぞ
れ示す。実線はＶｄが２０Ｖの時のＩｄ、一点鎖線は、Ｖｄが０．１Ｖの時のＩｄを示す
。また、破線は、電界効果移動度を示す。なお、図３０において、第１縦軸がＩｄ［Ａ］
を、第２縦軸が電界効果移動度（μＦＥ［ｃｍ２／Ｖｓ］）を、横軸がＶｇ［Ｖ］を、そ
れぞれ表す。また、電界効果移動度については、Ｖｄを２０Ｖとして測定した値から算出
した。
図３０より、試料４Ａ乃至試料４Ｊのトランジスタ１５０において、ノーマリオフの特性
が得られた。また、図３０に示すように、試料４Ａ乃至試料４Ｊの特性は、オン電流（Ｉ
ｏｎ）、電界効果移動度、特に飽和領域における電界効果移動度が異なることが確認でき
た。特に、電界効果移動度の形状に関して、最大飽和移動度の値、および０Ｖ付近の立ち
上がり特性の電界効果移動度の形状が大きく異なることがわかった。
図３０より、成膜時の基板温度が低いほど、または成膜時の酸素流量比が小さいほど、低
Ｖｇでの電界効果移動度が著しく向上していることが分かった。特に、試料４Ａでは、電
界効果移動度の最大値は４０ｃｍ２／Ｖｓに迫る値を示すことが確認された。低Ｖｇでの
移動度が高いということは、低電圧での高速駆動に適していることであり、ディスプレイ
をはじめとするさまざまな半導体装置への応用が期待できることが分かった。
本実施例は、少なくともその一部を本明細書中に記載する実施の形態、または他の実施例
と適宜組み合わせて実施することができる。
００１ 領域
００２ 領域
００３ 領域
１００ トランジスタ
１０２ 基板
１０４ 絶縁膜
１０６ 導電膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｎ 領域
１１０ 絶縁膜
１１０＿０ 絶縁膜
１１２ 導電膜
１１２＿０ 導電膜
１１２＿１ 導電膜
１１２＿２ 導電膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ 絶縁膜
１４０ マスク
１４１ａ 開口部
１４１ｂ 開口部
１４３ 開口部
１５０ トランジスタ
１６０ トランジスタ
３００Ａ トランジスタ
３００Ｂ トランジスタ
３００Ｃ トランジスタ
３００Ｄ トランジスタ
３０２ 基板
３０４ 導電膜
３０６ 絶縁膜
３０７ 絶縁膜
３０８ 酸化物半導体膜
３１２ａ 導電膜
３１２ｂ 導電膜
３１４ 絶縁膜
３１６ 絶縁膜
３１８ 絶縁膜
３２０ａ 導電膜
３２０ｂ 導電膜
３４１ａ 開口部
３４１ｂ 開口部
３４２ａ 開口部
３４２ｂ 開口部
３４２ｃ 開口部

Claims (5)

  1. 第１の領域と、第２の領域と、を有する複合酸化物半導体であって、
    前記第１の領域は、インジウムを含み、
    前記第２の領域は、元素Ｍ（元素Ｍは、Ｇａ、Ａｌ、Ｈｆ、Ｙ、またはＳｎのいずれか一つ、または複数）を含み、
    前記第１の領域、及び前記第２の領域は、モザイク状に配置される、複合酸化物半導体。
  2. 請求項１において、
    前記複合酸化物半導体は、さらに第３の領域を有し、
    前記元素Ｍは、ガリウムであり、
    前記第１の領域は、インジウム酸化物またはインジウム亜鉛酸化物を含み、
    前記第２の領域は、ガリウム酸化物またはガリウム亜鉛酸化物を含み、
    前記第３の領域は、亜鉛酸化物を含む、複合酸化物半導体。
  3. 請求項２において、
    前記第１の領域、前記第２の領域、または前記第３の領域は、周辺部がボケており、クラウド状である、複合酸化物半導体。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２の領域は、径が０．５ｎｍ以上１０ｎｍ以下、またはその近傍である、複合酸化物半導体。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第２の領域は、径が１ｎｍ以上２ｎｍ以下、またはその近傍である、複合酸化物半導体。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
CN109643735B (zh) 2016-09-12 2022-12-16 株式会社半导体能源研究所 显示装置及电子设备
TW202224189A (zh) * 2016-10-21 2022-06-16 日商半導體能源研究所股份有限公司 複合氧化物及電晶體
WO2018167593A1 (ja) * 2017-03-13 2018-09-20 株式会社半導体エネルギー研究所 複合酸化物、およびトランジスタ
JP2021088727A (ja) * 2018-03-20 2021-06-10 日新電機株式会社 成膜方法
US20220230878A1 (en) * 2019-09-05 2022-07-21 Hewlett-Packard Development Company, L.P. Semiconductor composite layers
KR20210055832A (ko) 2019-11-07 2021-05-18 삼성디스플레이 주식회사 표시 장치
KR102434935B1 (ko) * 2020-09-04 2022-08-22 한양대학교 산학협력단 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터
KR102712496B1 (ko) 2022-12-01 2024-10-04 국립한국해양대학교산학협력단 갈륨 산화물 박막의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법
WO2024154544A1 (ja) * 2023-01-19 2024-07-25 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、および電子機器
WO2024154543A1 (ja) * 2023-01-19 2024-07-25 株式会社ジャパンディスプレイ 積層構造体、薄膜トランジスタ、および電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015189631A (ja) * 2014-03-28 2015-11-02 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
JP2016056446A (ja) * 2014-05-02 2016-04-21 株式会社半導体エネルギー研究所 酸化物の作製方法
JP2016066776A (ja) * 2014-04-30 2016-04-28 株式会社半導体エネルギー研究所 半導体膜、半導体装置、並びに表示装置、モジュール及び電子機器
JP2016066046A (ja) * 2014-03-07 2016-04-28 株式会社半導体エネルギー研究所 表示装置、該表示装置を有する表示モジュール、及び該表示装置または該表示モジュールを有する電子機器

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
CN1254453C (zh) 2001-08-09 2006-05-03 大里齐 微波电介质复合组合物
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5434000B2 (ja) * 2008-07-17 2014-03-05 株式会社リコー 電界効果型トランジスタ及びその製造方法
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP5328414B2 (ja) 2009-02-25 2013-10-30 富士フイルム株式会社 トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
JP6053098B2 (ja) * 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5946624B2 (ja) 2011-10-07 2016-07-06 株式会社半導体エネルギー研究所 酸化物半導体膜及び半導体装置
US8940647B2 (en) * 2011-12-28 2015-01-27 Boe Technology Group Co., Ltd. Method for surface treatment on a metal oxide and method for preparing a thin film transistor
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102108248B1 (ko) 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
SG11201505097QA (en) 2012-06-29 2015-08-28 Semiconductor Energy Lab Method for using sputtering target and method for manufacturing oxide film
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI527230B (zh) 2012-10-19 2016-03-21 元太科技工業股份有限公司 薄膜電晶體結構及其製作方法
KR102211596B1 (ko) * 2012-12-28 2021-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014112376A1 (ja) * 2013-01-16 2014-07-24 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及び当該酸化物半導体薄膜を備える薄膜トランジスタ
JP6199581B2 (ja) * 2013-03-08 2017-09-20 株式会社半導体エネルギー研究所 金属酸化物膜、及び半導体装置
KR20160009626A (ko) 2013-05-21 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 그 형성 방법
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097586A1 (en) 2013-12-25 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI643969B (zh) 2013-12-27 2018-12-11 日商半導體能源研究所股份有限公司 氧化物半導體的製造方法
US10043913B2 (en) * 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
US20150318171A1 (en) * 2014-05-02 2015-11-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
TWI686874B (zh) 2014-12-26 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置、顯示模組、電子裝置、氧化物及氧化物的製造方法
KR20170101233A (ko) * 2014-12-26 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링용 타깃의 제작 방법
WO2016125049A1 (en) 2015-02-02 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Oxide and manufacturing method thereof
WO2016132240A1 (en) 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide film and sputtering apparatus
US10411007B2 (en) * 2015-09-25 2019-09-10 Intel Corporation High mobility field effect transistors with a band-offset semiconductor source/drain spacer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016066046A (ja) * 2014-03-07 2016-04-28 株式会社半導体エネルギー研究所 表示装置、該表示装置を有する表示モジュール、及び該表示装置または該表示モジュールを有する電子機器
JP2015189631A (ja) * 2014-03-28 2015-11-02 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
JP2016066776A (ja) * 2014-04-30 2016-04-28 株式会社半導体エネルギー研究所 半導体膜、半導体装置、並びに表示装置、モジュール及び電子機器
JP2016056446A (ja) * 2014-05-02 2016-04-21 株式会社半導体エネルギー研究所 酸化物の作製方法

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