JP2021073770A - 半導体装置 - Google Patents

Abstract

【課題】消費電力の低減、及び電源電圧の供給の停止と再開に伴う動作遅延の抑制をすることができる、半導体装置及びその駆動方法の提供。【解決手段】電源電圧の供給が継続する期間に保持されるデータを、電源電圧の供給を停止する前に、容量素子が接続されたノードにデータに対応する電位を退避させる。そして、該ノードをゲートとするトランジスタのチャネル抵抗が変化することを利用して、電源電圧の供給の再開に応じて、データの復元を行う構成とする。【選択図】図１

Description

本発明は、半導体装置及びその駆動方法に関する。特に、電源電圧の供給が適宜停止され
る半導体装置及びその駆動方法に関する。

なお本明細書において、半導体装置は、半導体素子を含む装置又は回路をいう。

ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＣＰＵ（Ｃｅｎｔｒ
ａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種多
様な構成を有している。ＰＬＤにはレジスタ及びコンフィギュレーションメモリ、ＣＰＵ
にはレジスタ及びキャッシュメモリなど、記憶装置が設けられていることが多い。

これらの記憶装置は、主にＤＲＡＭが使われるメインメモリと比較して、データの書き込
み及び読み出しなどの動作が高速であることが求められる。よって、レジスタとしてはフ
リップフロップが、コンフィギュレーションメモリ及びキャッシュメモリとしてはＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多
い。

ＳＲＡＭは、トランジスタの微細化を図ることで動作の高速化を実現しているものの、微
細化に伴いリーク電流の増大が顕在化し、消費電力が増大するといった問題がある。そこ
で消費電力を抑えるため、例えばデータの入出力が行われない期間において、半導体装置
への電源電圧の供給を停止することが試みられている。

ただしレジスタとして用いられるフリップフロップ、及びキャッシュメモリとして用いら
れるＳＲＡＭは、揮発性である。よって、半導体装置への電源電圧の供給を停止する場合
には、電源電圧の供給を再開後にレジスタ及びキャッシュメモリ等の揮発性の記憶装置に
おいて消失したデータを復元することが必要となる。

そこで揮発性の記憶装置の周辺に不揮発性の記憶装置を配置する半導体装置が開発されて
いる。例えば、特許文献１では、電源電圧の供給を停止する前にフリップフロップなどに
保持されているデータを強誘電体メモリへと退避させ、電源電圧の供給を再開した後に強
誘電体メモリに退避されているデータをフリップフロップなどに復元する技術が開示され
ている。

特開平１０−０７８８３６号公報

本発明の一態様は、新規な半導体装置及びその駆動方法を提供することを課題の一とする
。

具体的には、本発明の一態様は、消費電力を低減することができる、半導体装置及びその
駆動方法を提供することを課題の一とする。又は本発明の一態様は、電源電圧の供給の停
止と再開に伴う動作遅延の抑制をすることができる、半導体装置及びその駆動方法を提供
することを課題の一とする。

本発明の一態様では、電源電圧の供給が継続する期間に保持されるデータを、電源電圧の
供給を停止する前に、容量素子が接続されたノードにデータに対応する電位を退避させる
。そして、該ノードをゲートとするトランジスタのチャネル抵抗が変化することを利用し
て、電源電圧の供給の再開に応じて、データの復元を行う構成とする。

本発明の一態様は、第１の電位及び第２の電位の一方を保持する第１のノードと、第１の
電位及び第２の電位の他方を保持する第２のノードと、を有する第１の記憶回路部と、ゲ
ートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方
が第１のノードに電気的に接続され、ソース及びドレインの他方が第３のノードに電気的
に接続された第１のトランジスタと、一方の電極が第３のノードに電気的に接続され、他
方の電極が第２の電位が与えられる配線に電気的に接続された第１の容量素子と、ゲート
が第３のノードに電気的に接続され、ソース及びドレインの一方が第２の電位が与えられ
る配線に電気的に接続された第２のトランジスタと、ゲートが第２の制御信号が与えられ
る配線に電気的に接続され、ソース及びドレインの一方が第２のトランジスタのソース及
びドレインの他方に電気的に接続され、ソース及びドレインの他方が第２のノードに電気
的に接続された第３のトランジスタと、を有する第２の記憶回路部と、を有し、第１のト
ランジスタは、酸化物半導体を有する半導体膜、を有する半導体装置である。

本発明の一態様は、第１の電位及び第２の電位の一方を保持する第１のノードと、第１の
電位及び第２の電位の他方を保持する第２のノードと、を有する第１の記憶回路部と、入
力端子が第１のノードに電気的に接続された第１のインバータ回路と、ゲートが第１の制
御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が第１のインバ
ータ回路の出力端子に電気的に接続され、ソース及びドレインの他方が第３のノードに電
気的に接続された第１のトランジスタと、一方の電極が第３のノードに電気的に接続され
、他方の電極が第２の電位が与えられる配線に電気的に接続された第１の容量素子と、ゲ
ートが第３のノードに電気的に接続され、ソース及びドレインの一方が第２の電位が与え
られる配線に電気的に接続された第２のトランジスタと、ゲートが第２の制御信号が与え
られる配線に電気的に接続され、ソース及びドレインの一方が第２のトランジスタのソー
ス及びドレインの他方に電気的に接続され、ソース及びドレインの他方が第１のノードに
電気的に接続された第３のトランジスタと、を有する第２の記憶回路部と、を有し、第１
のトランジスタは、酸化物半導体を有する半導体膜、を有する半導体装置である。

本発明の一態様は、第１の電位及び第２の電位の一方を保持する第１のノードと、第１の
電位及び第２の電位の他方を保持する第２のノードと、を有する第１の記憶回路部と、ゲ
ートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方
が第１のノードに電気的に接続され、ソース及びドレインの他方が第３のノードに電気的
に接続された第１のトランジスタと、一方の電極が第３のノードに電気的に接続され、他
方の電極が第２の電位が与えられる配線に電気的に接続された第１の容量素子と、ゲート
が第３のノードに電気的に接続され、ソース及びドレインの一方が第２の電位が与えられ
る配線に電気的に接続された第２のトランジスタと、ゲートが第２の制御信号が与えられ
る配線に電気的に接続され、ソース及びドレインの一方が第２のトランジスタのソース及
びドレインの他方に電気的に接続され、ソース及びドレインの他方が第２のノードに電気
的に接続された第３のトランジスタと、ゲートが第１の制御信号が与えられる配線に電気
的に接続され、ソース及びドレインの一方が第２のノードに電気的に接続され、ソース及
びドレインの他方が第４のノードに電気的に接続された第４のトランジスタと、一方の電
極が第４のノードに電気的に接続され、他方の電極が第２の電位が与えられる配線に電気
的に接続された第２の容量素子と、ゲートが第４のノードに電気的に接続され、ソース及
びドレインの一方が第２の電位が与えられる配線に電気的に接続された第５のトランジス
タと、ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレイ
ンの一方が第５のトランジスタのソース及びドレインの他方に電気的に接続され、ソース
及びドレインの他方が第１のノードに電気的に接続された第６のトランジスタと、を有す
る第２の記憶回路部と、を有し、第１のトランジスタ及び第４のトランジスタは、酸化物
半導体を有する半導体膜を有する半導体装置である。

本発明の一態様は、第１の電位及び第２の電位の一方を保持する第１のノードと、第１の
電位及び第２の電位の他方を保持する第２のノードと、を有する第１の記憶回路部と、入
力端子が第１のノードに電気的に接続された第１のインバータ回路と、ゲートが第１の制
御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が第１のインバ
ータ回路の出力端子に電気的に接続され、ソース及びドレインの他方が第３のノードに電
気的に接続された第１のトランジスタと、一方の電極が第３のノードに電気的に接続され
、他方の電極が第２の電位が与えられる配線に電気的に接続された第１の容量素子と、ゲ
ートが第３のノードに電気的に接続され、ソース及びドレインの一方が第２の電位が与え
られる配線に電気的に接続された第２のトランジスタと、ゲートが第２の制御信号が与え
られる配線に電気的に接続され、ソース及びドレインの一方が第２のトランジスタのソー
ス及びドレインの他方に電気的に接続され、ソース及びドレインの他方が第１のノードに
電気的に接続された第３のトランジスタと、入力端子が第２のノードに電気的に接続され
た第２のインバータ回路と、ゲートが第１の制御信号が与えられる配線に電気的に接続さ
れ、ソース及びドレインの一方が第２のインバータ回路の出力端子に電気的に接続され、
ソース及びドレインの他方が第４のノードに電気的に接続された第４のトランジスタと、
一方の電極が第４のノードに電気的に接続され、他方の電極が第２の電位が与えられる配
線に電気的に接続された第２の容量素子と、ゲートが第４のノードに電気的に接続され、
ソース及びドレインの一方が第２の電位が与えられる配線に電気的に接続された第５のト
ランジスタと、ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及
びドレインの一方が第５のトランジスタのソース及びドレインの他方に電気的に接続され
、ソース及びドレインの他方が第２のノードに電気的に接続された第６のトランジスタと
、を有する第２の記憶回路部と、を有し、第１のトランジスタ及び第４のトランジスタは
、酸化物半導体を有する半導体膜を有する半導体装置である。

本発明の一態様において、第１の記憶回路部は、電源電圧の供給が継続されている期間に
おいて、第１のノードに、第１の電位及び第２の電位の一方の保持をし、第２のノードに
、第１の電位及び第２の電位の他方の保持をし、第２の記憶回路部は、電源電圧の供給が
停止する期間において、第３のノードに、第１のノードの第１の電位及び第２の電位の一
方の保持をし、第４のノードに、第２のノードの第１の電位及び第２の電位の他方の保持
をする半導体装置が好ましい。

本発明の一態様において、第１の制御信号は、第１のノードと第３のノードとを電気的に
導通状態に切り替え、且つ第２のノードと第４のノードとを電気的に導通状態に切り替え
るための信号であり、第２の制御信号は、第２のノードと第２のトランジスタのソース及
びドレインの他方とを電気的に導通状態に切り替え、且つ第１のノードと第５のトランジ
スタのソース及びドレインの他方とを電気的に導通状態に切り替えるための信号である半
導体装置が好ましい。

本発明の一態様において、第１の制御信号は、第１のノードと第３のノードとを電気的に
導通状態に切り替え、且つ第２のノードと第４のノードとを電気的に導通状態に切り替え
るための信号であり、第２の制御信号は、第１のノードと第２のトランジスタのソース及
びドレインの他方とを電気的に導通状態に切り替え、且つ第２のノードと第５のトランジ
スタのソース及びドレインの他方とを電気的に導通状態に切り替えるための信号である半
導体装置が好ましい。

本発明の一態様に記載の半導体装置の駆動方法であって、第１の制御信号によって、第１
のノード及び第２のノードに保持された電位が、第３のノード及び第４のノードに保持さ
れる第１のステップと、電源電圧の供給を停止する第２のステップと、電源電圧の供給を
再開する第３のステップと、第２の制御信号によって、第１のノード及び第２のノードの
電位が、第３のノード及び第４のノードに保持された電位に応じて、第１のステップの状
態に復元される第４のステップと、を有する半導体装置の駆動方法が好ましい。

本発明の一態様の半導体装置では、電源電圧の供給を適宜停止することによって消費電力
の低減を図ることができる。また、電源電圧の供給を停止する前におけるデータの退避及
び電源電圧の供給を再開した後におけるデータの復元によって動作遅延の抑制を図ること
ができる。

半導体装置の回路図。 半導体装置の回路図及びタイミングチャート図。 半導体装置の回路図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 電子機器の一例を示す図。 半導体装置の具体例を説明するための回路図。 半導体装置の構造例を説明する図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている
場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を
特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域におい
ては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場
合もある。

（実施の形態１）
本実施の形態について、図面を参照しながら説明する。なお本実施の形態での説明は、以
下の順序で行う。
１．半導体装置の回路図について
１−１．半導体装置の回路図における接続関係について
１−２．酸化物半導体を用いたトランジスタの特徴
２．半導体装置の動作について
３．半導体装置の回路図の変形例について
４．半導体装置の応用例について
４−１．ＰＬＤにおけるフリップフロップへの応用例
４−１−１．ＰＬＤ及びＬＥの構成例について
４−１−２．コンフィギュレーションメモリの構成例について
４−２．ＣＰＵにおけるレジスタへの応用例
５．半導体装置の構造例について
６．本明細書で開示される半導体装置の作用及び効果について

〈１．半導体装置の回路図について〉
まず始めに、半導体装置の回路図について説明する。

〔１−１．半導体装置の回路図における接続関係について〕
図１に示す回路図は、本発明の一態様による半導体装置の回路図である。図１に示す半導
体装置１０は、記憶回路部１１０（第１の記憶回路部ともいう）と記憶回路部１２０（第
２の記憶回路部ともいう）と、に大別することができる。

図１に示す記憶回路部１１０は、電源電圧の供給が継続されている期間において、データ
に対応する電位の保持ができる回路部である。

記憶回路部１１０は、電源電圧の供給が継続されている期間において、１又は０に対応す
る電位をデータとして保持することが可能なノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２を
有する。記憶回路部１１０には、電位Ｖ１及び電位Ｖ２（Ｖ１＞Ｖ２とする）が供給され
る。この電位Ｖ１及び電位Ｖ２が、記憶回路部１１０の電源電圧として供給される。

なお、一例として、電位Ｖ１は、高電源電位ＶＤＤであり、電位Ｖ２は、低電源電位ＶＳ
Ｓとする。なお電位Ｖ２は、グラウンド電位ＧＮＤでもよい。

なお、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２にデータ「１」を保持するとは、ノード
Ｎｏｄｅ＿１、ノードＮｏｄｅ＿２の電位が電位Ｖ１であることに対応するものとして説
明する。また、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２にデータ「０」を保持するとは
、ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２の電位が電位Ｖ２であることに対応するもの
として説明する。なお前述したように、電位Ｖ１は電位Ｖ２より高い。そのため、電位Ｖ
１に基づいてノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位を「Ｈレベル」
の電位、電位Ｖ２に基づいてノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位
を「Ｌレベル」の電位ということもある。

またノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位は、互いに反転した信号
が保持される関係にある。すなわち、ノードＮｏｄｅ＿１は、Ｈレベル及びＬレベルの一
方の電位を保持し、ノードＮｏｄｅ＿２は、Ｈレベル及びＬレベルの他方の電位を保持す
る。

Ｈレベル及びＬレベルの電位は、電源電圧の供給が継続されている期間において、記憶回
路部１１０に入力されるデータ信号Ｄ、クロック信号Ｃによって変化する。ノードＮｏｄ
ｅ＿１、ノードＮｏｄｅ＿２に保持される電位は、電源電圧の供給が継続されている期間
において、出力信号Ｑとして出力される。

なお記憶回路部１１０には、データ信号Ｄ、クロック信号Ｃの他、反転クロック信号ＣＢ
、及び／又はリセット信号等が入力される構成でもよい。また、入力されるクロック信号
が、位相の異なる複数のクロック信号である構成でもよい。

なお記憶回路部１１０は、揮発性のレジスタ、フリップフロップ、又はラッチ回路を用い
ればよい。記憶回路部１１０は、適用するデータの種類に応じて、レジスタであれば、Ｄ
型レジスタ、Ｔ型レジスタ、ＪＫ型レジスタ、又はＲＳ型レジスタのいずれかを用いるこ
とができる。

ノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位は、電源電圧の供給が停止す
る前に、記憶回路部１２０に退避される（図中、点線矢印Ｓａｖｅ）。記憶回路部１２０
に退避された電位は、電源電圧の供給が再開した後に、記憶回路部１１０に復元される。
なお記憶回路部１１０のノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２に保持される電位は、
電源電圧の供給が停止すると共に、消失する。

なお半導体装置１０における電源電圧の供給の停止とは、電位Ｖ１が与えられる配線の電
位を電位Ｖ１から電位Ｖ２に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ
２）を０に切り替えることをいう。また半導体装置１０における電源電圧の供給の停止と
は、電位Ｖ１が与えられる配線と記憶回路部１１０との間にスイッチを設け、該スイッチ
をオンからオフに切り替えることでもよい。

なお半導体装置１０における電源電圧の供給の再開とは、電位Ｖ１が与えられる配線の電
位を電位Ｖ２から電位Ｖ１に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ
２）を０から０を超える値に切り替えることをいう。また半導体装置１０における電源電
圧の供給の再開とは、電位Ｖ１が与えられる配線と記憶回路部１１０との間にスイッチを
設け、該スイッチをオフからオンに切り替えることでもよい。

なお半導体装置１０における電源電圧の供給の継続とは、電位Ｖ１が与えられる配線の電
位を電位Ｖ１で保持することで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２）が０を超え
る値となる電位Ｖ１の印加を継続することをいう。また半導体装置１０における電源電圧
の供給の継続とは、電位Ｖ１が与えられる配線と記憶回路部１１０との間にスイッチを設
け、該スイッチをオンにし続けることでもよい。

図１に示す記憶回路部１２０は、電源電圧の供給が停止されている期間において、データ
に対応する電位の保持ができる回路部である。

記憶回路部１２０は、トランジスタ１２１（第１のトランジスタともいう）、容量素子１
２２（第１の容量素子ともいう）、トランジスタ１２３（第２のトランジスタともいう）
、トランジスタ１２４（第３のトランジスタともいう）、トランジスタ１２５（第４のト
ランジスタともいう）、容量素子１２６（第２の容量素子ともいう）、トランジスタ１２
７（第５のトランジスタともいう）、及びトランジスタ１２８（第６のトランジスタとも
いう）を有する。また、記憶回路部１２０は、少なくとも電源電圧の供給が停止している
期間において、１又は０に対応する電位をデータとして保持することが可能なノードＮｏ
ｄｅ＿３、ノードＮｏｄｅ＿４を有する。

ノードＮｏｄｅ＿３は、少なくとも電源電圧の供給が停止する期間において、ノードＮｏ
ｄｅ＿１のＨレベル及びＬレベルの一方の電位を保持する。ノードＮｏｄｅ＿４は、少な
くとも電源電圧の供給が停止する期間において、ノードＮｏｄｅ＿２のＨレベル及びＬレ
ベルの他方の電位を保持する。

トランジスタ１２１は、ゲートが、制御信号Ｓａｖｅ（図中、Ｓで表記）が与えられる配
線に接続されている。トランジスタ１２１は、ソース及びドレインの一方がノードＮｏｄ
ｅ＿１に接続されている。トランジスタ１２１は、ソース及びドレインの他方がノードＮ
ｏｄｅ＿３に接続されている。なおトランジスタ１２１は、一例として、ｎチャネル型の
トランジスタとして説明する。

容量素子１２２は、一方の電極がノードＮｏｄｅ＿３に接続されている。容量素子１２２
は、他方の電極が、電位Ｖ２が与えられる配線に接続されている。なお容量素子１２２は
、トランジスタ１２３のゲート容量等を大きくしておくことで、省略することが可能であ
る。

トランジスタ１２３は、ゲートがノードＮｏｄｅ＿３に接続されている。トランジスタ１
２３は、ソース及びドレインの一方が、電位Ｖ２が与えられる配線に接続されている。な
おトランジスタ１２３は、一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２４は、ゲートが、制御信号Ｌｏａｄ（図中、Ｌで表記）が与えられる配
線に接続されている。トランジスタ１２４は、ソース及びドレインの一方がトランジスタ
１２３のソース及びドレインの他方に接続されている。トランジスタ１２４は、ソース及
びドレインの他方がノードＮｏｄｅ＿２に接続されている。なおトランジスタ１２４は、
一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２５は、ゲートが、制御信号Ｓａｖｅが与えられる配線に接続されている
。トランジスタ１２５は、ソース及びドレインの一方がノードＮｏｄｅ＿２に接続されて
いる。トランジスタ１２５は、ソース及びドレインの他方がノードＮｏｄｅ＿４に接続さ
れている。なおトランジスタ１２５は、一例として、ｎチャネル型のトランジスタとして
説明する。

容量素子１２６は、一方の電極がノードＮｏｄｅ＿４に接続されている。容量素子１２６
は、他方の電極が、電位Ｖ２が与えられる配線に接続されている。なお容量素子１２６は
、トランジスタ１２７のゲート容量等を大きくしておくことで、省略することが可能であ
る。

トランジスタ１２７は、ゲートがノードＮｏｄｅ＿４に接続されている。トランジスタ１
２７は、ソース及びドレインの一方が、電位Ｖ２が与えられる配線に接続されている。な
おトランジスタ１２７は、一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２８は、ゲートが、制御信号Ｌｏａｄが与えられる配線に接続されている
。トランジスタ１２８は、ソース及びドレインの一方がトランジスタ１２７のソース及び
ドレインの他方に接続されている。トランジスタ１２８は、ソース及びドレインの他方が
ノードＮｏｄｅ＿１に接続されている。なおトランジスタ１２８は、一例として、ｎチャ
ネル型のトランジスタとして説明する。

制御信号Ｓａｖｅは、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿３との導通状態を切り替え
るための信号である。また制御信号Ｓａｖｅは、ノードＮｏｄｅ＿２とノードＮｏｄｅ＿
４との導通状態を切り替えるための信号である。制御信号Ｓａｖｅは、図１の回路構成に
おいて、ＨレベルでノードＮｏｄｅ＿１とノードＮｏｄｅ＿３、及びノードＮｏｄｅ＿２
とノードＮｏｄｅ＿４を導通状態とし、Ｌレベルで非導通状態とする。

制御信号ＳａｖｅをＨレベルに切り替えることで、記憶回路部１１０のノードＮｏｄｅ＿
１及びノードＮｏｄｅ＿２のデータは、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４に退
避することができる。また、制御信号ＳａｖｅをＬレベルに切り替えることで、ノードＮ
ｏｄｅ＿３及びノードＮｏｄｅ＿４は、電位として保持されるデータを保持し続けること
ができる。

制御信号Ｌｏａｄは、ノードＮｏｄｅ＿２とトランジスタ１２３のソース及びドレインの
他方との導通状態を切り替えるための信号である。また制御信号Ｌｏａｄは、ノードＮｏ
ｄｅ＿１とトランジスタ１２７のソース及びドレインの他方との導通状態を切り替えるた
めの信号である。制御信号Ｌｏａｄは、図１の回路構成において、ＨレベルでノードＮｏ
ｄｅ＿２とトランジスタ１２３のソース及びドレインの他方、及びノードＮｏｄｅ＿１と
トランジスタ１２７のソース及びドレインの他方を導通状態とし、Ｌレベルで非導通状態
とする。

電源電圧の供給が停止している期間において、記憶回路部１２０のノードＮｏｄｅ＿３及
びノードＮｏｄｅ＿４に電位として保持されるデータは、電源電圧の供給再開後に、制御
信号Ｌｏａｄの制御により、記憶回路部１１０のノードＮｏｄｅ＿１とノードＮｏｄｅ＿
２に復元することができる（図中、点線矢印Ｌｏａｄ）。

具体的な例を挙げて説明するため、例えば電源電圧の供給を停止する前に、ノードＮｏｄ
ｅ＿３にノードＮｏｄｅ＿１に保持されている電位Ｖ１に対応するデータ「１」を退避し
、ノードＮｏｄｅ＿４にノードＮｏｄｅ＿２に保持されている電位Ｖ２に対応するデータ
「０」を退避している場合を考える。なお、電源電圧の供給を停止しても、ノードＮｏｄ
ｅ＿３の電位はＶ１、ノードＮｏｄｅ＿４の電位はＶ２を保つが、ノードＮｏｄｅ＿１、
ノードＮｏｄｅ＿２の電位は不定値となる。

ここで、トランジスタ１２３のゲートの電位（Ｖ１）はトランジスタ１２７のゲートの電
位（Ｖ２）より高いため、トランジスタ１２３のチャネル抵抗はトランジスタ１２７のチ
ャネル抵抗よりも低い。そのため、制御信号ＬｏａｄをＨレベルとして、トランジスタ１
２４及びトランジスタ１２８を導通状態とした場合、ノードＮｏｄｅ＿２に接続されたト
ランジスタ１２４のソース及びドレインの他方の電位は、ノードＮｏｄｅ＿１に接続され
たトランジスタ１２８のソース及びドレインの他方の電位よりも低くなる。記憶回路部１
１０側では、トランジスタ１２４及びトランジスタ１２８が導通状態となると共に、ノー
ドＮｏｄｅ＿１とノードＮｏｄｅ＿２とで電位差が生じることになる。

この電位差により、記憶回路部１１０における電源電圧の供給を再開した後に、ノードＮ
ｏｄｅ＿２を電位Ｖ２とし、ノードＮｏｄｅ＿１を電位Ｖ１とすることができる。この電
位に対応するデータは、記憶回路部１２０のノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４
にデータを退避した際、言い換えれば電源電圧の供給を停止する直前の、記憶回路部１１
０のノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２のデータに一致する。

以上説明したように、本実施の形態における記憶回路部１２０は、ノードＮｏｄｅ＿３及
びノードＮｏｄｅ＿４に保持される電位として、記憶回路部１１０のノードＮｏｄｅ＿１
及びノードＮｏｄｅ＿２のデータを保持することができる。このノードＮｏｄｅ＿３及び
ノードＮｏｄｅ＿４に保持されている電位の電位差がトランジスタ１２３及びトランジス
タ１２７のチャネル抵抗の差に反映されるため、記憶回路部１１０のノードＮｏｄｅ＿１
及びノードＮｏｄｅ＿２に電位差を生じさせることができる。そして記憶回路部１１０へ
の電源電圧の供給を再開することに伴って、記憶回路部１１０へのデータの復元を行うこ
とができる。

なお本実施の形態の構成では、制御信号ＳａｖｅのＨレベルの電位は、トランジスタ１２
１又はトランジスタ１２５のしきい値電圧よりも高い電位であればよい。制御信号Ｓａｖ
ｅのＬレベルの電位は、トランジスタ１２１又はトランジスタ１２５のしきい値電圧より
も低い電位であればよい。例えば、制御信号ＳａｖｅのＨレベルの電位は電位Ｖ１とし、
Ｌレベルの電位は電位Ｖ２とすればよい。なお、この構成では、ノードＮｏｄｅ＿３及び
ノードＮｏｄｅ＿４には、ノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２に保持される電位
Ｖ１及び電位Ｖ２よりも、トランジスタ１２１又はトランジスタ１２５のしきい値電圧分
だけ低下した電位を、データとして保持されることになる。そのため、しきい値電圧だけ
低下した分の電位を見越して、制御信号ＳａｖｅのＨレベルの電位を、電位Ｖ１よりも高
い電位とする構成も有効である。

本実施の形態の半導体装置は、上述したように、ノードＮｏｄｅ＿３及びノードＮｏｄｅ
＿４の電位差を用いて、記憶回路部１１０のデータの復元を行う。そのため、ノードＮｏ
ｄｅ＿３及びノードＮｏｄｅ＿４の一方の電位が相対的に高ければ、記憶回路部１２０で
のデータの保持が可能である。従って、ノードＮｏｄｅ＿３又はノードＮｏｄｅ＿４に、
トランジスタ１２１又はトランジスタ１２５のしきい値電圧分だけ低下した電位が保持さ
れたとしても、記憶回路部１１０のデータの復元を行うことができる。

また本実施の形態の構成では、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４に保持される
電荷が時間の経過により少なくなったとしても、データの保持後の動作を正常に行う許容
範囲を広げることができる。例えば、ノードＮｏｄｅ＿３に電位Ｖ１が保持され、ノード
Ｎｏｄｅ＿４に電位Ｖ２が保持されていたとする。この場合、時間の経過と共に電荷が減
少して双方のノードからΔＶだけ電位が減少したとすると、ノードＮｏｄｅ＿３は、電位
（Ｖ１ーΔＶ）となる。また、ノードＮｏｄｅ＿４は、電位Ｖ２がグラウンド電位ＧＮＤ
の場合、電位Ｖ２となり、電位Ｖ２がグラウンド電位ＧＮＤより小さい場合、電位（Ｖ２
）＋ΔＶ）となる。このような場合であっても本実施の形態の構成では、ノードＮｏｄｅ
＿３及びノードＮｏｄｅ＿４の一方が相対的に高い電位を保持していれば、データの保持
後の動作を正常に行うことができる。従って、記憶回路部１２０における、データの保持
時間を延長することが容易になる。

また本実施の形態の半導体装置では、上述したように、ノードＮｏｄｅ＿３及びノードＮ
ｏｄｅ＿４のいずれか一方の電位が相対的に高い電位であればよいため、予め制御信号Ｓ
ａｖｅのＨレベルの電位を高くするなどの対策は不要とすることが可能である。従って、
半導体装置に電源電圧を供給する電源回路で生成される電圧レベルの数を低減でき、制御
信号Ｓａｖｅの振幅を小さくした駆動を行うことができる。

なお、トランジスタ１２１及びトランジスタ１２５は、酸化物半導体を用いたトランジス
タである。ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４に対する電荷の供給経路は、酸化
物半導体を用いたトランジスタのソース及びドレインを介する経路のみである。ここで、
当該トランジスタのオフ電流値は著しく低い。よって、当該トランジスタがオフする期間
においては、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４の電位を概略一定に保持するこ
とが可能である。その結果、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４は、電源電圧が
供給されるか否かに依存せずにデータを保持することが可能である。すなわち、ノードＮ
ｏｄｅ＿３及びノードＮｏｄｅ＿４には記憶回路部１１０のノードＮｏｄｅ＿１及びノー
ドＮｏｄｅ＿２で保持されているデータを退避させることが可能である。

また、トランジスタ１２３、トランジスタ１２４、トランジスタ１２７及びトランジスタ
１２８は、各種の半導体材料を用いて構成することが可能である。例えば、シリコン又は
ゲルマニウムなどの材料を用いることができる。また、化合物半導体又は酸化物半導体を
用いることも可能である。なお、トランジスタ１２３、トランジスタ１２４、トランジス
タ１２７及びトランジスタ１２８としては、移動度が高いトランジスタ（例えば、チャネ
ルが単結晶シリコンに形成されるトランジスタなど）を適用することが好ましい。

以上説明した本実施の形態で説明する半導体装置では、記憶回路部１１０と記憶回路部１
２０とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止することができ
る。そのため、消費電力の低減を図ることができる。

また、本実施の形態で説明する半導体装置では、記憶回路部１１０と記憶回路部１２０と
で行うデータの退避を、トランジスタの導通状態で制御する構成とすることができる。そ
のため、データの退避を外部の記憶回路部に行う構成と比べ、動作遅延が小さい。また電
源電圧の供給を停止する前にデータの退避を行い、電源電圧の供給が継続される期間では
、記憶回路部１１０でのデータの保持を行う構成とすることができる。そのため、電源電
圧の供給が継続される期間では、データの保持を高速に行うことができ、動作遅延を抑制
することができる。

〔１−２．酸化物半導体を用いたトランジスタの特徴〕
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。

なお本実施の形態において酸化物半導体には、少なくともインジウムを含む材料を適用す
ることができる。特に、インジウムと亜鉛を含む材料を適用することが好ましい。また、
トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加え
てガリウムを有する材料を適用することが好ましい。

また、酸化物半導体として、スズ、ハフニウム、アルミニウム、若しくはジルコニウム、
又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、
ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、
ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタビライ
ザーとして含む材料を適用することもできる。

例えば、酸化物半導体として、酸化インジウム、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化
物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ
−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を適用することができる。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有す
る酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺ
ｎ以外の金属元素が入っていてもよい。

前述の酸化物半導体を半導体層に用いたトランジスタはｎチャネル型トランジスタである
。また、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジス
タの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧
をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことが
ある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことをノーマ
リーオン特性という。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみ
なすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタという。

そこで、酸化物半導体膜を用いる際、酸化物半導体膜に含まれる欠陥、代表的には酸素欠
損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行
に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体膜に含ま
れる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好まし
い。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、
トランジスタがノーマリーオン特性となることを抑制することができ、トランジスタの電
気特性及び信頼性を向上させることができる。

トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物半
導体膜に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることが
ある。酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共
に、酸素が脱離した格子（又は酸素が脱離した部分）に欠損（酸素欠損ともいえる。）を
形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してし
まう。従って、水素が含まれている酸化物半導体膜を有するトランジスタはノーマリーオ
ン特性となりやすい。

上記より、トランジスタの酸化物半導体膜において水素はできる限り低減されていること
が好ましい。具体的には、酸化物半導体膜において、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水
素濃度を、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／
ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１
×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜は、二次イオン質量分析法により得られるアルカリ金属又はアルカ
リ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａ
ｔｏｍｓ／ｃｍ^３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがあ
る。

また、酸化物半導体に窒素が含まれていると、キャリアである電子が生じ、キャリア密度
が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を有するトラ
ンジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜において、窒素は
できる限り低減されていることが好ましい、例えば、窒素濃度は、５×１０^１８ａｔｏｍ
ｓ／ｃｍ^３以下にすることが好ましい。

また、酸化物半導体にシリコン及び炭素などの第１４族元素が含まれていると、キャリア
である電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そこで、酸化物半導体膜を
有するトランジスタにおいて、二次イオン質量分析法により得られるシリコン濃度は、３
×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは３×１０^１７ａｔｏｍｓ／ｃｍ^３以下と
する。なお、界面において、二次イオン質量分析法により得られる炭素濃度は、３×１０
^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは３×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

上記より、不純物（水素、窒素、シリコン、炭素、アルカリ金属又はアルカリ土類金属な
ど）をできる限り低減させ、高純度化させた酸化物半導体膜を用いることで、トランジス
タがノーマリーオン特性となることを抑制でき、トランジスタのオフ電流を極めて低減す
ることができる。なお、高純度化させた酸化物半導体は、真性又は実質的に真性な半導体
といえる。

また、トランジスタはエンハンスメント型のトランジスタであり、酸化物半導体膜はキャ
リア密度を意図的に増大させ、導電率を増大させる不純物を添加する処理などが行われて
いない酸化物半導体膜であることから、酸化物半導体膜のキャリア密度は、１×１０^１７
／ｃｍ^３以下であり、又は１×１０^１６／ｃｍ^３以下、又は１×１０^１５／ｃｍ^３以下、
又は１×１０^１４／ｃｍ^３以下、又は１×１０^１３／ｃｍ^３以下である。

なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、い
ろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長Ｌが
１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖ
から１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、
すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタ
のチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分
かる。また、保持容量とトランジスタとを接続して、保持容量に流入又は保持容量から流
出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該
測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い
、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した
。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙ
Ａ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化され
た酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。

上述したように、記憶回路部１２０が有するノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４
の電位を保持するためのトランジスタ１２１及びトランジスタ１２５に用いられるトラン
ジスタは、半導体層に酸化物半導体を用いることにより、オフ電流が低いといった特徴を
有する。オフ電流が低いトランジスタを用いることで、長時間のデータの保持を行っても
、データに対応する電位の、オフ電流に起因する変動は小さい。

〈２．半導体装置の動作について〉
以下では、半導体装置の動作の一例について図２を参照して説明する。

図２（Ａ）に示す半導体装置２０は、具体的な動作の一例を説明するために、図１の記憶
回路部１１０を記憶回路部２００とした回路図である。

記憶回路部２００は、電源電圧の供給が継続されている期間において、１又は０に対応す
る電位をデータとして保持することが可能なノードＮｏｄｅ＿１、ノードＮｏｄｅ＿２を
有する。記憶回路部２００には、電位Ｖ１及び電位Ｖ２（Ｖ１＞Ｖ２とする）が供給され
る。この電位Ｖ１及び電位Ｖ２が、記憶回路部２００の電源電圧として供給される。

記憶回路部２００は、一例として、インバータ回路２０１、インバータ回路２０２、スイ
ッチ２０３、インバータ回路２０４及びスイッチ２０５を有する構成を示している。

なお記憶回路部２００には、一例として、データ信号Ｄ、クロック信号Ｃ、及び反転クロ
ック信号ＣＢが入力され、出力信号Ｑを出力する構成を示している。

インバータ回路２０１は、入力端子がノードＮｏｄｅ＿１に接続されている。インバータ
回路２０１は、出力端子がノードＮｏｄｅ＿２に接続されている。

インバータ回路２０２は、入力端子がノードＮｏｄｅ＿２に接続されている。インバータ
回路２０２は、出力端子がスイッチ２０５の一方の端子に接続されている。またスイッチ
２０５の他方の端子が、ノードＮｏｄｅ＿１に接続されている。スイッチ２０５は、反転
クロック信号ＣＢによってオン又はオフが制御される。

スイッチ２０３は、一方の端子がデータ信号Ｄを与える配線に接続されている。スイッチ
２０３は、他方の端子がノードＮｏｄｅ＿１に接続されている。スイッチ２０３は、クロ
ック信号Ｃによってオン又はオフが制御される。

インバータ回路２０４は、入力端子がノードＮｏｄｅ＿２に接続されている。インバータ
回路２０４は、出力端子が出力信号Ｑを与える配線に接続されている。

スイッチ２０３及びスイッチ２０５は、一例としてアナログスイッチで構成すればよい。
他にもスイッチ２０３及びスイッチ２０５には、トランジスタを用いることもできる。

なおインバータ回路２０１及びスイッチ２０５は、別々の構成として示しているが、クロ
ックドインバータを用いることで一つの構成としてもよい。

インバータ回路２０１、２０２、２０４には、電位Ｖ１と電位Ｖ２が電源電圧として供給
される。インバータ回路２０１、２０２、２０４は、入力端子に電位Ｖ１を印加すると出
力端子に電位Ｖ２の電位を出力し、入力端子に電位Ｖ２を印加すると出力端子に電位Ｖ１
の電位を出力する。

なお図２（Ａ）に示す記憶回路部１２０については、図１での説明と同様であるので、説
明を省略する。

次いで図２（Ｂ）に、図２（Ａ）に示した半導体装置２０のタイミングチャート図を示す
。

図２（Ｂ）に示すタイミングチャート図では、説明のため、電位Ｖ１が供給される配線の
電位をＶ１として表すものとする。そして電位Ｖ１をＨレベルからＬレベルに切り替える
ことで、半導体装置２０への電源電圧の供給を停止することを表すものとする。また電位
Ｖ１をＬレベルからＨレベルに切り替えることで半導体装置２０への電源電圧の供給を再
開することを表すものとする。

図２（Ｂ）に示すタイミングチャート図においてＣは、クロック信号が与えられる配線の
電位を表す。またＣＢは、反転クロック信号が与えられる配線の電位を表す。またＤは、
データ信号が与えられる配線の電位を表す。またＱは、出力信号が与えられる配線の電位
を表す。またＳは、制御信号Ｓａｖｅが与えられる配線の電位を表す。またＬは、制御信
号Ｌｏａｄが与えられる配線の電位を表す。またＶ１は、前述したように、電位Ｖ１が供
給される配線の電位を表す。またＮｏｄｅ＿３は、ノードＮｏｄｅ＿３の電位を表す。ま
たＮｏｄｅ＿４は、ノードＮｏｄｅ＿４の電位を表す。

図２（Ｂ）に示すタイミングチャート図において、期間Ｐ１乃至Ｐ４は、半導体装置２０
の状態を表す。期間Ｐ１は、通常動作期間である。期間Ｐ２は、動作停止移行期間である
。期間Ｐ３は、動作停止期間である。期間Ｐ４は、動作再開移行期間である。

図２（Ｂ）に示すタイミングチャート図において、時刻Ｔ１乃至Ｔ１４は、期間Ｐ１乃至
Ｐ４での各動作のタイミングを説明するために付したものである。

期間Ｐ１の通常動作期間では、配線Ｃにはクロック信号が供給され、配線ＣＢには、反転
クロック信号が供給される。なお、配線Ｓ及び配線ＬにはＬレベルの信号が供給されてい
る。このとき、記憶回路部２００は、通常のレジスタ又はフリップフロップとして動作す
ることができる。すなわち配線Ｑは、配線ＣがＬレベルからＨレベルになる際には、同時
点における配線Ｄと同じ電位となる。なお、実際には信号遅延があるため、配線ＣのＬレ
ベルからＨレベルになった後、配線Ｑの電位が変化する。

期間Ｐ２の動作停止移行期間では、配線Ｃ及び配線ＣＢは変化させない。すなわち、配線
ＣをＬレベルの信号、配線ＣＢをＨレベルの信号に固定する。時刻Ｔ６と時刻Ｔ７の間で
、配線ＳをＨレベルの信号にして、記憶回路部２００のノードＮｏｄｅ＿１及びノードＮ
ｏｄｅ＿２に保持されているデータの退避を行う。一例として、図２（Ｂ）では、ノード
Ｎｏｄｅ＿３にＨレベルの電位、ノードＮｏｄｅ＿４にＬレベルの電位を保持する構成を
示している。

続いて期間Ｐ２の動作停止移行期間では、時刻Ｔ８で、配線Ｖ１をＬレベルとする。すな
わち、半導体装置２０への電源電圧の供給を停止する。この時、配線Ｄ及び配線ＱはＬレ
ベルの信号となる。また配線Ｃ及び配線ＣＢも、時刻Ｔ８でＬレベルの信号とする。

期間Ｐ３の動作停止期間では、電源電圧の供給を停止したまま、配線Ｃ、配線ＣＢ、配線
Ｄ、及び配線ＱをＬレベルの信号とし、半導体装置２０の消費電力はほぼ０とする。なお
、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４の電位は、電流がほとんど流れないため、
一定値が保たれる。

期間Ｐ４の動作再開移行期間では、各配線の電位を前の通常動作期間の最後、すなわち、
時刻Ｔ５の電位に順次戻していく。まず、時刻Ｔ９で、配線Ｃ及び配線ＣＢの電位を時刻
Ｔ５の電位にする。ここでは、配線ＣをＬレベルの信号とし、配線ＣＢをＨレベルの信号
とする。続いて、時刻Ｔ１０で、配線ＬをＨレベルの信号とする。続いて時刻Ｔ１１で、
配線Ｖ１をＨレベルとし、電源電圧の供給を再開する。この時、ノードＮｏｄｅ＿３及び
ノードＮｏｄｅ＿４の電位は、トランジスタ１２３及びトランジスタ１２７のチャネル抵
抗が異なることを利用して、記憶回路部２００に復元され、記憶回路部２００のデータは
時刻Ｔ５のデータに戻る。すなわち、配線Ｑは、Ｈレベルの信号となる。ここで配線Ｌの
制御信号ＬをＨレベルとしたまま、配線Ｖ１をＨレベルとすることで、データの復元を容
易に行うことができる。

さらに続いて、時刻Ｔ１３から、配線Ｃ及び配線ＣＢにおけるクロック信号及び反転クロ
ック信号の供給を再開する。そして、時刻Ｔ１２以降、時刻Ｔ５と同じ状態から動作を再
開することができる。

以上のような構成とすることで、電源電圧の供給を停止及び再開することを容易に実現す
ることができる半導体装置を提供することができる。

以上説明した本実施の形態で説明する半導体装置の動作では、記憶回路部２００と記憶回
路部１２０とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止すること
ができる。そのため、消費電力の低減を図ることができる。

また、本実施の形態で説明する半導体装置では、記憶回路部２００と記憶回路部１２０と
でデータの退避を、トランジスタの導通状態で制御する構成とすることができる。そのた
め、データの退避を外部の記憶回路部に行う構成と比べ、動作遅延が小さい。また電源電
圧の供給を停止する前にデータの退避を行い、電源電圧の供給が継続される期間では、記
憶回路部２００でのデータの保持を行う構成とすることができる。そのため、電源電圧の
供給が継続される期間では、データの保持を高速に行うことができ、動作遅延を抑制する
ことができる。

〈３．半導体装置の回路図の変形例について〉
次いで、上述の半導体装置の変形例について説明する。

なお図３に示す半導体装置３０における記憶回路部１１０については、図１での説明と同
様であるので、説明を省略する。

図３に示す半導体装置３０は、図１の半導体装置１０における記憶回路部１２０を記憶回
路部２２０とした回路図である。

図３に示す記憶回路部２２０は、電源電圧の供給が停止されている期間において、データ
に対応する電位の保持ができる回路部である。

記憶回路部２２０は、トランジスタ２２１（第１のトランジスタともいう）、容量素子２
２２（第１の容量素子ともいう）、トランジスタ２２３（第２のトランジスタともいう）
、トランジスタ２２４（第３のトランジスタともいう）、トランジスタ２２５（第４のト
ランジスタともいう）、容量素子２２６（第２の容量素子ともいう）、トランジスタ２２
７（第５のトランジスタともいう）、トランジスタ２２８（第６のトランジスタともいう
）、及びインバータ回路２２９（第１のインバータ回路ともいう）、及びインバータ回路
２３０（第２のインバータ回路ともいう）を有する。また、記憶回路部２２０は、少なく
とも電源電圧の供給が停止している期間において、１又は０に対応する電位をデータとし
て保持することが可能なノードＮｏｄｅ＿３、ノードＮｏｄｅ＿４を有する。

ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４についての説明は、図１と同様であり、説明
を省略する。

図３に示す記憶回路部２２０が、図１に示す記憶回路部１２０と異なる点は、ノードＮｏ
ｄｅ＿１とトランジスタ２２１との間にインバータ回路２２９を有する点、ノードＮｏｄ
ｅ＿２とトランジスタ２２５との間にインバータ回路２３０を有する点、トランジスタ２
２４のソース及びドレインの他方がノードＮｏｄｅ＿１に接続されている点、及びトラン
ジスタ２２８のソース及びドレインの他方がノードＮｏｄｅ＿２に接続されている点、で
ある。すなわち図３では、インバータ回路２２９及びインバータ回路２３０を追加したこ
とにより、記憶回路部２２０がノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２につながる結
線関係を変更した点である。

なおトランジスタ２２１、容量素子２２２、トランジスタ２２３、トランジスタ２２４、
トランジスタ２２５、容量素子２２６、トランジスタ２２７、及びトランジスタ２２８に
おける各構成の説明は、図１におけるトランジスタ１２１、容量素子１２２、トランジス
タ１２３、トランジスタ１２４、トランジスタ１２５、容量素子１２６、トランジスタ１
２７、及びトランジスタ１２８における説明と同様であり、説明を省略する。

また制御信号Ｓａｖｅ及び制御信号Ｌｏａｄは、図１での説明と同様であり、説明を省略
する。

図３に示す半導体装置３０において、インバータ回路２２９及びインバータ回路２３０を
追加する構成は、半導体装置を構成するトランジスタの数が増えるものの、誤動作を軽減
できるといった効果がある。

具体的には、図１の構成では、制御信号ＳａｖｅをＨレベルにしてトランジスタ１２１及
びトランジスタ１２５を導通状態とする際、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４
からノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２に電荷が移動することで、逆にノードＮ
ｏｄｅ＿１及びノードＮｏｄｅ＿２のデータが書き換わってしまうといった誤動作が起こ
りえる。特にデータの保持特性を向上する目的で容量素子１２２及び容量素子１２６の静
電容量を大きくするときに前述の誤動作が生じやすくなる。

一方、図３に示す構成では、ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４から直接、ノー
ドＮｏｄｅ＿１及びノードＮｏｄｅ＿２に電荷が移動する経路がないので、ノードＮｏｄ
ｅ＿１及びノードＮｏｄｅ＿２のデータが書き換わってしまうといった誤動作が起こりえ
ない。そのため、データの保持特性を向上する目的で容量素子２２２及び容量素子２２６
の静電容量を大きくとったとしても前述の誤動作を軽減できるといった効果がある。

図３に示す構成は、誤動作を軽減できるといった効果が見込めるため、記憶回路部１１０
を構成する回路の設計の自由度が増し、半導体装置の信頼性を高めることができる。

〈４．半導体装置の応用例について〉
続いて、半導体装置の応用例について具体例を挙げて説明する。

〔４−１．ＰＬＤにおけるフリップフロップへの応用例〕

〔４−１−１．ＰＬＤ及びＬＥの構成例について〕
図４はＰＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジ
ックアレイ３００は、アレイ状の複数のＬＥ３０１を有する。ここでアレイ状とは、行列
状にロジックエレメントが周期的に配列していることを指し、配列は図４の配列に限られ
ない。

また、ＬＥ３０１を囲むように、複数の配線が形成されている。図４においては、これら
の配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される。配
線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０
４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及び垂
直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路と信
号の授受を行う。

複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂直
な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図４においてそれぞ
れ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入出力
端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意のＬＥ
３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられた配
線間の接続を切り替えるためのスイッチによって決定される。

スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コ
ンフィギュレーションデータを記憶するコンフィギュレーションメモリに応じて決定され
る。スイッチ部３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構
成とする場合、記憶するコンフィギュレーションデータが電源電圧の供給の停止により消
失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

図５は図４で示したＬＥ３０１のブロック図である。図５に示すＬＥ３０１は、一例とし
て、ルックアップテーブル（以下、ＬＵＴ）３１１、フリップフロップ３１２及びマルチ
プレクサ３１３を有する。また図５では、ＬＵＴ３１１及びマルチプレクサ３１３に接続
されて、コンフィギュレーションメモリ３１４、３１５が設けられている。

なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合、
記憶するコンフィギュレーションデータが電源電圧の供給の停止により消失しないよう、
不揮発性の記憶素子を有する構成とすることが好ましい。

なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マルチ
プレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通のデータをい
う。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する
記憶素子をいう。

ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレーシ
ョンデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーシ
ョンデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信号
の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を含
む信号が出力される。

フリップフロップ３１２は、ＬＵＴ３１１から出力される信号を保持し、クロック信号Ｃ
に同期して当該信号に対応した出力信号が、マルチプレクサ３１３に出力される。

マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、フリップフロップ３１２から
の出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレーシ
ョンメモリ３１５に保持されているコンフィギュレーションデータに従って、上記２つの
出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号は
、出力端子３１７から出力される。

本発明の一態様では、フリップフロップ３１２といった回路内における一時的なデータの
記憶を行う回路に、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給
の停止によるフリップフロップ内のデータの消失を防ぐことができる。また、電源電圧の
供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源
電圧の供給を再開した後、短時間で上記データを復元することができる。よって、ＰＬＤ
を構成する複数のロジックエレメントにおいて、電源電圧の供給の停止を行うことができ
る。従って、ＰＬＤの消費電力を小さく抑えることができる。

〔４−１−２．コンフィギュレーションメモリの構成例について〕
ここでスイッチ部３０２に設けられるコンフィギュレーションメモリとして用いることの
できる不揮発性の記憶素子の一例について図９（Ａ）に示す。図９（Ａ）に示す不揮発性
の記憶素子は、酸化物半導体を用いたトランジスタでコンフィギュレーションメモリを形
成する構成例である。コンフィギュレーションメモリに用いる不揮発性の記憶素子に、酸
化物半導体を用いたトランジスタのオフ電流が低いという特性を利用してデータの保持を
行う構成を採用することで、トランジスタの作製工程によりコンフィギュレーションメモ
リを作製することができ、且つトランジスタ同士を積層して作製することができる等、低
コスト化の点でメリットが大きい。

図９（Ａ）に、一例として、スイッチ部３０２に設けられるコンフィギュレーションメモ
リ５００を示す。コンフィギュレーションメモリ５００は、ノードｍｅｍに保持されるコ
ンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との接続を制御する。

図９（Ａ）に示すコンフィギュレーションメモリ５００は、トランジスタ５１１、トラン
ジスタ５１２及びトランジスタ５１３並びに容量素子５１４を有する。

また図９（Ｂ）に、一例として、ＬＵＴ３１１及びマルチプレクサ３１３を制御可能なコ
ンフィギュレーションメモリ５２０を示す。コンフィギュレーションメモリ５２０は、ノ
ードｍｅｍ１、ｍｅｍ２に保持されるコンフィギュレーションデータに従って、出力端子
ＯＵＴの信号を制御する。電位ＶＨ及び電位ＶＬは、それぞれＬＵＴ３１１又はマルチプ
レクサ３１３を制御するための信号である。

図９（Ｂ）に示すコンフィギュレーションメモリ５２０は、トランジスタ５３１、トラン
ジスタ５３２、トランジスタ５３３、容量素子５３４、トランジスタ５３５、トランジス
タ５３６、トランジスタ５３７及び容量素子５３８を有する。

トランジスタ５１１、トランジスタ５３１及びトランジスタ５３５にはシリコンよりもバ
ンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。トラ
ンジスタとして酸化物半導体をチャネル形成領域に用いる。一方トランジスタ５１２、ト
ランジスタ５１３、トランジスタ５３２、トランジスタ５３３、トランジスタ５３６及び
トランジスタ５３７は、例えばシリコンなどの半導体材料をチャネル形成領域に用いて、
トランジスタ５１１、トランジスタ５３１及びトランジスタ５３５よりも高速にスイッチ
ングが可能なトランジスタを用いるとよい。

なお図面において、トランジスタ５１１、トランジスタ５３１及びトランジスタ５３５は
、酸化物半導体をチャネル形成領域に具備するトランジスタであることを示すために、Ｏ
Ｓの符号を付している。

コンフィギュレーションメモリ５００の詳細について図９（Ａ）を参照して説明する。図
９（Ａ）に示すように、トランジスタ５１１のゲートは、第１のワード線５０２に接続さ
れている。また、トランジスタ５１１のソース及びドレインの一方はデータ線５０１に接
続されている。また、トランジスタ５１１のソース及びドレインの他方は、トランジスタ
５１２のゲート及び容量素子５１４に接続されている。トランジスタ５１２のソース及び
ドレインの一方は、端子Ｓ１に接続されている。トランジスタ５１２のソース及びドレイ
ンの他方は、トランジスタ５１３のソース及びドレインの一方に接続されている。トラン
ジスタ５１３のゲートは、第２のワード線５０３に接続されている。トランジスタ５１３
のソース及びドレインの他方は、端子Ｓ２に接続されている。

図９（Ａ）に示すコンフィギュレーションメモリ５００では、ノードｍｅｍにＨレベル又
はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジス
タ５１１は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍにコン
フィギュレーションデータを記憶することができる。コンフィギュレーションデータの電
位に応じてコンフィギュレーションメモリ５００では、トランジスタ５１２の導通状態が
制御される。そしてトランジスタ５１３を導通状態とするタイミングで、端子Ｓ１及び端
子Ｓ２間のオン又はオフの制御を実現することができる。

次いでコンフィギュレーションメモリ５２０の詳細について図９（Ｂ）を参照して説明す
る。図９（Ｂ）に示すように、トランジスタ５３１のゲートは、第１のワード線５４２に
接続されている。また、トランジスタ５３１のソース及びドレインの一方はデータ線５４
１に接続されている。また、トランジスタ５３１のソース及びドレインの他方は、トラン
ジスタ５３２のゲート及び容量素子５３４に接続されている。トランジスタ５３２のソー
ス及びドレインの一方は、電位ＶＨが与えられる配線に接続されている。トランジスタ５
３２のソース及びドレインの他方は、トランジスタ５３３のソース及びドレインの一方に
接続されている。トランジスタ５３３のゲートは、第２のワード線５４３に接続されてい
る。トランジスタ５３３のソース及びドレインの他方は、出力端子ＯＵＴに接続されてい
る。トランジスタ５３５のゲートは、第１のワード線５４２に接続されている。また、ト
ランジスタ５３５のソース及びドレインの一方は、インバータ回路５４０を介して、デー
タ線５４１に接続されている。また、トランジスタ５３５のソース及びドレインの他方は
、トランジスタ５３６のゲート及び容量素子５３８に接続されている。トランジスタ５３
６のソース及びドレインの一方は、電位ＶＬが与えられる配線に接続されている。トラン
ジスタ５３６のソース及びドレインの他方は、トランジスタ５３７のソース及びドレイン
の一方に接続されている。トランジスタ５３７のゲートは、第２のワード線５４３に接続
されている。トランジスタ５３７のソース及びドレインの他方は、出力端子ＯＵＴに接続
されている。

図９（Ｂ）に示すコンフィギュレーションメモリ５２０では、ノードｍｅｍ１、ｍｅｍ２
にＨレベル、Ｌレベルの組み合わせ、又はＬレベル、Ｈレベルの組み合わせに対応する電
位をコンフィギュレーションデータとして保持する。トランジスタ５３１、５３５は、オ
フ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ１、ｍｅｍ２にコンフ
ィギュレーションデータを記憶することができる。コンフィギュレーションメモリ５２０
では、コンフィギュレーションデータの電位に応じて、トランジスタ５３２、５３６の導
通状態が制御される。そしてトランジスタ５３３、５３７を導通状態とするタイミングで
、出力端子ＯＵＴより出力される信号を電位ＶＨ又は電位ＶＬに切り替える制御を実現す
ることができる。

〔４−２．ＣＰＵにおけるレジスタへの応用例〕
次いで図６は、ＣＰＵのブロック図の一例を示す図である。

ＣＰＵ４００は、一例として、プログラムカウンタ４１１、命令レジスタ４１２、命令デ
コーダ４１３、汎用レジスタ４１４、及びＡＬＵ４１５（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇ
ｉｃ ｕｎｉｔ）を有する。ＣＰＵ４００の外部には、ＣＰＵ４００とのデータの入出力
を行うための主記憶装置４０１が設けられる。

プログラムカウンタ４１１は、読み出す（フェッチする）命令（コマンド）のアドレスを
記憶するレジスタである。命令レジスタ４１２は、主記憶装置４０１から命令デコーダ４
１３に送られるデータを一時的に記憶しておくレジスタである。命令デコーダ４１３は、
入力されたデータをデコードし、汎用レジスタ４１４でのレジスタ指定、及びＡＬＵ４１
５での演算方法指定等の信号を生成する回路である。汎用レジスタ４１４は、主記憶装置
４０１から読み出されたデータ、ＡＬＵ４１５の演算処理の途中で得られたデータ、或い
はＡＬＵ４１５の演算処理の結果得られたデータ、などを記憶することができる。ＡＬＵ
４１５は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、ＣＰＵ４
００には、別途データキャッシュ等、すなわち演算結果などを一時的に記憶する回路があ
ってもよい。

次いで、ＣＰＵ４００の動作について説明する。

ＣＰＵ４００は、プログラムカウンタ４１１で指定された、読み出す命令のアドレスを主
記憶装置４０１に出力するよう、指示を行う。次いで主記憶装置４０１に記憶された、実
行する命令のアドレスからデータを読み出し、命令レジスタ４１２に記憶させる。

命令デコーダ４１３は、命令レジスタ４１２に記憶されたデータをデコードし、命令を実
行する。具体的には、汎用レジスタ４１４でのレジスタ指定、及びＡＬＵ４１５での演算
方法指定等の信号を生成する。

汎用レジスタ４１４では、命令に従って、命令デコーダ４１３で指定されたデータをＡＬ
Ｕ４１５又は主記憶装置４０１に出力する。ＡＬＵでは、命令デコーダ４１３で指定され
た演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ４１４に記憶する。

そして、命令の実行が終了すると、ＣＰＵ４００は、命令を読み出し、命令レジスタ４１
２から読み出したデータをデコード、命令を実行するという動作を繰り返す。

本発明の一態様では、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４
１３、汎用レジスタ４１４といった回路内における一時的なデータの記憶を行うレジスタ
に、上記実施の形態で示した半導体装置を用いることで、電源電圧の供給の停止によるレ
ジスタ内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前に保持
していたデータの退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後
、短時間で上記データを復元することができる。よって、ＣＰＵ４００全体、又はＣＰＵ
４００を構成する各種回路において、電源電圧の供給の停止を行うことができる。従って
、ＣＰＵ４００の消費電力を小さく抑えることができる。

次いで、ＣＰＵ４００に対して電源電圧の供給を停止又は再開するための構成を、一例と
して図７に示す。図７には、ＣＰＵ４００と、パワースイッチ４２１と、電源制御回路４
２２とを有する。

パワースイッチ４２１は、オン又はオフの状態に従って、ＣＰＵ４００への電源電圧の供
給の停止又は再開を制御することができる。具体的には、電源制御回路４２２が、パワー
スイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを出力し、Ｃ
ＰＵ４００への電源電圧の供給の停止又は再開を制御する。パワースイッチ４２１をオン
にすることで、電位Ｖ１、Ｖ２が与えられる配線より、ＣＰＵ４００への電源電圧の供給
が行われる。またパワースイッチ４２１をオフにすることで、電位Ｖ１、Ｖ２が与えられ
る配線間の電流のパスが切断されるため、ＣＰＵ４００への電源電圧の供給が停止する。

電源制御回路４２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ４２
１及びＣＰＵ４００の動作を統轄的に制御する機能を有する。具体的には、電源制御回路
４２２は、パワースイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿
ＥＮ、並びにレジスタで退避及び復元されるデータを制御する制御信号Ｓａｖｅ及び制御
信号Ｌｏａｄを出力する。制御信号Ｓａｖｅ及び制御信号Ｌｏａｄは、上述したように、
レジスタ内の電位を揮発性の記憶回路部と不揮発性の記憶回路部との間で退避及び復元す
るための信号である。

次いで、図７に示したＣＰＵ４００、パワースイッチ４２１及び電源制御回路４２２の動
作の一例について説明する。

電源電圧の供給を継続、若しくは停止又は再開する際、電源制御回路４２２に入力される
データＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ４００に
継続して入力される場合、電源制御回路４２２は電源電圧の供給を継続するよう制御する
。またデータＤａｔａがＣＰＵ４００に間欠的に入力される場合、データＤａｔａが入力
されるタイミングに従って、電源制御回路４２２は電源電圧の供給を停止又は再開するよ
う制御する。

なお、電源制御回路４２２は、ＣＰＵ４００への電源電圧の供給が停止している間も継続
して電源電圧の供給が行われる構成とすることが好ましい。当該構成とすることで、ＣＰ
Ｕ４００への電源電圧の供給を停止又は再開を、所望のタイミングで行うことができる。

〈５．半導体装置の構造例について〉
次いでチャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネルが単結晶
シリコンウェハに形成されるトランジスタ９０１とを含んで構成される半導体装置の構造
例及びその作製方法例について図１０を参照して説明する。なお、トランジスタ９０２は
、図１に示すトランジスタ１２１、１２５などとして適用することが可能であり、トラン
ジスタ９０１は、図１に示す記憶回路部１１０及び記憶回路部１２０等を構成するトラン
ジスタとして適用することが可能である。

ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、
単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用
いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製さ
れたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン
法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用
いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が
７３０℃以上のものを用いると良い。

図１０に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジ
スタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形
成されている。すなわち、本実施の形態で示す半導体装置は、シリコンウェハを基板とし
て、その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり
、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形
成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。

半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型ト
ランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれ
も用いることができる。図１０に示す例においては、トランジスタ９０１は、ＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離
されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した
素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一
方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必
ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ
９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が
添加されたウェル９０４が形成されている。

図１０におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、
チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領
域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜
９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する
。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、
配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とする
ことができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンとニ
ッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求
される仕様に応じて材料、積層数、形状等を調整することができる。

なお、図１０に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。
フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を
交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介し
て突起構造の上面及び側面を覆う。トランジスタ９０１をフィン型構造のトランジスタと
することで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電
流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタ
のオフ時の電流及び閾値電圧を低減することができる。

また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１
５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続するトランジスタ
９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネ
ル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物
領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチ
ャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には
絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁
膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保
護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を
防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とす
ることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化
を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用い
ることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャ
ネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐ
チャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を
付加することで、各トランジスタの電界効果移動度を向上させることができる。

さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理
が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精度
で素子層を積層していくことができる。

トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成されるト
ランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトラ
ンジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及び
ドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０
を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成され
ている。ここでトランジスタ９０２の作製方法について、以下に説明する。

絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪
素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アル
ミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）
材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可
能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用し
ても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電
極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、膜厚
５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁
膜９２４として用いる。

酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工
することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎ
ｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下と
する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜
する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又
は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成するこ
とができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、
アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子
数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：
３、又は３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含む
ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満であ
る。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜と
なる。

なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成
は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：Ｚ
ｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算
するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５
：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする
。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚ
ｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めるこ
とで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成
膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：
２：２、又は２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該
処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された
基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気
することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは
１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。

なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェ
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ
_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フ
ッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、
三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、
酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加
したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）を適宜調節する。

酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成しても
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁
膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水
酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本実施の形態では、酸化物半導
体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物
半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素
ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方
式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好
ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜
９２６に加熱処理を施す。

酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素
を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上
６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７
Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することが
できる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が
低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著し
く低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以
降であれば、いつでも行うことができる。

次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２
８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ
法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工
（パターニング）することで、形成することができる。

本実施の形態では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎ
ｍのタングステン膜を用いる。

なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成され
ることもある。

本実施の形態では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タン
グステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水
）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、
３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２
で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ_４）、塩素（Ｃｌ_２）
、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に
、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。
酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウ
ムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸
化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することが
できる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、
ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で
行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体
膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができ
るので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレ
イン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めること
ができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化
物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁
膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成す
る。

本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁
膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実
施の形態では３００℃とする。

なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の
含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱
処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、
水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、
高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後
に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処
理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２
９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素
が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、
化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近
づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特
性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２
９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく
酸化物半導体膜９２６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９
２６に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させ
ても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以
上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水
素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸
素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい
。

あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に
酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５Ｇ
Ｈｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。

ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパター
ニングすることで形成することができる。

ゲート電極層９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとす
る。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎ
ｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチン
グにより所望の形状に加工（パターニング）することで、ゲート電極層９３０を形成する
。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、トランジスタ９０２が形成される。

なお、トランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必
要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を
複数有する、マルチゲート構造のトランジスタも形成することができる。

また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導
体膜９２６の後に形成されている。よって、図１０に示すように、上記作製方法によって
得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化
物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極層
９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の下、すなわち、酸化物半導
体膜９２６と絶縁膜９２４の間に設けられていても良い。

また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を
用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３
族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶
縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意
味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子
％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）が
アルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。

また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸
素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を
薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素
ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。ま
た、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を
形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することに
より、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化
物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型
に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接
する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一
方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素
が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に
位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより
高めることができる。

また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、
酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶
縁膜の積層としても良い。

なお、本実施の形態においては、トランジスタ９０２はトップゲート構造としている。ま
た、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート
電極層を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することがで
きる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトラン
ジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとする
ことができる。

このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を
形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。

図１０においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラ
グ９１３を介して配線層９１４と電気的に接続している。一方、トランジスタ９０１のソ
ース及びドレインの他方は、コンタクトプラグ９１５を介して配線層９１６と電気的に接
続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９
１８、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介してト
ランジスタ９０２のドレイン電極層９２８と電気的に接続している。

配線層９１４、９１８、９１６、９２２及びバックゲート電極層９２３は、絶縁膜中に埋
め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料
を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として
用いてこれらの配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１
原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重な
っているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラ
フェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで
触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減
することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止
するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルと
タンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることが
できるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程
度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として
形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜
に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭
素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、
Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ
ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘ
ａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎ
ｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることが
できる。特に半導体装置の微細化を進める場合には、配線層間の寄生容量が顕著になり信
号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３
．０以下の材料を用いることが好ましい。また該絶縁膜に配線層を埋め込んだ後にＣＭＰ
処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限り
において、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は
、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧ
ともいう）を含む塗布法等により形成する。

絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め
込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるた
めの絶縁膜を別途設けてもよい。

コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比
の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。
開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッ
チング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜
又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタ
ングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケッ
トＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコ
ンタクトプラグの上面は平坦化されている。

〈６．本明細書で開示される半導体装置の作用及び効果について〉
本明細書で開示される半導体装置及びその駆動方法によると、電源電圧の供給を適宜停止
することができる。

そのため、電源電圧の供給の間欠的な動作を行うことができ、消費電力の低減を図ること
ができる。

また本明細書で開示される半導体装置及びその駆動方法によると、電源電圧の供給を停止
する前におけるデータの退避及び電源電圧の供給を再開した後におけるデータの復元を行
う構成とすることができる。

そのため、電源電圧の供給が継続して行われる場合における、動作遅延の抑制を図ること
ができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態２）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図８に示す
。

図８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表
示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラ
ス５００８等を有する。なお、図８（Ａ）に示した携帯型ゲーム機は、２つの表示部５０
０３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに
限定されない。

図８（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表
示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。
第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は
第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０
２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０
２の間の角度は、接続部５６０５により変更が可能となっている。第１の表示部５６０３
における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５
６０２との間の角度に従って、行う構成としても良い。また、第１の表示部５６０３及び
第２の表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、
フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加する
ことができる。

図８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、
キーボード５４０３、ポインティングデバイス５４０４等を有する。

図８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５
３０３等を有する。

図８（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８
０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２
の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは
、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の
角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の
切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の
角度に従って行う構成としても良い。

図８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３
、ライト５１０４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

Ｎｏｄｅ＿１ ノード
Ｎｏｄｅ＿２ ノード
Ｎｏｄｅ＿３ ノード
Ｎｏｄｅ＿４ ノード
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｐ４ 期間
１０ 半導体装置
２０ 半導体装置
３０ 半導体装置
１１０ 記憶回路部
１２０ 記憶回路部
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ 容量素子
１２７ トランジスタ
１２８ トランジスタ
２００ 記憶回路部
２０１ インバータ回路
２０２ インバータ回路
２０３ スイッチ
２０４ インバータ回路
２０５ スイッチ
２２０ 記憶回路部
２２１ トランジスタ
２２２ 容量素子
２２３ トランジスタ
２２４ トランジスタ
２２５ トランジスタ
２２６ 容量素子
２２７ トランジスタ
２２８ トランジスタ
２２９ インバータ回路
２３０ インバータ回路
３００ ロジックアレイ
３０１ ＬＥ
３０２ スイッチ部
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
３１１ ＬＵＴ
３１２ フリップフロップ
３１３ マルチプレクサ
３１４ コンフィギュレーションメモリ
３１５ コンフィギュレーションメモリ
３１６ 入力端子
３１７ 出力端子
４００ ＣＰＵ
４０１ 主記憶装置
４１１ プログラムカウンタ
４１２ 命令レジスタ
４１３ 命令デコーダ
４１４ 汎用レジスタ
４１５ ＡＬＵ
４２１ パワースイッチ
４２２ 電源制御回路
５００ コンフィギュレーションメモリ
５０１ データ線
５０２ ワード線
５０３ ワード線
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
５２０ コンフィギュレーションメモリ
５３１ トランジスタ
５３２ トランジスタ
５３３ トランジスタ
５３４ 容量素子
５３５ トランジスタ
５３６ トランジスタ
５３７ トランジスタ
５３８ 容量素子
５４０ インバータ回路
５４１ データ線
５４２ ワード線
５４３ ワード線
９００ 基板
９０１ トランジスタ
９０２ トランジスタ
９０４ ウェル
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
９１３ コンタクトプラグ
９１４ 配線層
９１５ コンタクトプラグ
９１６ 配線層
９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
９２１ コンタクトプラグ
９２２ 配線層
９２３ バックゲート電極層
９２４ 絶縁膜
９２５ コンタクトプラグ
９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
９３０ ゲート電極層
９３２ 絶縁膜
９３３ 絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

1. ゲートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が入力信号が与えられる配線に電気的に接続され、ソース及びドレインの他方が第１の容量素子の一方の電極に電気的に接続された第１のトランジスタと、
   他方の電極が第２の電位が与えられる配線に電気的に接続された前記第１の容量素子と、
   ゲートが前記第１の容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方が前記第２の電位が与えられる配線に電気的に接続された第２のトランジスタと、
   ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が出力信号が与えられる配線に電気的に接続された第３のトランジスタと、
   ゲートが前記第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記出力信号が与えられる配線に電気的に接続され、ソース及びドレインの他方が第２の容量素子の一方の電極に電気的に接続された第４のトランジスタと、
   他方の電極が前記第２の電位が与えられる配線に電気的に接続された前記第２の容量素子と、
   ゲートが前記第２の容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方が前記第２の電位が与えられる配線に電気的に接続された第５のトランジスタと、
   ゲートが前記第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記入力信号が与えられる配線に電気的に接続された第６のトランジスタと、を有する半導体装置。
2. ゲートが第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が入力信号が与えられる配線に電気的に接続され、ソース及びドレインの他方が第１の容量素子の一方の電極に電気的に接続された第１のトランジスタと、
   他方の電極が第２の電位が与えられる配線に電気的に接続された前記第１の容量素子と、
   ゲートが前記第１の容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方が前記第２の電位が与えられる配線に電気的に接続された第２のトランジスタと、
   ゲートが第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が出力信号が与えられる配線に電気的に接続された第３のトランジスタと、
   ゲートが前記第１の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記出力信号が与えられる配線に電気的に接続され、ソース及びドレインの他方が第２の容量素子の一方の電極に電気的に接続された第４のトランジスタと、
   他方の電極が前記第２の電位が与えられる配線に電気的に接続された前記第２の容量素子と、
   ゲートが前記第２の容量素子の一方の電極に電気的に接続され、ソース及びドレインの一方が前記第２の電位が与えられる配線に電気的に接続された第５のトランジスタと、
   ゲートが前記第２の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記入力信号が与えられる配線に電気的に接続された第６のトランジスタと、を有し、
   前記第１乃至第６のトランジスタは、ｎチャネル型である半導体装置。

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