JP2020505769A - 半導体構造用の支持体 - Google Patents

Abstract

本発明は、ベース基板（３）、ベース基板（３）上に位置付けられおよび２０ｎｍを超える厚さを有する第１の二酸化ケイ素絶縁層（２ａ）、および第１の絶縁層（２ａ）上に位置付けられ、１０００Ω・ｃｍよりも高い抵抗率および５ミクロンよりも大きい厚さを有する電荷トラップ層（２）、を含む半導体構造用の支持体（１）に関する。

Description

本発明は、半導体構造用の支持体に関する。

集積デバイス（Integrated device）は大抵、それらの製作の間それらを保持するのに主に役立つ基板（substrate）上に形成される。しかしながら、これらのデバイスの集積度（degree of integration）および期待性能の増大は、それらの性能およびそれらが上に形成される基板の特性のますます緊密な（tighter）結合に繋がっている。これは、通信分野（telecommunications field）（電話通信（telephony）、Ｗｉ-Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、等）において特に採用されるその周波数が約３ｋＨｚから３００ＧＨｚの間を含む信号を処理するＲＦデバイスに関して特に当てはまる。

デバイス／基板結合の例として、集積デバイスを通って伝播する高周波信号によって生成される電磁場は、基板のバルク内に侵入し、およびそこで見つけ出される任意の電荷担体と相互作用する。これは、信号の力の一部（some）を消費する結合損失、およびことによると構成要素間のクロストークに繋がる。

結合の第２の例によると、基板電荷担体（substrate charge carrier）は、望ましくない高調波（harmonics）を生成する可能性があり、これは、集積デバイスを通って伝播する信号と干渉しおよびデバイス品質を低下させる可能性がある。

これらの影響は、特に、採用される基板が支持体とその上または中に集積デバイスが形成される有用層（useful layer）との間に埋め込み絶縁層を含むとき、観察できる。絶縁層内にトラップされた電荷は、相補的サイン（complementary sign）の電荷をこの絶縁層の下に蓄積するように導き、支持体内に導電性平面（conductive plane）を形成する。この導電性平面において、可動電荷（mobile charge）は、有用層の構成要素によって生成される電磁場と強く相互作用する傾向がある。

この影響を防止または限定するために、埋め込み絶縁層と支持体との間に、直接的に絶縁層の下に、電荷トラップ層（charge trapping layer）、例えば多結晶ケイ素（polycrystalline silicon）の１から５ミクロンの層を挿入することが知られている。多結晶（polycrystal）を形成する結晶粒（grains）の境界は、次いで電荷トラップを形成し、トラップされた電荷の担体は、ことによるとトラップ層それ自体からまたは下部支持体から生じる。したがって、絶縁層の下における導電性平面の形成は防止される。このタイプの基板の製作は、例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５または特許文献６に記載されている。

トラップ層の存在下において、デバイス／基板結合は、電磁場と支持体内の可動電荷との間の相互作用の強さに、およびしたがってこの支持体内へのこれらの場の侵入の深さに、依然として依存する。これらの電荷の密度および／または可動性（mobility）は、支持体の抵抗率（resistivity）に依存する。

支持体の抵抗率が比較的高く（およびしたがって電荷密度が比較的低く）、１０００Ω・ｃｍを超えるとき、厚さにおいて１から５ミクロンのトラップ層は、電磁場が支持体内に深く侵入するときでさえ、デバイス／基板結合を限定するのに適している可能性がある。信号の完全性（integrity）、およびしたがって、有用層内に統合されるデバイスの無線周波数（ＲＦ）性能は、このように保存される。

これに対して、支持体の抵抗率が低く、１０００Ω・ｃｍ未満であるとき、または、集積デバイスから期待される性能が高いとき、その中で電荷が基板内により深く移動することのできる帯域（zone）をシフトさせるため、およびこの支持体内への電磁場の侵入の深さを限定するために、厚さにおいて５ミクロンを、または１０もしくは２０ミクロンさえをも超える非常に厚いトラップ層を形成することができることが望ましい。これらの電磁場との相互作用は、このように防止され、および有用層内に統合されるデバイスの性能は改善される。

しかしながら、５ミクロンを超えるトラップ層の厚さの増大は、特にこの層は、それが受ける傾向のある熱処理の間、再結晶する傾向があるので、性能において期待される改善に必ずしも繋がらないことが観察されている。これらの熱処理は、基板それ自体を生産するために必要とされるもの、または基板の有用層内または上にＲＦ集積デバイスを製作するために必要とされるもの、に相当してもよい。

この層の再結晶化を防止するために、特許文献７は、結晶質（crystalline）支持体と電荷トラップ層との間に酸化ケイ素層（silicon oxide layer）を形成することを想定する。

この文献によると、この層は、熱処理の適用後に２ｎｍより薄い（lower）最終厚さを有するために、熱処理の適用前に比較的薄い（low）０．５から１０ｎｍの間の初期厚さを必ず有していなければならない。

別な方法で述べられると、この層の初期厚さは、そのＲＦ性能に悪影響を及ぼさないように、基板が受けるサーマルバジェットによって選ばれなければならない。

熱処理の期間全体にわたって絶縁層が不在であるとき、トラップ層は、部分的にまたは完全にのどちらかで再結晶する傾向にある。その結果として、より低い結晶粒界（grain boundary）密度またはこれらの結晶粒の大きいサイズは、層のトラップ特性を低減させる。

絶縁酸化物層（oxide layer）の最終厚さが２ｎｍより厚い（higher）とき、それは、支持体に存在する電荷に対して透過性がない。これらの電荷は、したがって、トンネル効果によって絶縁層のみを通過することができ、ならびに多結晶層内に拡散しおよびその中にトラップされることができない。これらの電荷は、このように支持体内に集積し、および導電性平面は、絶縁層の下に形を成し、これは、基板のＲＦ性能に悪影響を及ぼす。

この酸化物のために適当な初期厚さを選ぶことは、簡単（straightforward）ではない。具体的には、基板が受ける可能性のある熱処理、特に集積デバイスの形成の間に適用されるものは、必ずしも、その製作に先立って知られていない。しかしながら、これらの熱処理は、例えば分解（dissolution）によって、この二酸化ケイ素（silicon dioxide）絶縁層の質または厚さに影響を与える可能性がある。この点について、デバイス製作における熱処理は、高サーマルバジェットを有し得ることが観察されており、酸化物層が適当な厚さを有して選ばれていない場合には、これは、トラップ層の質に著しい影響を及ぼす可能性がある。これは、したがって、それがドーパント活性化（dopant activation）のための埋め込み酸化物クリープ技術（buried oxide creep technique）を用いるまたは熱加工操作（thermal processing operation）の間の有用層の帯域内への歪み（strain）の導入の目的のためである場合のように、数分間にわたる１２００℃での熱加工操作である可能性がある。

引用される先行技術文献の技術は、したがって、トラップ層が基板およびこの基板上に形成されるべき集積デバイスを製作する工程の全てを通して受けることとなる総サーマルバジェットの知識を有することなく実施するのは簡単ではない。

本発明は、上述の欠点の全てまたはいくつかを克服することを目的とする。

仏国特許第２８６０３４１号明細書（FR2860341） 仏国特許第２９３３２３３号明細書（FR2933233） 仏国特許第２９５３６４０号明細書（FR2953640） 米国特許出願公開第２０１５１１５４８０号明細書（US2015115480） 米国特許第７２６８０６０号明細書（US7268060） 米国特許第６５４４６５６号明細書（US6544656） 米国特許第９１２９８００号明細書（US9129800） 米国特許出願公開第２０１５／０１６８３２６号明細書（US2015/0168326）

"White paper - RF SOI wafer characterisation", January 2015, published by Soitec

この目的を達成することを視野に入れて、本発明の１つの課題（subject）は、その最も広い許容される形態の範囲内に、
− ベース基板と、
− ベース基板上に位置付けられおよび２０ｎｍを超える厚さを有する第１の二酸化ケイ素絶縁層と、
− 第１の絶縁層上に位置付けられる、１０００Ω・ｃｍより高い抵抗率および５ミクロンより大きい厚さを有する電荷トラップ層と、
を含む半導体構造用の支持体を提供する。

第１の絶縁層は、厚いトラップ層が形成されることを可能にし、このトラップ層は、優れた電荷トラップ特性を示し、および再結晶する可能性が低い。予想外に、本願の発明者らは、この絶縁層によって引き起こされ得るＲＦ性能の低減は、厚いトラップ層によってもたらされる利益によって大いに補填され、これはその形成を可能にしたことを観察した。

単独でまたは任意の技術的に実現可能な組み合わせにおいて実施されてもよい本発明の他の有利なおよび非限定的な特徴によると、
・ トラップ層は、多結晶ケイ素を含み、
・ 多結晶ケイ素は、炭素に富み、
・ 多結晶ケイ素は、１０ｎｍから９００ｎｍの間に含まれる寸法を有するケイ素結晶粒からなり、
・ トラップ層は、アモルファスケイ素または多孔質ケイ素を含み、
・ トラップ層は、１０ミクロンよりも大きい厚さを有し、
・ トラップ層は、多結晶ケイ素と二酸化ケイ素の交互層から形成され、
・ ベース基板は、１０００Ω・ｃｍよりも、または５００Ω・ｃｍよりも、または１０Ω・ｃｍよりも低い抵抗率を有し、
・ ベース基板は、１０００Ω・ｃｍよりも、または１０ｋΩ・ｃｍよりも高い抵抗率を有し、
・ ベース基板は、ケイ素製、石英製、ガラス製、またはサファイア製であり、
・ 支持体は、トラップ層上に位置付けられる第２の絶縁層を含む。

別の態様によると、本発明の課題は、
− 上記されるような支持体と、
− この支持体上の絶縁層と、
− 絶縁層上の有用層と、
を含む半導体構造を提供する。

有用層は、少なくとも１つの集積デバイスを含んでもよい。

本発明の他の特徴および利点は、その説明が添付図面に関連して与えられる以下の本発明の詳細な説明から明らかになるであろう。

本発明による半導体構造用の支持体を示す概略図である。 本発明による支持体を含む絶縁体上半導体基板（semiconductor-on-insulator substrate）を示す図である。 本発明による支持体上でなされた実験的測定をグラフの形式で示す図である。

図１は、本発明による半導体構造用の支持体１を概略的に示す。支持体１は、標準化されたサイズ、例えば直径において２００ｍｍまたは３００ｍｍまたはそれどころか４５０ｍｍの円形ウエハの形をとっていてもよい。しかしながら、本発明は、これらの寸法またはこの形状に決して限定されない。

したがって、半導体構造が完成したまたは半完成の集積デバイスとなる場合、支持体１は、その寸法が集積デバイスの寸法に対応する数ミリメートルから数センチメートルの、長方形または正方形の長手方向横断面の材料のブロックの形をとることとなる。

支持体１は、典型的には、厚さにおいて数百ミクロンであるベース基板３を含む。好ましくは、および特に、支持体１が、それに関して期待されるＲＦ性能が高い半導体構造を受け入れるように意図されるとき、ベース基板は、１０００Ω・センチメートルよりも高い、およびそれどころかさらに好ましくは３０００Ω・センチメートルよりも高い、高抵抗率を有する。ベース基板内において移動する傾向のある電荷すなわちホールまたは電子の密度は、したがって、限定される。しかしながら、本発明は、そのような抵抗率を有するベース基板に限定されず、およびそれはまた、ベース基板が、約数百Ω・センチメートルの、例えば１０００Ω・ｃｍよりも、または５００Ω・ｃｍよりも、または１０Ω・ｃｍよりも低い、より通常の抵抗率を有するとき、ＲＦ性能の観点において利点を提供する。

入手可能性およびコストの理由のために、ベース基板３は、好ましくは、単結晶ケイ素製である。それは、例えば、少量の格子間酸素を含有するＣＺ基板であってもよく、このタイプの基板は、それ自体がよく知られているように、１０００Ω・センチメートルよりも高くてもよい抵抗率を有する。ベース基板は、代替的に、別の材料から形成されてもよく、それは、例えば、サファイア製、ガラス製、石英製、炭化ケイ素製であってもよい。

支持体１は、また、ベース基板３上に位置付けられおよびベース基板３と直接接触する、第１の二酸化ケイ素絶縁層２ａを含む。第１の絶縁層２ａは、２０ｎｍを超える、例えば２０ｎｍから２０ミクロンの間に含まれる厚さを有する。それは、ベース基板３の酸化によって、またはこの基板上における堆積（deposition）によって得られてもよい。第１の絶縁層を形成するために必要とされる時間およびコストを限定するために、その厚さは、それが例えば１４５ｎｍのような１００から２００ｎｍの間に含まれるように選択されてもよい。

２０ｎｍの厚さを超えて、第１の絶縁層は、高サーマルバジェットに関してでさえ、温度に安定である。それは、特に、数時間の期間に例えば分解（dissolution）によって壊れることなく１２００℃と等しいかまたはそれより高い温度に曝されることができる。

支持体１は、また、第１の絶縁層２ａ上に位置付けられおよび第１の絶縁層２ａと直接接触する、トラップ層２を含む。トラップ層２は、１０００Ω・ｃｍより高い、好ましくは１０ｋΩ・ｃｍより高い抵抗率を有する。本願の序論において詳細に上述されたように、トラップ層の機能は、支持体１内に存在する任意の電荷担体をトラップすること、およびそれらの可動性を限定することである。これは、支持体１に、支持体内に侵入しならびにしたがってこれらの電荷と相互作用しおよびそれらを可動性にする電磁場を発する半導体構造が備えられているとき、特に当てはまる。

トラップ層２は、概して、転位（dislocations）、結晶粒界、アモルファス帯域、すき間（interstices）、包含物（inclusions）、穴（pores）、等のような構造上の欠陥を有する非晶質（non-crystalline）半導体層から形成されてもよい。構造上の欠陥は、例えば、不完全なまたはぶら下がった（dangling）化学結合の部位において、材料を通って流れる任意の電荷のためのトラップを形成する。伝導（Conduction）は、したがってトラップ層内で防止され、これはその結果、高い抵抗率を示す。トラップ層は、支持体と直接接触せずアモルファス絶縁層と接触するので、この層のトラップ特性は、支持体が非常に高熱処理を受けたときでさえ、保たれる可能性がある。構造上の欠陥は、再結晶化を受ける見込みがない（unlikely to undergo）。

上述された入手可能性およびコストの同じ理由のために、トラップ層２は、好ましくは、多結晶ケイ素製である。しかしながら、それは、別の多結晶半導体材料から形成されていてもよく、または別の多結晶半導体材料を含んでいてもよい。あるいはまた、トラップ層２は、アモルファスケイ素または多孔質ケイ素から形成されていてもよく、またはアモルファスケイ素または多孔質ケイ素を含んでいてもよい。

トラップ層２内に少なくとも１つの中間層、例えば、カーボン層またはカーボン−ケイ素合金から構成される層を挿入することを想定することも可能である。中間層は、また、酸化ケイ素または窒化ケイ素（silicon nitride）を含んでいてもよく、または酸化ケイ素または窒化ケイ素から形成されていてもよい。この場合、トラップ層２は、次いで、多結晶ケイ素の（または別の材料の、またはアモルファスもしくは多孔質材料の）交互層、および異なる特質の（二酸化もしくは窒化ケイ素の、炭素の、等）中間層から形成される。

どのような場合においても、トラップ層２は、１０００Ω・センチメートルよりも高い高抵抗率を有する。この目的に向けて、トラップ層２は、意図的にドープされず、すなわち、それは、１０Ｅ１４原子／立法センチメートルよりも低い電荷担体ドーパント濃度を有する。それは、抵抗率特性を向上させるために、窒素または炭素に富んでいてもよい。

第１の絶縁層２ａが備えられているベース基板３上におけるトラップ層２の製作は、特に簡単であり、および業界標準の堆積装置（deposition equipment）を用いて達成可能である。それは、したがって、ＲＰＣＶＤ（遠隔プラズマ加速型化学蒸着（remote plasma-enhanced chemical vapour deposition））またはＰＥＣＶＤ（プラズマ加速型化学蒸着（plasma-enhanced chemical vapour deposition））を伴ってもよい。それは、また、ＬＰＣＶＤ（低圧化学蒸着（low-pressure chemical vapour deposition））を伴ってもよい。

予想外に、本願の発明者らは、第１の絶縁層２ａ上に生成されおよび２０ｎｍを超える厚さを有する多結晶ケイ素に基づくトラップ層２は、その寸法が典型的には１０から９００ｎｍの間に含まれ効果的な電荷トラップのために特に適当な、結晶粒から形成されたことを観察した。さらに、これらの結晶粒の寸法は、トラップ層２の厚さを通して、後者の厚さが実質的（substantial）であるときでさえ、比較的一定である。これらの特性は、また、トラップ層２がサーマルバジェットに、それどころか高サーマルバジェットに曝された後も、保たれる。

結晶粒サイズは、二通りに支持体のＲＦ性能に直接影響を及ぼすことも観察された。第一に、より大きい結晶粒は、材料内における結晶粒界のより低い密度に繋がる。これらの境界（boundaries）は、電荷トラップの主要な（prime）帯域を形成するので、トラップ密度は低減される。

さらに、結晶粒は、また、その中に滞在する電荷担体のための閉じ込め空間（confining space）を形成する。実質的なサイズ（substantial size）の、例えば集積デバイスのサイズのオーダーの結晶粒において、電荷は、デバイスによって見られるように、欠陥の無い材料内のように、振る舞う。

これらの２つの態様は、トラップ層２の多結晶の結晶粒が実質的なサイズであるとき、支持体のＲＦ性能を低減させるように結びつく。

補足的研究は、結晶粒のサイズが、好ましくは１００ｎｍ（それ未満では、それらの熱安定性はもはや保証されず、およびしたがって、それらが温度で再結晶することとなるリスクがある）から１０００ｎｍ（それを超えると、支持体のＲＦ性能は影響を受ける）との間に含まれなければならないことを示す。

本発明による支持体１は、したがって、そのサイズが１０から９００ｎｍの間に含まれる結晶粒から形成される多結晶ケイ素材料を含む、５ミクロンよりも大きく、および１０ミクロンまたは２０ミクロンに届く可能性のある厚さを有する、厚いトラップ層２を有してもよい。上述されるように、各多結晶層の結晶粒のサイズ、これは厚さと共に増大する傾向がある、を限定するために、１つまたは複数の中間層をトラップ層内に挿入するための準備がなされてもよい（provision may be made）。小結晶粒の形成を促進させるために、したがって、２つの中間層間に位置付けられる多結晶層の厚さを、厚さにおいて１ミクロンまたはそれ未満に限定するように選ぶことが可能である。

引用される先行技術文献は、本発明によって勧められるようにトラップ層２とベース基板３との間に厚い第１の絶縁層２ａを置くことを勧めないことに留意されたい。具体的には、およびこの文献によると、この絶縁体内における電荷の存在は、第１の絶縁層２ａの下のベース基板３内における相補的サインの電荷からなる導電性平面の形成に繋がる。この導電性平面は、支持体１の無線周波数性能に影響を及ぼす。

驚いたことに、本願の発明者らは、しかしながら、この性能の損失は、実際には、支持体１の総ＲＦ性能がそれによって全体的に改善されるように５ミクロンよりも大きい厚さを有するトラップ層２を形成することによって得られるゲインよりも小さかったことを観察した。

５ミクロンよりも大きい厚さを有するトラップ層を形成することによって、ベース基板３のバルク内に最も深く侵入する電磁場のみが、基板内に存在する可動電荷に影響を及ぼす傾向がある。これらの場は、特に、それらからそれらが由来する信号が非常に高い例えばギガヘルツより高い周波数を有するとき、支持体内に侵入する場のほんの一部（only a minor portion）のみを構成する。

第１の絶縁層２ａの下における電荷の蓄積、およびこれらの電荷の支持体内に十分に深く侵入する電磁場との相互作用は、ＲＦ性能の低減に繋がる。しかしながら、予想外に、この低減は、トラップ層２の５ミクロンを超える実質的な厚さと関連するＲＦ性能の増大によって、大いに補償される（largely compensated for）。

図３のグラフは、出願人によって準備された一連の実験およびシミュレーションの結果を示す。

異なる特徴を有しおよび本発明に従う複数の支持体が準備された。これらの支持体は、３００ｍｍの直径および１７.６ｋΩの抵抗率を有するケイ素ウエハ（silicon wafer）からなるベース基板を含む。ベース基板には、各々、１４５ｎｍの厚さを有する二酸化ケイ素絶縁層が熱酸化によって備えられている。多結晶ケイ素製のトラップ層は、ＲＰＣＶＤによってこの絶縁層上に形成されており、この層は、２ミクロン、７ミクロン、および１６ミクロンの厚さを有する。

第二高調波ひずみ（second harmonic distortion）測定と称される特徴付け測定（characterization measurement）は、次いで、このように準備された支持体の各々上で行われた。この測定は、９００ＭＨｚでなされる。この目的に向けて、二酸化ケイ素層および共平面金属線（coplanar metallic lines）が各支持体上に形成された。

その詳細な説明が非特許文献１および特許文献１に見出されるこの特徴付け測定は、特徴付けられた支持体上に形成されるであろうＲＦ集積デバイスの性能をまさに表すので、特に妥当（relevant）である。

図３のグラフの横座標の軸は、トラップ層２の厚さ「ｅ」をミクロン単位で表す。縦座標の軸は、第二高調波ひずみ測定（ＨＤ２で示される）をｄＢｍで表す。

行われた６つの測定が、図３のグラフ上の点によって表されている。これらの測定点は、決定された（determined）抵抗率のベース基板を有しおよび決定された厚さの多結晶ケイ素トラップ層を有する支持体に関する第二高調波ひずみ測定のシミュレーションを調整すること（to calibrate）を可能にしている。シミュレーション測定は、図３のグラフ上に、ベース基板の様々な抵抗率値に関する実線によって表される。

支持体の全てのＲＦ性能は、多結晶ケイ素層の厚さが増大したとき、改善されることが観察された。より具体的には、性能は、トラップ層の厚さが５ミクロンよりも大きいとき、著しく増大された。絶縁層の存在は、到達する可能性のある性能のレベルを限定しない。これらの性能のレベルは、絶縁層が多結晶トラップ層の再結晶化を防止するので、支持体が曝され得る温度に関わらずに安定であることが期待される。

図１に示される支持体１の説明に戻って、支持体１の半導体構造との組立を容易にするために、任意選択的に、トラップ層２上におよびそれと直接接触して第２の絶縁層４を提供することは可能である。この第２の絶縁層４は、トラップ層２の堆積によってまたは酸化によって形成されてもよい。この組立品の質を向上させるために、第２の絶縁層４の形成の前および／または後に、研磨工程（polishing step）のための準備がなされてもよい。

上述されるように、支持体１は、トラップ層２の側上に半導体構造を受け入れることが意図される。

この構造は、支持体１上に多様な方法で（in multiple ways）形成されてもよいが、有利には、この形成は、有用層５を支持体に移動させる（transferring）工程を含む。

それ自体がよく知られているように、この移動（transfer）は、通常、ドナー基板の面を支持体１に結合させること（bonding）によって達成される。後者には、絶縁層４が備えられていてもよくまたは備えられていなくてもよい。同様に、ドナー基板には、あらかじめ、第２の絶縁層４と同じ性質のまたは異なる性質の別の絶縁層６が備えられていてもよい。それは、例えば、酸化ケイ素または窒化ケイ素であってもよい。支持体トラップ層２は絶縁層２ａの存在のおかげで再結晶する傾向がないので、組立品は、高サーマルバジェットを有するものでさえ、強化熱処理を受けてもよい。強化熱処理は、２つの酸化ケイ素層を接触させる結合を十分に強化するために概して必要とされる、数時間にわたる１２００℃での熱加工（thermal processing）に相当してもよい。

この結合工程の後、ドナー基板の厚さは、有用層５を形成するために低減される。この低減工程は、機械的または化学的薄膜化（thinning）の工程であってもよい。それは、例えばＳｍａｒｔ Ｃｕｔ（商標）技術の原理による、ドナー基板にあらかじめ導入された壊れやすい帯域を備える、破断レベル（fracture level）であってもよい。

研磨工程、還元または不活性雰囲気下における熱処理、および犠牲酸化のような、有用層５を仕上げるための工程のシーケンスは、厚さ低減工程の後に実行されてもよい。

ドナー基板が単純な半導体基板、すなわち集積デバイスを含まないものであるとき、絶縁体上半導体基板（semiconductor-on-insulator substrate）は、このように形成され、その中で、図３に示されるように、有用層５は、本発明の支持体を含む未加工（virgin）半導体層である。基板は、次いで、集積デバイスを形成するために使用されてもよい。

ドナー基板が、その表面に集積デバイスを形成するためにあらかじめ加工されているとき、これらのデバイスを含む有用層５は、このプロセスの終わりに得られる。

もちろん、本発明は、記載された実施形態に限定されず、および、特許請求の範囲によって定義されるような本発明の範囲から逸脱することなく、相違する実施形態がそれらから与えられてもよい。

表現「半導体構造」は、集積デバイスを、後者が半導体材料から形成されるか否かとは無関係に、意味する。例えば、それは、典型的には、タンタル酸リチウムのような圧電性材料製の層の上または中に製造される、表面またはバルク音波（acoustic wave）型デバイスであってもよい。

表現「半導体構造」は、また、半導体材料に基づくにしろ基づかないにしろ、未加工デバイス材料の層（または複数の層）を意味し、およびその中に、集積デバイスが形成されてもよい。

Claims (14)

1. − ベース基板（３）と、
   − 前記ベース基板（３）上に位置付けられおよび２０ｎｍを超える厚さを有する第１の二酸化ケイ素絶縁層（２ａ）と、
   − 前記第１の絶縁層（２ａ）上に位置付けられる、１０００Ω・ｃｍよりも高い抵抗率および５ミクロンよりも大きい厚さを有する電荷トラップ層（２）と、
   を含むことを特徴とする半導体構造用の支持体（１）。
2. 前記トラップ層（２）は、多結晶ケイ素を含むことを特徴とする請求項１に記載の支持体（１）。
3. 前記多結晶ケイ素は、炭素に富んでいることを特徴とする請求項２に記載の支持体（１）。
4. 前記多結晶ケイ素は、１０から９００ｎｍの間に含まれる寸法を有するケイ素結晶粒からなることを特徴とする請求項２または３に記載の支持体（１）。
5. 前記トラップ層（２）は、アモルファスケイ素または多孔質ケイ素を含むことを特徴とする請求項１に記載の支持体（１）。
6. 前記トラップ層（２）は、１０ミクロンよりも大きい厚さを有することを特徴とする請求項１から５のいずれか一項に記載の支持体（１）。
7. 前記トラップ層（２）は、多結晶ケイ素と二酸化ケイ素の交互層から形成されることを特徴とする請求項１から４のいずれか一項に記載の支持体（１）。
8. 前記ベース基板（３）は、１０００Ω・ｃｍよりも、または５００Ω・ｃｍよりも、または１０Ω・ｃｍよりも低い抵抗率を有することを特徴とする請求項１から７のいずれか一項に記載の支持体（１）。
9. 前記ベース基板は、１０００Ω・ｃｍよりも、または１０ｋΩ・ｃｍよりも高い抵抗率を有することを特徴とする請求項１から７のいずれか一項に記載の支持体（１）。
10. 前記ベース基板（３）は、ケイ素製であることを特徴とする請求項１から９のいずれか一項に記載の支持体（１）。
11. 前記ベース基板（３）は、石英製、ガラス製、またはサファイア製であることを特徴とする請求項１から９のいずれか一項に記載の支持体（１）。
12. 前記トラップ層（２）上に位置付けられる第２の絶縁層（４）を含むことを特徴とする請求項１から１１のいずれか一項に記載の支持体（１）。
13. − 請求項１から１１のいずれか一項に記載の支持体（１）と、
    − 前記支持体（１）上の絶縁層（４、６）と、
    − 前記絶縁層（４、６）上の有用層（５）と、
    を含むことを特徴とする半導体構造。
14. 前記有用層（５）は、少なくとも１つの集積デバイスを含むことを特徴とする請求項１３に記載の半導体構造。

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