TW201841341A - 半導體結構用支撐件 - Google Patents

Abstract

本發明係關於一種半導體結構用支撐件(1)，其包括一基底底材(3)、一第一二氧化矽絕緣層(2a)，其設置在該基底底材(3)上，並具有大於20奈米之厚度，以及一電荷捕捉層(2)，其設置在該第一二氧化矽絕緣層(2a)上，並具有高於1000 ohm.cm之電阻率及大於5微米之厚度。

Description

半導體結構用支撐件

本發明係關於一種半導體結構用支撐件。

積體元件通常在底材上成形，而底材的主要用途是在積體元件的製造過程中提供支撐。然而，隨著積體元件的集成度和預期效能提升，導致積體元件之效能和在其上成形之底材性能之耦合越來越緊密。這類情況尤其常見於處理訊號頻率在約3kHz和300GHz之間的RF設備中，該頻率尤其常用於電信領域（電話，Wi-Fi，藍牙等）。

以元件／底材之耦合為例，由通過積體元件的高頻率訊號所產生的電磁場會穿透大部分的底材，並與存在該處的任何電荷載子進行交互作用。這會導致耦合損耗，除了會消耗訊號的一些功率，也可能造成構件之間的串擾（crosstalk）。

前述耦合的第二個例子是，底材電荷載子可能產生不需要的諧波，該諧波可能會干擾通過積體元件傳播的訊號，並降低元件品質。

當使用的底材在支撐件與有用層（積體元件在其中和其上形成）間設有一埋置絕緣層時，尤其能夠觀察到這些現象。受困於絕緣層中的電荷，導致具有異極之電荷在該絕緣層下累積，進而在支撐件中形成一導電平面。在該導電平面中，移動電荷容易與有用層之組件所產生的電磁場產生強烈交互作用。

為了防止或限制此效應，目前已知可在埋置絕緣層和支撐件之間，於絕緣層正下方插入一電荷捕捉層，例如1至5微米的多晶矽層。形成多晶的晶粒邊界接著會形成電荷捕捉器，被捕獲的電荷載子可能源自捕捉層本身，或來自鄰接之支撐件。這樣便可防止絕緣層下形成導電平面。例如在文件FR2860341、FR2933233、FR2953640、US2015115480、US7268060或US6544656之中，皆描述了此類底材的製作過程。

在捕捉層存在的情況下，元件／底材之耦合依然取決於電磁場與支撐件中移動電荷兩者間的相互作用強度，也就是取決於電磁場穿透支撐件的深度。這些電荷的密度及／或遷移率，取決於支撐件的電阻率。

當支撐件之電阻率相對高（電荷密度相對低），高於1000 ohm.cm時，厚度1至5微米之一捕捉層可適於限制元件／底材之耦合，即使電磁場穿透至支撐件深處同樣有效。訊號的完整性，以及集成至有用層中的元件之射頻（RF）效能，因此得以保留。

反之，當支撐件之電阻率較低，低於 1000 ohm.cm，或當積體元件之期望效能很高時，理想情況是能夠形成非常厚的捕捉層，厚度大於5微米，或甚至大於10微米或20微米，以將電荷會進行遷移之區域移轉至底材更深處，並限制電磁場穿透支撐件之深度。與這些電磁場之間的交互作用因此得以避免，而集成至有用層的元件之效能也能有所提升。

然而，已經觀察到若捕捉層之厚度增加到超過5微米，則不會每次都使效能如預期提升，更詳細而言因為捕捉層通常要經過熱處理，因此其也容易在熱處理的過程中再結晶。這些熱處理可對應於製造底材本身所需的那些熱處理，或對應於製造位於底材之有用層當中或其上之RF積體元件所需的那些熱處理。

為了防止捕捉層的再結晶，文件US9129800提出在晶體支撐件與電荷捕捉層之間，形成一氧化矽層20。

根據這份文件，氧化矽層在施加熱處理前就必須具有相對薄之初始厚度，介於0.5奈米至1奈米之間，以在施加熱處理後，具有小於2奈米之最終厚度。

換言之，該層之初始厚度必須根據底材將接受之熱預算（thermal budget）進行選擇，以免對其射頻效能造成負面影響。

若熱處理的整個過程中皆缺少絕緣層，捕捉層就容易部分或全部再結晶。因此，較低的晶粒邊界密度或大尺寸之晶粒，會降低捕捉層的捕捉性質。

當絕緣氧化物層之最終厚度大於2奈米時，支撐件中存在的電荷便無法穿透。因此，這些電荷只能透過隧道效應（tunnel effect）穿過該絕緣層，無法擴散至多晶層並困於其中。因此，這些電荷會累積在支撐件中，且絕緣層下方會形成一導電平面，該導電平面會對底材之射頻效能造成負面影響。

為這氧化物選擇一適當的初始厚度並不容易。更詳細而言，無法每次在製造底材前，就得知其可能受到哪些熱處理，尤其是積體元件形成期間所施加的熱處理。然而，這些熱處理可能會透過諸如溶解，而影響二氧化矽絕緣層之品質或厚度。在這方面，已經觀察到製作元件時的熱處理可具有高熱預算，但若沒有為該氧化層選擇適當的厚度，該高熱預算可能對捕捉層之品質造成重大影響。該高熱預算可能是在1200°C溫度下進行數分鐘之熱處理，如同為了將應變（strain）引入有用層的區域所使用的埋置氧化物下埋技術，或在熱處理操作期間為了活化摻雜物所使用的技術。

因此，所述習知技術之文件所示內容，在不知道捕捉層於底材及形成其上之積體元件的所有製作步驟中將會接受的總熱預算時，是無法直接實行的。

本發明之目的為克服上述全部或部分缺點。

為了達成此目標，本發明之一標的為，以最廣泛被接受的形式，提供一半導體結構用支撐件，其包含： - 一基底底材； - 設置於該基底底材上之一第一二氧化矽絕緣層，其具有大於20奈米之厚度； - 一電荷捕捉層，其設置在該第一絕緣層上，並具有高於1000 ohm.cm之電阻率及大於5微米之厚度。

該第一絕緣層允許一厚捕捉層形成，該捕捉層展現絕佳之電荷捕捉性質，且再結晶的可能性低。意外的是，本申請案的發明人已觀察到，該絕緣層可能造成的射頻效能下降，在很大程度上已由厚捕捉層所帶來的益處所彌補，此為製作厚捕捉層所帶來之可能性。

根據本發明之其他有利與非限制性的特徵，可以單獨實施或以任何技術上可行的組合來實施： 　 - 該捕捉層包含多晶矽； 　 - 該多晶矽富含碳； 　 - 該多晶矽由尺寸在10奈米及900奈米間之矽晶粒組成； 　 - 該捕捉層包含非晶矽或多孔矽； 　 - 該捕捉層具有大於10微米之厚度； 　 - 該捕捉層由交替的多晶矽層及二氧化矽層形成； 　 - 該基底底材具有低於1000 ohm.cm 或低於500 ohm.cm或低於10 ohm.cm之電阻率； 　 - 該基底底材具有高於1000 ohm.cm之電阻率或高於10k ohm.cm之電阻率； 　 - 該基底底材由矽、石英、玻璃或藍寶石製成； 　 - 該支撐件包含一第二絕緣層，其設置於該捕捉層上。

根據另一面向，本發明之標的為提供一半導體結構，其包含： - 如上所述之一支撐件； - 位於該支撐件上之一絕緣層； - 位於該絕緣層上之一有用層。 該有用層可包含至少一積體元件。

圖1係概要繪示根據本發明製作之一半導體結構用支撐件1。該支撐件1可以是一標準尺寸圓形晶圓，例如直徑200公釐、300公釐或甚至450公釐。然而，本發明不限於這些尺寸或此形狀。

因此，若所述半導體結構為積體元件的成品或半成品，該支撐件1即會是長方或立方縱截面的塊狀材料，其尺寸可為數公釐至數公分，對應於積體元件的尺寸。

該支撐件1包含一基底底材3，其厚度通常為數百微米。基底底材以具有高電阻率者為佳，尤其是支撐件1預計用於接納高預期射頻效能之半導體結構時，基底底材電阻率較佳者為高於1000 ohm.cm，更佳者為高於3000 ohm.cm。這樣，容易在基底底材中移動之電荷之密度，即電洞或電子密度，便可受到限制。然而，本發明不限於具有前述電阻率之基底底材，當基底底材具有更常見的大約數百ohm.cm的電阻率時，例如低於1000 ohm.cm、低於500 ohm.cm或低於10 ohm.cm，本發明也能提供射頻效能方面之益處。

出於可取得性與成本因素，該基底底材3較佳者為單晶矽所製成。舉例而言，其可為包含少量間隙氧（interstitial oxygen）之柴氏底材（CZ substrate），眾所周知這類底材可具有高於1000 ohm.cm之電阻率。或者，該基底底材也可由其他材料形成：例如藍寶石、玻璃、石英、碳化矽等。

該支撐件1也包含一第一二氧化矽絕緣層2a，其設置於基底底材3上，並與其直接接觸。該第一二氧化矽絕緣層2a具有大於20奈米之厚度，例如由20奈米及20微米間之厚度構成。其可透過使基底底材3氧化，或在該底材上進行沈積而獲得。為了限制形成第一絕緣層所需的時間與成本，其厚度可自100奈米與200奈米之間選擇，例如145奈米。

若厚度大於20奈米，該第一絕緣層即可在高溫中保持安定，就算是高熱預算亦然。詳言之，其可暴露於高於或等於1200°C的溫度中數小時，而不會因此損壞，例如溶解。

該支撐件1也包含一捕捉層2，其設置在該第一二氧化矽絕緣層2a上，並與其直接接觸。該捕捉層2具有高於1000 ohm.cm之電阻率，較佳者為超過10k ohm.cm之電阻率。如前文所詳述，該捕捉層之功能係捕捉存在於支撐件1中的任何電荷載子並限制其遷移率。當支撐件1設有之半導體結構發出穿透該支撐件之電磁場，因而容易與這些電荷產生交互作用，進而使其遷移時，該捕捉層之功能尤其重要。

一般而言，該捕捉層2可由具有結構缺陷之非晶體半導體層形成，所述之結構缺陷例如錯位、晶界、非晶區、空隙、包藏、孔洞等。這些結構缺陷形成流經該材料的任何電荷之捕捉器，例如在不完整或不穩定化學鍵合之處。捕捉層中的傳導因而受到遏止，進而表現出高電阻率。由於該捕捉層並未直接接觸該支撐件，但直接接觸該非晶絕緣層，因此就算該支撐件經歷非常高溫之處理，該捕捉層之捕捉性質也依舊得以保存。這些結構缺陷發生再結晶的可能性非常低。

基於與上述相同之可取得性與成本因素，該捕捉層2較佳者為由多晶矽製成。然而，其也可以由另一多晶半導體材料形成或包含另一多晶半導體材料。作為替代方案，該捕捉層2可以由非晶矽或多孔矽形成，或包含非晶矽或多孔矽。

也可以設想在捕捉層2中插入至少一中間層，例如一碳層或由碳矽合金組成的一層。中間層也可包含氧化矽或氮化矽，或由氧化矽或氮化矽形成。在此情況下，該捕捉層2即由交替的多晶矽層（或由另一材料形成，或由非晶或多孔材料形成）及帶有不同性質的中間層（二氧化矽或氮化矽、碳等）形成。

在任何情況下，該捕捉層2皆具有高於1000 ohm.cm之高電阻率。為了達到此目的，該捕捉層2並未刻意經過摻雜，即其具有之電荷載子摻雜濃度低於每立方公分10 E14個原子。捕捉層可富含氮或碳，以提升其電阻率特性。

在帶有第一絕緣層2a之基底底材3上製作捕捉層2非常簡單，且可透過業界之標準沈積設備達成。其可涉及RPCVD（遠程電漿輔助化學氣相沉積法）或PECVD（電漿輔助化學氣相沈積法）。其也可涉及LPCVD（低壓化學氣相沈積法）。

意外的是，本申請案的發明人已觀察到，由尺寸通常介於10奈米至900奈米間之晶粒組成、製作於該第一絕緣層2a上且厚度大於20奈米之多晶矽質捕捉層2用於捕捉電荷尤其有效。此外，這些晶粒的尺寸在捕捉層2的整個厚度範圍內相對安定，即使捕捉層的厚度相當大時亦然。在捕捉層2暴露於熱預算之後，就算是高熱預算，這些性質也得以保存。

已觀察到晶粒尺寸會以兩種方式直接影響支撐件之射頻效能。首先，較大的晶粒會導致材料中的晶粒邊界密度較低。由於這些邊界會形成電荷捕捉的主要區域，因此陷阱密度會降低。

此外，這些晶粒也會對駐留其中之電荷載子形成限制空間。若晶粒尺寸相當大，例如約為一積體元件的尺寸，則電荷之表現，由該元件角度觀之，將如同在無缺陷之材料中之表現。

當該多晶捕捉層2之晶粒尺寸非常大時，這兩個面向會結合而降低該支撐件之射頻效能。

補充研究已顯示，晶粒尺寸最好必須在100奈米（若低於100奈米，其熱安定性即無法保持，因此有隨著溫度而再結晶的風險）與1000奈米（若大於1000奈米，支撐件之射頻效能即會受影響）之間。

因此，根據本發明製作之支撐件1可具有一厚捕捉層2，其厚度大於5微米，也可能達到10微米或20微米，其包含一多晶矽材料，由大小介於10奈米至900奈米之間的晶粒形成。如上所述，可以將一個或多個中間層插入捕捉層中，以限制每一多晶層的晶粒的尺寸，因晶粒尺寸傾向隨厚度而增加。為了促進小晶粒形成，可以選擇將兩個中間層之間的多晶層厚度限制在1微米或更低。

應注意的是，引述之習知技術文件建議不要在捕捉層2和基底底材3之間設置一厚第一絕緣層2a，但此恰為本發明所建議。更詳細而言，根據此習知技術文件，絕緣層中存在之電荷將導致一導電平面形成，其由基底底材3中具有異極之電荷組成，位於第一絕緣層2a下方。該導電平面會影響支撐件1之射頻效能。

但讓人意外的是，本申請案的發明人已觀察到，此效能損耗事實上低於因形成厚度大於5微米之捕捉層2所帶來的益處，從而使支撐件1之總射頻效能整體而言有所提升。

藉由形成一厚度大於5微米之捕捉層，只有最深入穿透基底底材3主體的電磁場容易影響底材中存在的移動電荷。但這些電磁場只是穿透支撐件的電磁場之一小部分，尤其是當這些電磁場所源自的訊號具有非常高的頻率時（例如高於千兆赫茲）。

累積於第一絕緣層2a下之電荷，以及這些電荷與穿透支撐件中足夠深度的電磁場之間的交互作用，將導致射頻效能下降。然而，意外的是，該效能下降在很大程度上，會由厚度大於5微米之極厚捕捉層2所帶來之射頻效能提升所彌補。

圖3之圖表係繪示由申請人準備之一系列實驗與模擬結果。

具有不同特徵之複數個支撐件已根據本發明而準備。這些支撐件包含一基底底材，其由矽晶圓組成，直徑為300公釐，電阻率為17,6 k.ohms。該些基底底材各設有一二氧化矽絕緣層，其藉由熱氧化處理而具有145奈米之厚度。由多晶矽製成之一捕捉層已藉由RPCVD形成於該絕緣層上，此捕捉層具有2微米、7微米與16微米之厚度。

接著，在以前述方式準備之支撐件上進行一特性測量，稱為二次諧波失真測量（second harmonic distortion measurement）。此測量係於900MHz下進行。為此目的，每一支撐件上已形成一二氧化矽層與共面金屬線（coplanar metallic lines）。

此特性測量非常重要，因其結果非常能夠代表待形成於所測量支撐件上之射頻積體元件的效能，此特性測量之詳細描述可在Soitec公司於2015年1月出版，名為〈White paper - RF SOI wafer characterisation〉的文件中找到，也可以在文件US2015／0168326中找到。

圖3之圖表中的橫軸表示捕捉層2的厚度「e」，單位為微米。縱軸表示所述之二次諧波失真測量（以HD2表示），單位為dBm。

進行六次測量之結果，以圓點的形式呈現於圖3之圖表中。這些圓點能夠為具有一定電阻率的基底底材及一定厚度的多晶矽捕捉層之支撐件所進行的二次諧波失真測量之模擬進行校準。模擬測量結果以實線呈現在圖3的圖表中，實線表示基底底材的不同電阻率值。

已經觀察到，當多晶矽層之厚度增加時，所有支撐件的射頻效能皆有所提升。更詳細而言，當捕捉層厚度大於5微米時，效能顯著提高。絕緣層的存在不會限制可能達到的效能水準。無論支撐件可能被暴露於何種溫度中，這些效能水準皆預期能保持穩定，因為絕緣層可防止多晶捕捉層發生再結晶。

回到圖1所繪示之支撐件1之描述，可視需要選擇性地在捕捉層2上提供一第二絕緣層4並與其直接接觸，以便支撐件1與半導體結構之組裝。此第二絕緣層4可藉由沉積形成，或藉由捕捉層2之氧化而形成。可以在第二絕緣層4形成之前及／或之後提供一研磨步驟，以改善組裝件之品質。

如上所述，該支撐件1旨在接受捕捉層2那一側的半導體結構。

此半導體結構可透過多種方式於支撐件1上形成，但較有利者包括將一有用層5移轉至該支撐件上的步驟。

眾所皆知，這種移轉通常透過將一施體底材的表面鍵合至支撐件1而實現。支撐件1可設置或不設置絕緣層4。同樣地，施體底材也可預先與另一絕緣層6一同提供，其可與第二絕緣層4具有相同或不同性質。其可以是，舉例而言，氧化矽或氮化矽。該組裝件可經歷強化熱處理，即使是具有高熱預算的熱處理亦可，因支撐件的捕捉層2已因絕緣層2a之存在而不易再結晶。該強化熱處理可對應於在1200^° C的溫度下進行數小時之熱處理，其通常是使兩個氧化矽層接觸之鍵合充分強化所必需的熱處理。

在此鍵合步驟後，施體底材之厚度將減少，以形成有用層5。此減少之步驟可以是機械薄化步驟或化學薄化步驟。該步驟也可以是沿著預先引入施體底材之脆弱區所進行之斷裂，例如依照Smart Cut^TM 技術原則進行之斷裂。

在所述薄化步驟之後，可進行替有用層5進行處理加工之一系列步驟，例如一研磨步驟、在還原或惰性氣氛下進行之一熱處理步驟，以及一犧牲氧化步驟。

當施體底材為簡單半導體底材，即不包含積體元件之底材時，將因此形成一絕緣體上半導體（semiconductor-on-insulator）底材，其中，該有用層5為包含本發明之支撐件之未經處理半導體層，如圖2所繪示。該底材接著可用於形成積體元件。

當施體底材預先經過處理以在其表面形成積體元件時，包含這些元件之有用層5即可在此製程結束後獲得。

當然，本發明不限於所述之實施例，且對於實施例所為之各種變化，均落入以下申請專利範圍所界定之範疇。

「半導體結構」一詞在本說明書中均指積體元件，無論該積體元件是否由半導體原料所形成。舉例而言，半導體結構可以是一表面聲波元件或體聲波（bulk acoustic wave）元件，其通常製作在壓電材料（例如鉭酸鋰）所製成的層上面和當中。

「半導體結構」一詞也指一層（或複數層）之未經處理的元件材料，無論是否基於半導體原料，而且其中可形成積體元件。

1‧‧‧支撐件

2‧‧‧捕捉層

2a‧‧‧第一絕緣層

3‧‧‧基底底材

4‧‧‧第二絕緣層

5‧‧‧有用層

6‧‧‧絕緣層

以下關於本發明之詳細說明，將更清楚說明本發明其他特徵和優點，詳細說明係參照所附圖式提供，其中： - 圖1概要繪示根據本發明之一半導體結構用支撐件； - 圖2繪示包含根據本發明之一支撐件之一絕緣體上半導體底材； - 圖3以圖表方式呈現根據本發明之一支撐件的實驗測量結果。

Claims (14)

1. 一種半導體結構用支撐件(1)，其包括： - 一基底底材(3)； - 一第一二氧化矽絕緣層(2a)，其設置在該基底底材(3)上且具有大於20奈米之厚度； - 一電荷捕捉層(2)，其設置在該第一二氧化矽絕緣層(2a)上且具有高於1000 ohm.cm之電阻率及大於5微米之厚度。
2. 如申請專利範圍第1項之支撐件(1)，其中該電荷捕捉層(2)包含多晶矽。
3. 如申請專利範圍第2項之支撐件(1)，其中所述多晶矽富含碳。
4. 如申請專利範圍第2或3項之支撐件(1)，其中所述多晶矽由尺寸在10及900奈米間之矽晶粒組成。
5. 如申請專利範圍第1項之支撐件(1)，其中該電荷捕捉層(2)包含非晶矽或多孔矽。
6. 如申請專利範圍第1至5項中任一項之支撐件(1)，其中該電荷捕捉層(2)具有大於10微米之厚度。
7. 如申請專利範圍第1至4項中任一項之支撐件(1)，其中該電荷捕捉層(2)由交替的多晶矽層及二氧化矽層形成。
8. 如申請專利範圍第1至7項中任一項之支撐件(1)，其中該基底底材(3)具有低於1000 ohm.cm或低於500 ohm.cm或低於10 ohm.cm之電阻率。
9. 如申請專利範圍第1至7項中任一項之支撐件(1)，其中該基底底材(3)具有高於1000 ohm.cm或高於10k ohm.cm之電阻率。
10. 如申請專利範圍第1至9項中任一項之支撐件(1)，其中該基底底材(3) 為矽製。
11. 如申請專利範圍第1至9項中任一項之支撐件(1)，其中該基底底材(3) 由石英、玻璃或藍寶石製成。
12. 如申請專利範圍第1至11項中任一項之支撐件(1)，其包括設置在該電荷捕捉層(2)上之一第二絕緣層(4)。
13. 一種半導體結構，其包括： - 如申請專利範圍第1至11項中任一項之一支撐件(1)； - 該支撐件(1)上之一絕緣層(4, 6)； - 該絕緣層(4, 6)上之一有用層(5)。
14. 如申請專利範圍第13項之半導體結構，其中該有用層(5)包含至少一積體元件。