JP2020201498A - 表示装置 - Google Patents

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耕平 豊高
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Abstract

【課題】Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方によって構成される走査線駆動回路を有する表示装置において、２種の走査線の一方に対して他方の反転信号又は略反転信号を出力する場合における消費電力を低減する。【解決手段】表示装置に、それぞれが２種の走査線の一方に対して信号を出力する複数のパルス出力回路２０＿１〜２０＿ｍと、それぞれが２種の走査線の他方に対してパルス出力回路が出力する信号の反転信号又は略反転信号を出力する複数の反転パルス出力回路６０＿１〜６０＿ｍとを設ける。複数の反転パルス出力回路のそれぞれを複数のパルス出力回路の動作に用いられる少なくとも２種の信号を用いて動作させる。反転パルス出力回路において生じる貫通電流を低減することが可能となる。【選択図】図２

Description

本発明は、表示装置に関する。特に、Ｎチャネル型トランジスタ又はＰチャネル型トラ
ンジスタのみによって構成されるシフトレジスタを有する表示装置に関する。
アクティブマトリクス型の表示装置が知られている。当該表示装置は、マトリクス状に
配設された複数の画素のそれぞれにスイッチが設けられている。そして、当該スイッチを
介して入力される所望の電位（画像信号）に応じた表示を各画素において行う表示装置で
ある。
アクティブマトリクス型の表示装置では、走査線の電位を制御することで各画素に設け
られるスイッチのスイッチングを制御する回路（走査線駆動回路）が必要とされる。走査
線駆動回路は、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタを組み合わせて
構成されることが一般的であるが、Ｎチャネル型トランジスタ及びＰチャネル型トランジ
スタのいずれか一方によって構成することも可能である。なお、前者によって構成された
走査線駆動回路は、後者によって構成された走査線駆動回路よりも消費電力を低減するこ
とが可能である。また、後者によって構成された走査線駆動回路は、前者によって構成さ
れた走査線駆動回路よりも製造工程数を低減することが可能である。
なお、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方によっ
て走査線駆動回路を構成する場合には、走査線に対して出力される電位が当該走査線駆動
回路に出力される電源電位から変動することになる。具体的には、Ｎチャネル型トランジ
スタのみによって走査線駆動回路を構成する場合には、当該走査線駆動回路に高電源電位
を供給する配線と走査線の間に少なくとも一のＮチャネル型トランジスタが設けられるこ
とになる。よって、走査線に対して出力されうる高電位は、当該高電源電位から少なくと
も一の当該Ｎチャネル型トランジスタのしきい値電圧分下降することになる。同様に、Ｐ
チャネル型トランジスタのみによって走査線駆動回路を構成する場合には、走査線に対し
て出力されうる低電位が走査線駆動回路に対して供給される低電源電位から上昇すること
になる。
これに対して、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一
方によって構成された走査線駆動回路でありながら、当該走査線駆動回路に供給される電
源電位を変動させることなく走査線に対して出力することが可能な走査線駆動回路が提案
されている。
例えば、特許文献１で開示される走査線駆動回路では、高電源電位と低電源電位を一定
周期で繰り返すクロック信号と走査線の電気的な接続を制御するＮチャネル型トランジス
タが設けられている。そして、当該Ｎチャネル型トランジスタのドレインに高電源電位が
入力される際に、ゲートの電位をゲート及びソース間の容量結合によって上昇させること
が可能である。これにより、特許文献１で開示される走査線駆動回路においては、当該Ｎ
チャネル型トランジスタのソースから当該高電源電位と同一又は略同一の電位を走査線に
対して出力することが可能である。
ところで、アクティブマトリクス型の表示装置に配設された各画素に設けられるスイッ
チは、１個であるとは限らない。各画素に複数のスイッチが存在し、それぞれのスイッチ
ングを独立に制御することによって表示を行う表示装置も存在する。例えば、特許文献２
で開示される表示装置では、それぞれが別個の走査線によってスイッチングが制御される
２種のトランジスタ（Ｐチャネル型トランジスタ及びＮチャネル型トランジスタ）が各画
素に設けられている。さらに、別個に設けられた２種の走査線の電位を制御するために２
種の走査線駆動回路（走査線駆動回路Ａ及び走査線駆動回路Ｂ）が設けられている。そし
て、特許文献２で開示される表示装置では、別個に設けられた走査線駆動回路が略反転す
る信号を走査線に対して出力する構成が開示されている。
特開２００８−１２２９３９号公報 特開２００６−１０６７８６号公報
特許文献２で開示されるように、走査線駆動回路が２種の走査線の一方に対して他方の
反転信号又は略反転信号を出力することによって表示を行う表示装置も存在する。ここで
、そのような走査線駆動回路をＮチャネル型トランジスタ及びＰチャネル型トランジスタ
のいずれか一方によって構成することも可能である。例えば、特許文献１で開示される走
査線駆動回路の走査線に対する出力信号を、２種の走査線の一方及びインバータに出力す
る。そして、当該インバータの出力信号を２種の走査線の他方に出力する構成とすればよ
い。
ただし、当該インバータをＮチャネル型トランジスタ及びＰチャネル型トランジスタの
いずれか一方によって構成する場合、多量の貫通電流の発生を伴うことになる。これは、
表示装置における消費電力の増大に直結する。
そこで、本発明の一態様は、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタ
のいずれか一方によって構成される走査線駆動回路を有する表示装置において、２種の走
査線の一方に対して他方の反転信号又は略反転信号を出力する場合における消費電力を低
減することを課題の一とする。
本発明の一態様の表示装置は、それぞれが２種の走査線の一方に対して信号を出力する
複数のパルス出力回路と、それぞれが２種の走査線の他方に対してパルス出力回路が出力
する信号の反転信号又は略反転信号を出力する複数の反転パルス出力回路とを有する。そ
して、複数の反転パルス出力回路のそれぞれは、複数のパルス出力回路の動作に用いられ
る信号を用いて動作する。
具体的には、本発明の一態様は、ｍ行ｎ列（ｍ、ｎは４以上の自然数）に配設された複
数の画素と、１行目に配設されたｎ個の画素に電気的に接続される第１の走査線及び第１
の反転走査線、乃至、ｍ行目に配設されたｎ個の画素に電気的に接続される第ｍの走査線
及び第ｍの反転走査線と、第１の走査線乃至第ｍの走査線、及び第１の反転走査線乃至第
ｍの反転走査線に電気的に接続されるシフトレジスタと、を有し、ｋ行目（ｋはｍ以下の
自然数）に配設された画素は、第ｋの走査線に選択信号が入力されることでオン状態とな
る第１のスイッチと、第ｋの反転走査線に選択信号が入力されることでオン状態となる第
２のスイッチと、を有し、シフトレジスタは、第１のパルス出力回路乃至第ｍのパルス出
力回路と、第１の反転パルス出力回路乃至第ｍの反転パルス出力回路と、を有し、第ｓ（
ｓは（ｍ−２）以下の自然数）のパルス出力回路は、スタートパルス（ｓが１の場合に限
る）又は第（ｓ−１）のパルス出力回路が出力するシフトパルスが入力され、且つ、第ｓ
の走査線に対して選択信号を出力し、且つ第（ｓ＋１）のパルス出力回路に対してシフト
パルスを出力する回路であり、スタートパルス又は第（ｓ−１）のパルス出力回路が出力
するシフトパルスの入力が開始されてからシフト期間が経過するまでの第１の期間におい
てオン状態となる第１のトランジスタを有し、第１の期間において、第１のトランジスタ
のゲート及びソース間の容量結合を利用することで第１のトランジスタのドレインに入力
される第１のクロック信号の電位と同一又は略同一の電位をシフトパルスとして第１のト
ランジスタのソースから出力し、第（ｓ＋１）のパルス出力回路は、第ｓのパルス出力回
路が出力するシフトパルスが入力され、且つ、第（ｓ＋１）の走査線に対して選択信号を
出力し、且つ第（ｓ＋２）のパルス出力回路に対してシフトパルスを出力する回路であり
、第ｓのパルス出力回路が出力するシフトパルスの入力が開始されてからシフト期間が経
過するまでの第２の期間においてオン状態となる第２のトランジスタを有し、第２の期間
において、第２のトランジスタのゲート及びソース間の容量結合を利用することで第２の
トランジスタのドレインに入力される第２のクロック信号の電位と同一又は略同一の電位
をシフトパルスとして第２のトランジスタのソースから出力し、第ｓの反転パルス出力回
路は、第ｓのパルス出力回路が出力するシフトパルスが入力され、且つ第２のクロック信
号が入力され、且つ、第ｓの反転走査線に対して選択信号を出力する回路であり、第ｓの
パルス出力回路が出力するシフトパルスの入力が開始されてから第２のクロック信号の電
位が変化するまでの第３の期間においてオフ状態となる第３のトランジスタを有し、第３
の期間後に、第３のトランジスタのソースから第ｓの反転走査線に対する選択信号を出力
する表示装置である。
また、上記表示装置において、第ｓの反転パルス出力回路に入力される第２のクロック
信号を第（ｓ＋１）のパルス出力回路が出力するシフトパルスに置換した表示装置も本発
明の一態様である。
本発明の一態様の表示装置は、反転パルス出力回路の動作を少なくとも２種の信号によ
って制御する。これにより、当該反転パルス出力回路において生じる貫通電流を低減する
ことが可能となる。また、当該２種の信号として複数のパルス出力回路の動作に用いられ
る信号を適用する。すなわち、別途に信号を生成することなく、当該反転パルス出力回路
を動作させることが可能である。
表示装置の構成例を示す図。 （Ａ）走査線駆動回路の構成例を示す図、（Ｂ）各種信号の波形の一例を示す図、（Ｃ）パルス出力回路の端子を示す図、（Ｄ）反転パルス出力回路の端子を示す図。 パルス出力回路の（Ａ）構成例を示す図、（Ｂ）動作例を示す図、反転パルス出力回路の（Ｃ）構成例を示す図、（Ｄ）動作例を示す図。 画素の（Ａ）構成例を示す図、（Ｂ）動作例を示す図。 走査線駆動回路の変形例を示す図。 （Ａ）走査線駆動回路の変形例を示す図、（Ｂ）各種信号の波形の一例を示す図。 走査線駆動回路の変形例を示す図。 （Ａ）、（Ｂ）パルス出力回路の変形例を示す図。 （Ａ）、（Ｂ）パルス出力回路の変形例を示す図。 （Ａ）〜（Ｃ）反転パルス出力回路の変形例を示す図。 （Ａ）〜（Ｄ）トランジスタの具体例を示す断面図。 （Ａ）〜（Ｄ）トランジスタの具体例を示す断面図。 （Ａ）、（Ｂ）トランジスタの具体例を示す上面図。 （Ａ）〜（Ｆ）電子機器の一例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
まず、本発明の一態様の表示装置の構成例について図１〜図４を参照して説明する。
＜表示装置の構成例＞
図１は、表示装置の構成例を示す図である。図１に示す表示装置は、ｍ行ｎ列に配設さ
れた複数の画素１０と、走査線駆動回路１と、信号線駆動回路２と、電流源３と、各々が
複数の画素１０のうちいずれか１行に配設された画素に電気的に接続され、且つ走査線駆
動回路１によって電位が制御されるｍ本の走査線４及びｍ本の反転走査線５と、各々が複
数の画素１０のうちいずれか１列に配設された画素に電気的に接続され、且つ信号線駆動
回路２によって電位が制御される、ｎ本の信号線６と、複数の支線が設けられ、且つ電流
源３に電気的に接続される電源線７とを有する。
＜走査線駆動回路の構成例＞
図２（Ａ）は、図１に示す表示装置が有する走査線駆動回路１の構成例を示す図である
。図２（Ａ）に示す走査線駆動回路１は、第１の走査線駆動回路用クロック信号（ＧＣＫ
１）を供給する配線〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）を供給する配線
と、第１のパルス幅制御信号（ＰＷＣ１）を供給する配線〜第４のパルス幅制御信号（Ｐ
ＷＣ４）を供給する配線と、走査線４＿１を介して１行に配設された画素１０に電気的に
接続された第１のパルス出力回路２０＿１〜走査線４＿ｍを介してｍ行に配設された画素
１０に電気的に接続された第ｍのパルス出力回路２０＿ｍと、反転走査線５＿１を介して
１行に配設された画素１０に電気的に接続された第１の反転パルス出力回路６０＿１〜反
転走査線５＿ｍを介してｍ行に配設された画素１０に電気的に接続された第ｍの反転パル
ス出力回路６０＿ｍとを有する。
なお、第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍは、第１のパル
ス出力回路２０＿１に入力される走査線駆動回路用スタートパルス（ＧＳＰ）をきっかけ
としてシフト期間毎にシフトパルスを順次シフトする機能を有する。詳述すると、第１の
パルス出力回路２０＿１は、走査線駆動回路用スタートパルス（ＧＳＰ）が入力された後
に第２のパルス出力回路２０＿２に対してシフト期間に渡ってシフトパルスを出力する。
次いで、第２のパルス出力回路２０＿２は、第１のパルス出力回路が出力するシフトパル
スが入力された後に第３のパルス出力回路２０＿３に対してシフト期間に渡ってシフトパ
ルスを出力する。以後、第ｍのパルス出力回路２０＿ｍに対してシフトパルスが入力され
るまで上記動作が行われる。
さらに、第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍのそれぞれは
、当該シフトパルスが入力された際に走査線に対して選択信号を出力する機能を有する。
なお、選択信号とは、当該走査線の電位によってスイッチングが制御されるスイッチをオ
ン状態とする信号を指す。
図２（Ｂ）は、上記信号の具体的な波形の一例を示す図である。
具体的には、図２（Ｂ）に示す第１の走査線駆動回路用クロック信号（ＧＣＫ１）は、
周期的にハイレベルの電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（
Ｖｓｓ））を繰り返す、デューティ比が約１／４の信号である。また、第２の走査線駆動
回路用クロック信号（ＧＣＫ２）は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）
から１／４周期位相がずれた信号であり、第３の走査線駆動回路用クロック信号（ＧＣＫ
３）は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）から１／２周期位相がずれた
信号であり、第４の走査線駆動回路用クロック信号（ＧＣＫ４）は、第１の走査線駆動回
路用クロック信号（ＧＣＫ１）から３／４周期位相がずれた信号である。
また、第１のパルス幅制御信号（ＰＷＣ１）は、第１の走査線駆動回路用クロック信号
（ＧＣＫ１）の電位がハイレベルの電位となる前にハイレベルの電位となり、且つ第１の
走査線駆動回路用クロック信号（ＧＣＫ１）の電位がハイレベルの電位である期間中にロ
ウレベルの電位となる、デューティ比が１／４未満の信号である。また、第２のパルス幅
制御信号（ＰＷＣ２）は、第１のパルス幅制御信号（ＰＷＣ１）から１／４周期位相がず
れた信号であり、第３のパルス幅制御信号（ＰＷＣ３）は、第１のパルス幅制御信号（Ｐ
ＷＣ１）から１／２周期位相がずれた信号であり、第４のパルス幅制御信号（ＰＷＣ４）
は、第１のパルス幅制御信号（ＰＷＣ１）から３／４周期位相がずれた信号である。
図２（Ａ）に示す表示装置においては、第１のパルス出力回路２０＿１〜第ｍのパルス
出力回路２０＿ｍとして、同一の構成を有する回路を適用することができる。ただし、パ
ルス出力回路が有する複数の端子の電気的な接続関係は、パルス出力回路毎に異なる。具
体的な接続関係について図２（Ａ）、（Ｃ）を参照して説明する。
第１のパルス出力回路２０＿１〜第ｍのパルス出力回路２０＿ｍのそれぞれは、端子２
１〜端子２７を有する。なお、端子２１〜端子２４及び端子２６は入力端子であり、端子
２５及び端子２７は出力端子である。
まず、端子２１について述べる。第１のパルス出力回路２０＿１の端子２１は、走査線
駆動回路用スタートパルス（ＧＳＰ）を供給する配線に電気的に接続され、第２のパルス
出力回路２０＿２〜第ｍのパルス出力回路２０＿ｍの端子２１は、前段のパルス出力回路
の端子２７に電気的に接続されている。
次いで、端子２２について述べる。第（４ａ−３）のパルス出力回路（ａは、ｍ／４以
下の自然数）の端子２２は、第１の走査線駆動回路用クロック信号（ＧＣＫ１）を供給す
る配線に電気的に接続され、第（４ａ−２）のパルス出力回路の端子２２は、第２の走査
線駆動回路用クロック信号（ＧＣＫ２）を供給する配線に電気的に接続され、第（４ａ−
１）のパルス出力回路の端子２２は、第３の走査線駆動回路用クロック信号（ＧＣＫ３）
を供給する配線に電気的に接続され、第４ａのパルス出力回路の端子２２は、第４の走査
線駆動回路用クロック信号（ＧＣＫ４）を供給する配線に電気的に接続されている。
次いで、端子２３について述べる。第（４ａ−３）のパルス出力回路の端子２３は、第
２の走査線駆動回路用クロック信号（ＧＣＫ２）を供給する配線に電気的に接続され、第
（４ａ−２）のパルス出力回路の端子２３は、第３の走査線駆動回路用クロック信号（Ｇ
ＣＫ３）を供給する配線に電気的に接続され、第（４ａ−１）のパルス出力回路の端子２
３は、第４の走査線駆動回路用クロック信号（ＧＣＫ４）を供給する配線に電気的に接続
され、第４ａのパルス出力回路の端子２３は、第１の走査線駆動回路用クロック信号（Ｇ
ＣＫ１）を供給する配線に電気的に接続されている。
次いで、端子２４について述べる。第（４ａ−３）のパルス出力回路の端子２４は、第
１のパルス幅制御信号（ＰＷＣ１）を供給する配線に電気的に接続され、第（４ａ−２）
のパルス出力回路の端子２４は、第２のパルス幅制御信号（ＰＷＣ２）を供給する配線に
電気的に接続され、第（４ａ−１）のパルス出力回路の端子２４は、第３のパルス幅制御
信号（ＰＷＣ３）を供給する配線に電気的に接続され、第４ａのパルス出力回路の端子２
４は、第４のパルス幅制御信号（ＰＷＣ４）を供給する配線に電気的に接続されている。
次いで、端子２５について述べる。第ｘのパルス出力回路（ｘは、ｍ以下の自然数）の
端子２５は、ｘ行目に配設された走査線４＿ｘに電気的に接続されている。
次いで、端子２６について述べる。第ｙのパルス出力回路（ｙは、（ｍ−１）以下の自
然数）の端子２６は、第（ｙ＋１）のパルス出力回路の端子２７に電気的に接続され、第
ｍのパルス出力回路の端子２６は、第ｍのパルス出力回路用ストップ信号（ＳＴＰ）を供
給する配線に電気的に接続されている。なお、第ｍのパルス出力回路用ストップ信号（Ｓ
ＴＰ）は、仮に第（ｍ＋１）のパルス出力回路が設けられていれば、当該第（ｍ＋１）の
パルス出力回路の端子２７から出力される信号に相当する信号である。具体的には、これ
らの信号は、実際にダミー回路として第（ｍ＋１）のパルス出力回路を設けること、又は
外部から当該信号を直接入力することなどによって第ｍのパルス出力回路に供給すること
ができる。
各パルス出力回路の端子２７の接続関係は既出である。そのため、ここでは前述の説明
を援用することとする。
また、図２（Ａ）に示す表示装置においては、第１の反転パルス出力回路６０＿１〜第
ｍの反転パルス出力回路６０＿ｍとして、同一の構成を有する回路を適用することができ
る。ただし、反転パルス出力回路が有する複数の端子の電気的な接続関係は、反転パルス
出力回路毎に異なる。具体的な接続関係について図２（Ａ）、（Ｄ）を参照して説明する
。
第１の反転パルス出力回路６０＿１〜第ｍの反転パルス出力回路６０＿ｍのそれぞれは
、端子６１〜端子６３を有する。なお、端子６１及び端子６２は入力端子であり、端子６
３は出力端子である。
まず、端子６１について述べる。第（４ａ−３）の反転パルス出力回路の端子６１は、
第２の走査線駆動回路用クロック信号（ＧＣＫ２）を供給する配線に電気的に接続され、
第（４ａ−２）の反転パルス出力回路の端子６１は、第３の走査線駆動回路用クロック信
号（ＧＣＫ３）を供給する配線に電気的に接続され、第（４ａ−１）の反転パルス出力回
路の端子６１は、第４の走査線駆動回路用クロック信号（ＧＣＫ４）を供給する配線に電
気的に接続され、第４ａのパルス出力回路の端子６１は、第１の走査線駆動回路用クロッ
ク信号（ＧＣＫ１）を供給する配線に電気的に接続されている。
次いで、端子６２について述べる。第ｘの反転パルス出力回路の端子６２は、第ｘのパ
ルス出力回路の端子２７に電気的に接続されている。
次いで、端子６３について述べる。第ｘの反転パルス出力回路の端子６３は、ｘ行目に
配設された反転走査線５＿ｘに電気的に接続されている。
＜パルス出力回路の構成例＞
図３（Ａ）は、図２（Ａ）、（Ｃ）に示すパルス出力回路の構成例を示す図である。図
３（Ａ）に示すパルス出力回路は、トランジスタ３１〜トランジスタ３９を有する。
トランジスタ３１では、ソース及びドレインの一方が高電源電位（Ｖｄｄ）を供給する
配線（以下、高電源電位線ともいう）に電気的に接続され、ゲートが端子２１に電気的に
接続されている。
トランジスタ３２では、ソース及びドレインの一方が低電源電位（Ｖｓｓ）を供給する
配線（以下、低電源電位線ともいう）に電気的に接続され、ソース及びドレインの他方が
トランジスタ３１のソース及びドレインの他方に電気的に接続されている。
トランジスタ３３では、ソース及びドレインの一方が端子２２に電気的に接続され、ソ
ース及びドレインの他方が端子２７に電気的に接続され、ゲートがトランジスタ３１のソ
ース及びドレインの他方及びトランジスタ３２のソース及びドレインの他方に電気的に接
続されている。
トランジスタ３４では、ソース及びドレインの一方が低電源電位線に電気的に接続され
、ソース及びドレインの他方が端子２７に電気的に接続され、ゲートがトランジスタ３２
のゲートに電気的に接続されている。
トランジスタ３５では、ソース及びドレインの一方が低電源電位線に電気的に接続され
、ソース及びドレインの他方がトランジスタ３２のゲート及びトランジスタ３４のゲート
に電気的に接続され、ゲートが端子２１に電気的に接続されている。
トランジスタ３６では、ソース及びドレインの一方が高電源電位線に電気的に接続され
、ソース及びドレインの他方がトランジスタ３２のゲート、トランジスタ３４のゲート、
及びトランジスタ３５のソース及びドレインの他方に電気的に接続され、ゲートが端子２
６に電気的に接続されている。
トランジスタ３７では、ソース及びドレインの一方が高電源電位線に電気的に接続され
、ソース及びドレインの他方がトランジスタ３２のゲート、トランジスタ３４のゲート、
トランジスタ３５のソース及びドレインの他方、及びトランジスタ３６のソース及びドレ
インの他方に電気的に接続され、ゲートが端子２３に電気的に接続されている。
トランジスタ３８では、ソース及びドレインの一方が端子２４に電気的に接続され、ソ
ース及びドレインの他方が端子２５に電気的に接続され、ゲートがトランジスタ３１のソ
ース及びドレインの他方、トランジスタ３２のソース及びドレインの他方、及びトランジ
スタ３３のゲートに電気的に接続されている。
トランジスタ３９では、ソース及びドレインの一方が低電源電位線に電気的に接続され
、ソース及びドレインの他方が端子２５に電気的に接続され、ゲートがトランジスタ３２
のゲート、トランジスタ３４のゲート、トランジスタ３５のソース及びドレインの他方、
トランジスタ３６のソース及びドレインの他方、及びトランジスタ３７のソース及びドレ
インの他方に電気的に接続されている。
なお、以下においては、トランジスタ３１のソース及びドレインの他方、トランジスタ
３２のソース及びドレインの他方、トランジスタ３３のゲート、及びトランジスタ３８の
ゲートが電気的に接続するノードをノードＡと呼ぶ。また、トランジスタ３２のゲート、
トランジスタ３４のゲート、トランジスタ３５のソース及びドレインの他方、トランジス
タ３６のソース及びドレインの他方、トランジスタ３７のソース及びドレインの他方、及
びトランジスタ３９のゲートが電気的に接続するノードをノードＢと呼ぶ。
＜パルス出力回路の動作例＞
上述したパルス出力回路の動作例について図３（Ｂ）を参照して説明する。具体的には
、図３（Ｂ）には、第１のパルス出力回路２０＿１からシフトパルスが入力される際の第
２のパルス出力回路２０＿２の各端子に入力される信号、及び各端子から出力される信号
の電位、並びにノードＡ及びノードＢの電位を示している。また、第３のパルス出力回路
２０＿３の端子２５から出力される信号（Ｇｏｕｔ３）及び端子２７から出力される信号
（ＳＲｏｕｔ３＝第２のパルス出力回路２０＿２の端子２６に入力される信号）も付記し
ている。なお、図中において、Ｇｏｕｔは、パルス出力回路の走査線に対する出力信号を
表し、ＳＲｏｕｔは、当該パルス出力回路の、後段のパルス出力回路に対する出力信号を
表している。
まず、図３（Ｂ）を参照して、第２のパルス出力回路２０＿２に第１のパルス出力回路
２０＿１からシフトパルスが入力される場合について説明する。
期間ｔ１において、端子２１にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
る。これにより、トランジスタ３１、３５がオン状態となる。そのため、ノードＡの電位
がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３１のしきい値電圧分下降
した電位）に上昇し、且つノードＢの電位が低電源電位（Ｖｓｓ）に下降する。これに付
随して、トランジスタ３３、３８がオン状態となり、トランジスタ３２、３４、３９がオ
フ状態となる。以上により、期間ｔ１において、端子２７から出力される信号は、端子２
２に入力される信号となり、端子２５から出力される信号は、端子２４に入力される信号
となる。ここで、期間ｔ１において、端子２２及び端子２４に入力される信号は、共にロ
ウレベルの電位（低電源電位（Ｖｓｓ））である。そのため、期間ｔ１において、第２の
パルス出力回路２０＿２は、第３のパルス出力回路２０＿３の端子２１、及び画素部にお
いて２行目に配設された走査線にロウレベルの電位（低電源電位（Ｖｓｓ））を出力する
。
期間ｔ２において、各端子に入力される信号は期間ｔ１から変化しない。そのため、端
子２５及び端子２７から出力される信号も変化せず、共にロウレベルの電位（低電源電位
（Ｖｓｓ））を出力する。
期間ｔ３において、端子２４にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
る。なお、ノードＡの電位（トランジスタ３１のソースの電位）は、期間ｔ１においてハ
イレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３１のしきい値電圧分下降した
電位）まで上昇している。そのため、トランジスタ３１はオフ状態となっている。この時
、端子２４にハイレベルの電位（高電源電位（Ｖｄｄ））が入力されることで、トランジ
スタ３８のゲート及びソース間の容量結合によって、ノードＡの電位（トランジスタ３８
のゲートの電位）がさらに上昇する（ブートストラップ動作）。また、当該ブートストラ
ップ動作を行うことによって、端子２５から出力される信号が端子２４に入力されるハイ
レベルの電位（高電源電位（Ｖｄｄ））から下降することがない。そのため、期間ｔ３に
おいて、第２のパルス出力回路２０＿２は、画素部において２行目に配設された走査線に
ハイレベルの電位（高電源電位（Ｖｄｄ）＝選択信号）を出力する。
期間ｔ４において、端子２２にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
る。ここで、ノードＡの電位は、ブートストラップ動作によって上昇しているため、端子
２７から出力される信号が端子２２に入力されるハイレベルの電位（高電源電位（Ｖｄｄ
））から下降することがない。そのため、期間ｔ４において、端子２７からは、端子２２
に入力されるハイレベルの電位（高電源電位（Ｖｄｄ））が出力される。すなわち、第２
のパルス出力回路２０＿２は、第３のパルス出力回路２０＿３の端子２１にハイレベルの
電位（高電源電位（Ｖｄｄ）＝シフトパルス）を出力する。また、期間ｔ４において、端
子２４に入力される信号はハイレベルの電位（高電源電位（Ｖｄｄ））を維持するため、
第２のパルス出力回路２０＿２から画素部において２行目に配設された走査線に対して出
力される信号は、ハイレベルの電位（高電源電位（Ｖｄｄ）＝選択信号）のままである。
なお、期間ｔ４における当該パルス出力回路の出力信号には直接関与しないが、端子２１
にロウレベルの電位（低電源電位（Ｖｓｓ））が入力されるためトランジスタ３５はオフ
状態となる。
期間ｔ５において、端子２４にロウレベルの電位（低電源電位（Ｖｓｓ））が入力され
る。ここで、トランジスタ３８はオン状態を維持する。そのため、期間ｔ５において、第
１のパルス出力回路２０＿１から画素部において２行目に配設された走査線に対して出力
される信号は、ロウレベルの電位（低電源電位（Ｖｓｓ））となる。
期間ｔ６において、各端子に入力される信号は期間ｔ５から変化しない。そのため、端
子２５及び端子２７から出力される信号も変化せず、端子２５からはロウレベルの電位（
低電源電位（Ｖｓｓ））が出力され、端子２７からはハイレベルの電位（高電源電位（Ｖ
ｄｄ）＝シフトパルス）が出力される。
期間ｔ７において、端子２３にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
る。これにより、トランジスタ３７がオン状態となる。そのため、ノードＢの電位がハイ
レベルの電位（高電源電位（Ｖｄｄ）からトランジスタ３７のしきい値電圧分下降した電
位）に上昇する。つまり、トランジスタ３２、３４、３９がオン状態となる。また、これ
に付随して、ノードＡの電位がロウレベルの電位（低電源電位（Ｖｓｓ））へと下降する
。つまり、トランジスタ３３、３８がオフ状態となる。以上により、期間ｔ７において、
端子２５及び端子２７から出力される信号は、共に低電源電位（Ｖｓｓ）となる。すなわ
ち、期間ｔ７において、第２のパルス出力回路２０＿２は、第３のパルス出力回路２０＿
３の端子２１、及び画素部において２行目に配設された走査線に低電源電位（Ｖｓｓ）を
出力する。
＜反転パルス出力回路の構成例＞
図３（Ｃ）は、図２（Ａ）、（Ｄ）に示す反転パルス出力回路の構成例を示す図である
。図３（Ｃ）に示す反転パルス出力回路は、トランジスタ７１〜トランジスタ７４を有す
る。
トランジスタ７１では、ソース及びドレインの一方が高電源電位線に電気的に接続され
、ゲートが端子６１に電気的に接続されている。
トランジスタ７２では、ソース及びドレインの一方が低電源電位線に電気的に接続され
、ソース及びドレインの他方がトランジスタ７１のソース及びドレインの他方に電気的に
接続され、ゲートが端子６２に電気的に接続されている。
トランジスタ７３では、ソース及びドレインの一方が高電源電位線に電気的に接続され
、ソース及びドレインの他方が端子６３に電気的に接続され、ゲートがトランジスタ７１
のソース及びドレインの他方、及びトランジスタ７２のソース及びドレインの他方に電気
的に接続されている。
トランジスタ７４では、ソース及びドレインの一方が低電源電位線に電気的に接続され
、ソース及びドレインの他方が端子６３に電気的に接続され、ゲートが端子６２に電気的
に接続されている。
なお、以下においては、トランジスタ７１のソース及びドレインの他方、トランジスタ
７２のソース及びドレインの他方、及びトランジスタ７３のゲートが電気的に接続するノ
ードをノードＣと呼ぶ。
＜反転パルス出力回路の動作例＞
上述した反転パルス出力回路の動作例について図３（Ｄ）を参照して説明する。具体的
には、図３（Ｄ）には、図３（Ｂ）に示す期間ｔ１〜期間ｔ７において第２の反転パルス
出力回路２０＿２の各端子に入力される信号、及び出力される信号の電位、並びにノード
Ｃの電位を示している。なお、図３（Ｄ）では、各端子に入力される信号を括弧書きで付
記している。なお、図中において、ＧＢｏｕｔは、反転パルス出力回路の反転走査線に対
する出力信号を表している。
期間ｔ１〜期間ｔ３において、端子６１及び端子６２にロウレベルの電位が入力される
。これにより、トランジスタ７１、７２、７４がオフ状態となる。そのため、ノードＣの
電位は、ハイレベルの電位のまま維持される。これに付随して、トランジスタ７３がオン
状態となる。また、ノードＣの電位は、トランジスタ７３のゲート及びソース（期間ｔ１
〜期間ｔ３において、端子６３に電気的に接続されたソース及びドレインの他方がソース
となる）間の容量結合により、高電源電位（Ｖｄｄ）にトランジスタ７３のしきい値電圧
を加えた電位よりも高電位となっている（ブートストラップ動作）。以上により、期間ｔ
１〜ｔ３において、端子６３から出力される信号は、高電源電位（Ｖｄｄ）となる。すな
わち、期間ｔ１〜期間ｔ３において、第２の反転パルス出力回路６０＿２は、画素部にお
いて２行目に配設された反転走査線に高電源電位（Ｖｄｄ）を出力する。
期間ｔ４において、端子６２にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
る。これにより、トランジスタ７２、７４がオン状態となる。そのため、ノードＣの電位
がロウレベルの電位（低電源電位（Ｖｓｓ））に下降し、トランジスタ７３がオフ状態と
なる。以上により、期間ｔ４において、端子６３から出力される信号は、低電源電位（Ｖ
ｓｓ）となる。すなわち、期間ｔ４において、第２の反転パルス出力回路６０＿２は、画
素部において２行目に配設された反転走査線に低電源電位（Ｖｓｓ）を出力する。
期間ｔ５及び期間ｔ６において、各端子に入力される信号は期間ｔ４から変化しない。
そのため、端子６３から出力される信号も変化せず、ロウレベルの電位（低電源電位（Ｖ
ｓｓ））を出力する。
期間ｔ７において、端子６１にハイレベルの電位（高電源電位（Ｖｄｄ））が入力され
、且つ端子６２にロウレベルの電位（低電源電位（Ｖｓｓ））が入力される。これにより
、トランジスタ７１がオン状態となり、トランジスタ７２、７４がオフ状態となる。その
ため、ノードＣの電位がハイレベルの電位（高電源電位（Ｖｄｄ）からトランジスタ７１
のしきい値電圧分下降した電位）に下降し、トランジスタ７３がオン状態となる。さらに
、ノードＣの電位は、トランジスタ７３のゲート及びソース間の容量結合により、高電源
電位（Ｖｄｄ）にトランジスタ７３のしきい値電圧を加えた電位よりも高電位となる（ブ
ートストラップ動作）。以上により、期間ｔ７において、端子６３から出力される信号は
、高電源電位（Ｖｄｄ）となる。すなわち、期間ｔ７において、第２の反転パルス出力回
路６０＿２は、画素部において２行目に配設された反転走査線に高電源電位（Ｖｄｄ）を
出力する。
＜画素の構成例＞
図４（Ａ）は、図１に示す画素１０の構成例を示す回路図である。図４（Ａ）に示す画
素１０は、トランジスタ１１〜１６と、キャパシタ１７と、一対の電極間に電流励起によ
って発光する有機物を備えた素子（以下、有機エレクトロルミネッセンス（ＥＬ）素子と
もいう）１８とを有する。
トランジスタ１１では、ソース及びドレインの一方が信号線６に電気的に接続され、ゲ
ートが走査線４に電気的に接続されている。
トランジスタ１２では、ソース及びドレインの一方が共通電位を供給する配線に電気的
に接続され、ゲートが走査線４に電気的に接続されている。なお、ここでは、共通電位は
、電源線７に与えられる電位よりも低電位であることとする。
トランジスタ１３では、ゲートが走査線４に電気的に接続されている。
トランジスタ１４では、ソース及びドレインの一方が電源線７に電気的に接続され、ソ
ース及びドレインの他方がトランジスタ１３のソース及びドレインの一方に電気的に接続
され、ゲートが反転走査線５に電気的に接続されている。
トランジスタ１５では、ソース及びドレインの一方がトランジスタ１３のソース及びド
レインの一方、及びトランジスタ１４のソース及びドレインの他方に電気的に接続され、
ソース及びドレインの他方がトランジスタ１１のソース及びドレインの他方に電気的に接
続され、ゲートがトランジスタ１３のソース及びドレインの他方に電気的に接続されてい
る。
トランジスタ１６では、ソース及びドレインの一方がトランジスタ１１のソース及びド
レインの他方、及びトランジスタ１５のソース及びドレインの他方に電気的に接続され、
ソース及びドレインの他方がトランジスタ１２のソース及びドレインの他方に電気的に接
続され、ゲートが反転走査線５に電気的に接続されている。
キャパシタ１７では、一方の電極がトランジスタ１３のソース及びドレインの他方、及
びトランジスタ１５のゲートに電気的に接続され、他方の電極がトランジスタ１２のソー
ス及びドレインの他方、及びトランジスタ１６のソース及びドレインの他方に電気的に接
続されている。
有機ＥＬ素子１８では、アノードがトランジスタ１２のソース及びドレインの他方、ト
ランジスタ１６のソース及びドレインの他方、及びキャパシタ１７の他方の電極に電気的
に接続され、カソードが共通電位を供給する配線に電気的に接続されている。なお、上述
のトランジスタ１２のソース及びドレインの一方が電気的に接続する配線に与えられる共
通電位と、有機ＥＬ素子１８のカソードに与えられる共通電位とが異なる電位であっても
よい。
なお、以下においては、トランジスタ１３のソース及びドレインの他方、トランジスタ
１５のゲート、及びキャパシタ１７の一方の電極が電気的に接続するノードをノードＤと
呼ぶ。また、トランジスタ１３のソース及びドレインの一方、トランジスタ１４のソース
及びドレインの他方、及びトランジスタ１５のソース及びドレインの一方が電気的に接続
するノードをノードＥと呼ぶ。また、トランジスタ１１のソース及びドレインの他方、ト
ランジスタ１５のソース及びドレインの他方、及びトランジスタ１６のソース及びドレイ
ンの一方が電気的に接続するノードをノードＦと呼ぶ。また、トランジスタ１２のソース
及びドレインの他方、トランジスタ１６のソース及びドレインの他方、キャパシタ１７の
他方の電極、及び有機ＥＬ素子１８のアノードが電気的に接続するノードをノードＧと呼
ぶ。
＜画素の動作例＞
上述した画素の動作例について図４（Ｂ）を参照して説明する。具体的には、図４（Ｂ
）には、図３（Ｂ）及び図３（Ｄ）に示す期間ｔ１〜期間ｔ７において、画素部において
２行目に配設された走査線４＿２及び反転走査線５＿２の電位並びに信号線６に入力され
る画像信号を示している。なお、図４（Ｂ）では、各配線に入力される信号を括弧書きで
付記している。また、図中において、ＤＡＴＡは、画像信号を表している。
期間ｔ１及び期間ｔ２において、走査線４＿２に選択信号が入力されず、且つ反転走査
線５＿２に選択信号が入力される。これにより、トランジスタ１１、１２、１３がオフ状
態となり、且つトランジスタ１４、１６がオン状態となる。よって、トランジスタ１５の
ゲートの電位（ノードＤの電位）に応じた電流が電源線から有機ＥＬ素子１８に対して供
給される。すなわち、画素１０において、キャパシタ１７によって保持されている画像信
号に応じた表示が行われる。なお、期間ｔ１及び期間ｔ２において、信号線６には１行目
に配設された画素に対する画像信号（ｄａｔａ＿１）が信号線駆動回路２から入力されて
いる。
期間ｔ３において、走査線４＿２に選択信号が入力される。これにより、トランジスタ
１１、１２、１３がオン状態となる。これにより、キャパシタ１７の一方の電極が信号線
６及び電源線７などと短絡することになる。よって、キャパシタ１７に保持されている画
像信号が消失する（初期化）。
期間ｔ４において、反転走査線５＿２に選択信号が入力されない。これにより、トラン
ジスタ１４、１６がオフ状態となる。また、信号線６には２行目に配設された画素に対す
る画像信号（ｄａｔａ＿２）が入力されている。よって、ノードＦの電位は、画像信号（
ｄａｔａ＿２）を示す電位となる。
なお、期間ｔ４において、ノードＤ、Ｅの電位は、画像信号（ｄａｔａ＿２）を示す電
位にトランジスタ１５のしきい値電圧を加えた電位（以下、データ電位という）となる。
なぜなら、ノードＤ、Ｅの電位がデータ電位よりも高電位であれば、トランジスタ１５が
オン状態となり、ノードＤ、Ｅの電位がデータ電位まで下降することになる。また、トラ
ンジスタ１４、１６がオフ状態となり、且つトランジスタ１５がオフ状態（ノードＤ、Ｅ
の電位がノードＦの電位にトランジスタ１５のしきい値電圧を加えた電位と等しい電位）
となった後にノードＦの電位が画像信号（ｄａｔａ＿２）を示す電位へと変動する場合で
あっても、ノードＤとノードＦの容量結合によってノードＤの電位が変動することになる
。よって、この場合にも、ノードＤ、Ｅの電位がデータ電位となる。
また、期間ｔ４において、ノードＧの電位は共通電位となる。ノードＧがトランジスタ
１２を介して共通電位を供給する配線と短絡するからである。
よって、期間ｔ４において、キャパシタ１７に印加される電圧は、データ電位（ノード
Ｄの電位）と共通電位（ノードＧの電位）の電位差となる。
期間ｔ５、ｔ６において、走査線４＿２に選択信号が入力されない。これにより、トラ
ンジスタ１１、１２、１３がオフ状態となる。
期間ｔ７において、反転走査線５＿２に選択信号が入力される。これにより、トランジ
スタ１４、１６がオン状態となる。なお、トランジスタの飽和領域におけるドレイン電流
は、トランジスタのゲート、ソース間電圧とトランジスタのしきい値電圧の電位差の２乗
に比例することが知られている。ここで、トランジスタ１５のゲート、ソース間電圧は、
キャパシタ１７に印加される電圧（データ電位（画像信号（ｄａｔａ＿２）を示す電位と
トランジスタ１５のしきい値電圧の和）と共通電位の電位差）となる。よって、トランジ
スタ１５の飽和領域におけるドレイン電流は、画像信号（ｄａｔａ＿２）を示す電位と共
通電位の電位差の２乗に比例することとなる。この場合、トランジスタ１５の飽和領域に
おけるドレイン電流は、トランジスタ１５のしきい値電圧に依存することがない。
なお、ノードＧの電位は、有機ＥＬ素子１８に対してトランジスタ１５に生じる電流と
同じ電流が流れるように変動する。ここで、ノードＧの電位が変動した場合には、キャパ
シタ１７を介した容量結合によってノードＤの電位も変動する。よって、ノードＧの電位
が変動した場合であっても、トランジスタ１５は、有機ＥＬ素子１８に対して一定電流を
供給することが可能である。
以上の動作によって、画素１０において、画像信号（ｄａｔａ＿２）に応じた表示が行
われる。
＜本明細書で開示される表示装置について＞
本明細書で開示される表示装置は、反転パルス出力回路の動作を少なくとも２種の信号
によって制御する。これにより、当該反転パルス出力回路において生じる貫通電流を低減
することが可能となる。また、当該２種の信号として複数のパルス出力回路の動作に用い
られる信号を適用する。すなわち、別途に信号を生成することなく、当該反転パルス出力
回路を動作させることが可能である。
＜変形例＞
上述した表示装置は本発明の一態様であり、上述の表示装置と異なる構成を有する表示
装置も本発明に含まれる。以下では、本発明の他の一態様について例示する。なお、本発
明の他の一態様として例示する複数の内容を有する表示装置も本発明には含まれる。
＜表示装置の変形例＞
上述の表示装置として、各画素に有機ＥＬ素子が設けられる表示装置（以下、ＥＬ表示
装置ともいう）を例示したが、本発明の表示装置は、ＥＬ表示装置に限定されない。例え
ば、本発明の表示装置として、液晶の配向を制御することによって表示を行う表示装置（
液晶表示装置）を適用することも可能である。
＜走査線駆動回路の変形例＞
また、上述の表示装置が有する走査線駆動回路の構成は、図２（Ａ）に示す構成に限定
されない。例えば、図５〜図７に示す走査線駆動回路を上述の表示装置が有する走査線駆
動回路として適用することも可能である。
図５に示す走査線駆動回路１は、第ｙの反転パルス出力回路６０＿ｙ（ｙは、（ｍ−１
）以下の自然数）の端子６１が第（ｙ＋１）のパルス出力回路の端子２７に電気的に接続
され、第ｍの反転パルス出力回路６０＿ｍの端子６１が第ｍのパルス出力回路用ストップ
信号（ＳＴＰ）を供給する配線に電気的に接続されている点が、図２（Ａ）に示す走査線
駆動回路１と異なる。図５に示す走査線駆動回路１であっても、図２（Ａ）に示す走査線
駆動回路１と同様の信号を走査線及び反転走査線に対して出力することが可能である。
なお、図２（Ａ）に示す走査線駆動回路１では、図５に示す走査線駆動回路１と比較し
て、反転パルス出力回路の端子６１に短周期でハイレベルの電位が入力される。すなわち
、反転パルス出力回路が有するトランジスタ７１が短周期でオン状態となる（図２（Ａ）
、（Ｂ）、（Ｄ）及び図３（Ｃ）参照）。よって、反転パルス出力回路が有するトランジ
スタ７３のゲートの電位がトランジスタ７２に生じるリーク電流などに起因して下降する
場合であっても、当該電位を再度上昇させることが可能である。これにより、反転パルス
出力回路が反転走査線に対して出力する電位が高電源電位（Ｖｄｄ）未満となる蓋然性を
低減することが可能である。
他方、図５に示す走査線駆動回路１では、図２（Ａ）に示す走査線駆動回路１と比較し
て、第１の走査線駆動回路用クロック信号（ＧＣＫ１）を供給する配線〜第４の走査線駆
動回路用クロック信号（ＧＣＫ４）を供給する配線の寄生容量を低減することができる。
よって、図５に示す走査線駆動回路１では、図２（Ａ）に示す走査線駆動回路１と比較し
て、消費電力を低減することが可能である。
図６（Ａ）に示す走査線駆動回路１は、２種の走査線駆動回路用クロック信号及び２種
のパルス幅制御信号を用いて動作する点が図２（Ａ）に示す走査線駆動回路１と異なる。
また、これに付随して、パルス出力回路及び反転パルス出力回路の接続関係も変化する（
図６（Ａ）参照）。
具体的には、図６（Ａ）に示す走査線駆動回路１は、第５の走査線駆動回路用クロック
信号（ＧＣＫ５）を供給する配線及び第６の走査線駆動回路用クロック信号（ＧＣＫ６）
を供給する配線と、第５のパルス幅制御信号（ＰＷＣ５）を供給する配線及び第６のパル
ス幅制御信号（ＰＷＣ６）を供給する配線と、有する。
図６（Ｂ）は、図６（Ａ）に示す上記信号の具体的な波形の一例を示す図である。図６
（Ｂ）に示す第５の走査線駆動回路用クロック信号（ＧＣＫ５）は、周期的にハイレベル
の電位（高電源電位（Ｖｄｄ））とロウレベルの電位（低電源電位（Ｖｓｓ））を繰り返
す、デューティ比が約１／２の信号である。また、第６の走査線駆動回路用クロック信号
（ＧＣＫ６）は、第５の走査線駆動回路用クロック信号（ＧＣＫ５）から１／２周期位相
がずれた信号である。また、第５のパルス幅制御信号（ＰＷＣ５）は、第５の走査線駆動
回路用クロック信号（ＧＣＫ５）の電位がハイレベルの電位となる前にハイレベルの電位
となり、且つ第５の走査線駆動回路用クロック信号（ＧＣＫ５）の電位がハイレベルの電
位となる期間中にロウレベルの電位となる、デューティ比が１／２未満の信号である。ま
た、第６のパルス幅制御信号（ＰＷＣ６）は、第５のパルス幅制御信号（ＰＷＣ５）から
１／２周期位相がずれた信号である。
図６（Ａ）に示す走査線駆動回路１であっても、図２（Ａ）に示す走査線駆動回路１と
同様の信号を走査線及び反転走査線に対して出力することが可能である。
なお、図２（Ａ）に示す走査線駆動回路１では、図６（Ａ）に示す走査線駆動回路１と
比較して、第１の走査線駆動回路用クロック信号（ＧＣＫ１）を供給する配線〜第４の走
査線駆動回路用クロック信号（ＧＣＫ４）を供給する配線の寄生容量を低減することがで
きる。よって、図２（Ａ）に示す走査線駆動回路１では、図６（Ａ）に示す走査線駆動回
路１と比較して、消費電力を低減することが可能である。
他方、図６（Ａ）に示す走査線駆動回路１では、図２（Ａ）に示す走査線駆動回路１と
比較して、走査線駆動回路の動作に必要とされる信号数を低減することが可能である。
図７に示す走査線駆動回路１は、パルス幅制御信号を用いずに動作する点が図２（Ａ）
に示す走査線駆動回路１と異なる。また、これに付随して、パルス出力回路及び反転パル
ス出力回路の接続関係も変化する（図７参照）。
図７に示す走査線駆動回路１では、パルス出力回路が、走査線に対して出力する選択信
号と、後段のパルス出力回路に対して出力するシフトパルスとが同一の信号となる。よっ
て、パルス出力回路が走査線に対して出力する信号（走査線の電位）と、反転パルス出力
回路が反転走査線に対して出力する信号（反転走査線の電位）とが反転信号となる。図７
に示す走査線駆動回路１を表示装置が有する走査線駆動回路として適用することも可能で
ある。
なお、図２（Ａ）に示す走査線駆動回路１では、図７に示す走査線駆動回路１と比較し
て、ｙ行目に配設された走査線に対して選択信号を出力する期間と、（ｙ＋１）行目に配
設された走査線に対して選択信号を出力する期間との間により広い間隔が存在する。よっ
て、図７に示す走査線駆動回路１では、仮に第１の走査線駆動回路用クロック信号（ＧＣ
Ｋ１）〜第４の走査線駆動回路用クロック信号（ＧＣＫ４）のいずれかが遅延する又は波
形が鈍る場合であっても、図６（Ａ）に示す走査線駆動回路１と比較して、画素に対する
画像信号の入力を精度良く行うことが可能である。
他方、図７に示す走査線駆動回路１では、図２（Ａ）に示す走査線駆動回路１と比較し
て、走査線駆動回路の動作に必要とされる信号数を低減することが可能である。
＜パルス出力回路の変形例＞
また、上述の走査線駆動回路が有するパルス出力回路の構成は、図３（Ａ）に示す構成
に限定されない。例えば、図８、９に示すパルス出力回路を上述の走査線駆動回路が有す
るパルス出力回路として適用することも可能である。
図８（Ａ）に示すパルス出力回路は、図３（Ａ）に示したパルス出力回路に、ソース及
びドレインの一方が高電源電位線に電気的に接続され、ソース及びドレインの他方がトラ
ンジスタ３２のゲート、トランジスタ３４のゲート、トランジスタ３５のソース及びドレ
インの他方、トランジスタ３６のソース及びドレインの他方、トランジスタ３７のソース
及びドレインの他方、及びトランジスタ３９のゲートに電気的に接続され、ゲートがリセ
ット端子（Ｒｅｓｅｔ）に電気的に接続されたトランジスタ５０が付加された構成を有す
る。なお、当該リセット端子には、表示装置の垂直帰線期間においてハイレベルの電位が
入力され、それ以外の期間においてロウレベルの電位が入力される構成とすることができ
る。これにより、パルス出力回路の各ノードの電位を初期化することができるので、誤動
作を防止することが可能となる。
図８（Ｂ）に示すパルス出力回路は、図３（Ａ）に示したパルス出力回路に、ソース及
びドレインの一方がトランジスタ３１のソース及びドレインの他方及びトランジスタ３２
のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がトランジ
スタ３３のゲート及びトランジスタ３８のゲートに電気的に接続され、ゲートが高電源電
位線に電気的に接続されたトランジスタ５１が付加された構成を有する。なお、トランジ
スタ５１は、ノードＡの電位がハイレベルの電位となる期間（図３（Ｂ）に示した期間ｔ
１〜期間ｔ６）においてオフ状態となる。そのため、トランジスタ５１が付加された構成
とすることで、期間ｔ１〜ｔ６において、トランジスタ３３のゲート及びトランジスタ３
８のゲートと、トランジスタ３１のソース及びドレインの他方及びトランジスタ３２のソ
ース及びドレインの他方との電気的な接続を遮断することが可能となる。これにより、期
間ｔ１〜期間ｔ６に含まれる期間において、当該パルス出力回路で行われるブートストラ
ップ動作時の負荷を低減することが可能である。
図９（Ａ）に示すパルス出力回路は、図８（Ｂ）に示したパルス出力回路に、ソース及
びドレインの一方がトランジスタ３３のゲート及びトランジスタ５１のソース及びドレイ
ンの他方に電気的に接続され、ソース及びドレインの他方がトランジスタ３８のゲートに
電気的に接続され、ゲートが高電源電位線に電気的に接続されたトランジスタ５２が付加
された構成を有する。なお、上述したようにトランジスタ５２を設けることによって、当
該パルス出力回路で行われるブートストラップ動作時の負荷を低減することが可能である
。
図９（Ｂ）に示すパルス出力回路は、図９（Ａ）に示したパルス出力回路からトランジ
スタ５１を削除し、且つソース及びドレインの一方がトランジスタ３１のソース及びドレ
インの他方、トランジスタ３２のソース及びドレインの他方、及びトランジスタ５２のソ
ース及びドレインの一方に電気的に接続され、ソース及びドレインの他方がトランジスタ
３３のゲートに電気的に接続され、ゲートが高電源電位線に電気的に接続されたトランジ
スタ５３が付加された構成を有する。なお、上述したようにトランジスタ５３を設けるこ
とによって、当該パルス出力回路で行われるブートストラップ動作時の負荷を低減するこ
とが可能である。また、当該パルス出力回路に生じる不正パルスが、トランジスタ３３、
３８のスイッチングに与える影響を軽減することが可能である。
＜反転パルス出力回路の変形例＞
また、上述の走査線駆動回路が有する反転パルス出力回路の構成は、図３（Ｃ）に示す
構成に限定されない。例えば、図１０に示す反転パルス出力回路を上述の走査線駆動回路
が有するパルス出力回路として適用することも可能である。
図１０（Ａ）に示す反転パルス出力回路は、図３（Ｃ）に示した反転パルス出力回路に
、一方の電極がトランジスタ７１のソース及びドレインの他方、トランジスタ７２のソー
ス及びドレインの他方、及びトランジスタ７３のゲートに電気的に接続され、他方の電極
が端子６３に電気的に接続されたキャパシタ８０が付加された構成を有する。なお、キャ
パシタ８０を設けることによって、トランジスタ７３のゲートの電位の変動を抑制するこ
とが可能となる。他方、図３（Ｃ）に示した反転パルス出力回路では、図１０（Ａ）に示
す反転パルス出力回路と比較して、回路面積を低減することが可能となる。
図１０（Ｂ）に示す反転パルス出力回路は、図１０（Ａ）に示した反転パルス出力回路
に、ソース及びドレインの一方がトランジスタ７１のソース及びドレインの他方、及びト
ランジスタ７２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの
他方がトランジスタ７３のゲート及びキャパシタ８０の一方の電極に電気的に接続され、
ゲートが高電源電位線に電気的に接続されたトランジスタ８１が付加された構成を有する
。なお、トランジスタ８１を設けることによって、トランジスタ７１、７２の絶縁破壊を
抑制することが可能となる。具体的に述べると、図３（Ｃ）に示す反転パルス出力回路に
おいては、ノードＣの電位が上述のブートストラップ動作によって大きく変動する。よっ
て、トランジスタ７１、７２のソース、ドレイン間電圧（特に、トランジスタ７２のソー
ス、ドレイン間電圧）が大きく変動することになる。その結果、トランジスタ７１、７２
が絶縁破壊するおそれがある。これに対して、図１０（Ｂ）に示す反転パルス出力回路に
おいては、トランジスタ７３のゲートの電位が当該ブートストラップ動作によって上昇し
た場合に、トランジスタ８１がオフ状態となる。よって、当該ブートストラップ動作に付
随して、ノードＣの電位が大きく変動することがない。その結果、トランジスタ７１、７
２のソース、ドレイン間電圧の変動を緩和することが可能となる。他方、図３（Ｃ）又は
図１０（Ａ）に示した反転パルス出力回路では、図１０（Ｂ）に示す反転パルス出力回路
と比較して、回路面積を低減することが可能となる。
図１０（Ｃ）に示す反転パルス出力回路は、図３（Ｃ）に示した反転パルス出力回路に
おいて、トランジスタ７３のソース及びドレインの一方が電気的に接続する配線を高電源
電位線から電源電位（Ｖｃｃ）を供給する配線に置換した構成を有する。なお、ここでは
、電源電位（Ｖｃｃ）は、低電源電位（Ｖｓｓ）よりも高電位であり、且つ高電源電位（
Ｖｄｄ）よりも低電位であることとする。なお、当該置換により、反転パルス出力回路が
反転走査線に対して出力する電位が変動する蓋然性を低減することが可能となる。また、
上述の絶縁破壊を抑制することも可能となる。他方、図３（Ｃ）に示した反転パルス出力
回路では、図１０（Ｃ）に示す反転パルス出力回路と比較して、反転パルス出力回路の動
作に要する電源電位数を低減することが可能となる。
＜画素の変形例＞
また、上述の表示装置が有する画素の構成は、図４（Ａ）に示す構成に限定されない。
例えば、図４（Ａ）に示す画素はＮチャネル型トランジスタのみによって構成されている
が、本発明は当該構成に限定されない。すなわち、本発明の一態様の表示装置においては
、Ｐチャネル型トランジスタのみを用いて画素を構成すること、又はＮチャネル型トラン
ジスタ及びＰチャネル型トランジスタを組み合わせて画素を構成することも可能である。
なお、図４（Ａ）に示すように画素に設けられるトランジスタとして単極性のトランジ
スタのみを適用する場合、画素の高集積化を図ることができる。なぜなら、半導体層に対
して不純物を注入することによってトランジスタに極性を付与する場合、Ｎチャネル型ト
ランジスタ及びＰチャネル型トランジスタ間に間隔（マージン）を設けることが必要とな
る。これに対して、単極性のトランジスタのみによって画素を構成する場合には当該間隔
が不要となるからである。
＜トランジスタの具体例＞
以下では、上述した走査線駆動回路を構成するトランジスタの具体例について図１１、
図１２を参照して説明する。なお、以下に説明するトランジスタによって走査線駆動回路
及び画素の双方を構成することも可能である。
なお、当該トランジスタのチャネル形成領域を構成する半導体材料には各種のものを適
用することができる。例えば、シリコン又はシリコンゲルマニウムなどの１４族元素を成
分とする半導体材料、金属酸化物を成分とする半導体材料などである。いずれの半導体材
料においても、非晶質又は結晶性を有するものが適用可能である。
酸化物半導体材料としては、各種のものを適用可能であり、好適には、Ｉｎ、Ｇａ、Ｓ
ｎ、Ｚｎから選ばれた少なくとも一種の元素を含む酸化物半導体を適用可能である。例え
ば、酸化物半導体として、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を用いると、高い電界効果移動
度及び高い信頼性を有するトランジスタが得られるため好ましい。他にも、四元系金属の
酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物
、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−
Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄ
ｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物
、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−
Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸
化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉ
ｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ
系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
図１１、図１２は、チャネルが酸化物半導体に形成されるトランジスタの具体例を示す
図である。なお、図１１、１２では、ボトムゲート型構造のトランジスタの具体例につい
て例示するが、当該トランジスタとしてトップゲート型構造のトランジスタを適用するこ
とも可能である。また、図１１、１２では、スタガ型のトランジスタの具体例についてす
るが、当該トランジスタとしてコプラナー型のトランジスタを適用することも可能である
。
図１１（Ａ）〜（Ｄ）は、トランジスタ（いわゆるチャネルエッチ型のトランジスタ）
の作製工程を示す断面図である。
まず、絶縁表面を有する基板である基板４００上に、導電膜を形成した後、フォトマス
クを用いてフォトリソグラフィ工程によりゲート電極層４０１を設ける。
基板４００としては、大量生産することができるガラス基板を用いることが好ましい。
基板４００として用いるガラス基板は、後の工程で行う加熱処理の温度が高い場合には、
歪み点が７３０℃以上のものを用いると良い。また、基板４００には、例えば、アルミノ
シリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス
材料が用いられている。
また、下地層となる絶縁層を基板４００とゲート電極層４０１の間に設けてもよい。下
地層は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン、酸化
シリコン、窒化酸化シリコン、または酸化窒化シリコンから選ばれた一または複数の層に
よる積層構造により形成することができる。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し
、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以
下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範
囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも
窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２
０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原
子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード
後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ
ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである
。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
ゲート電極層４０１としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ
、Ａｇ、Ｔａ及びＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層で
または積層で用いればよい。または、少なくともＩｎ及びＺｎを含む酸化物または酸窒化
物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
次いで、ゲート電極層４０１上にゲート絶縁層４０２を形成する。ゲート絶縁層４０２
は、ゲート電極層４０１の形成後、大気暴露せずに、スパッタリング法、蒸着法、プラズ
マ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（
ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜する。
ゲート絶縁層４０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉ
ｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算して
の酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２
０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以
下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測
定したスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計
算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積
分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求
めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの
全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存
在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量
数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における
存在比率が極微量であるため考慮しない。
式（１）においてＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である
。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準
試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペ
クトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である
。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁
膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／
Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウ
ェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（
ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２）
）とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単
位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
ゲート絶縁層４０２から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と
ゲート絶縁層４０２との界面準位密度を低減できる。この結果、酸化物半導体膜とゲート
絶縁層４０２との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣
化が少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物
半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、
トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、ゲート絶縁層
４０２から接して設ける酸化物半導体膜に酸素が十分に供給され、好ましくは接して設け
る酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向
へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
また、ゲート絶縁層４０２は、酸化物半導体膜が結晶成長しやすいように、十分な平坦
性を有することが好ましい。
ゲート絶縁層４０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸
化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一
種以上を選択して、単層または積層で用いればよい。
ゲート絶縁層４０２は、好ましくはスパッタリング法により、基板加熱温度を室温以上
２００℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。な
お、酸素ガスに希ガスを加えて用いてもよく、その場合は酸素ガスの割合は３０体積％以
上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。ゲート絶縁層
４０２の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎ
ｍ以下とする。成膜時の基板加熱温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほ
ど、厚さが厚いほど、ゲート絶縁層４０２を加熱処理した際に放出される酸素の量は多く
なる。スパッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる
。なお、ゲート絶縁層４０２を１０００ｎｍを超える厚さで成膜しても構わないが、生産
性を低下させない程度の厚さとする。
次いで、ゲート絶縁層４０２上に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法
、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜４０３を成膜する。図１１（Ａ）
は、以上の工程後の断面図に相当する。
酸化物半導体膜４０３は、厚さを１ｎｍ以上４０ｎｍ以下とする。好ましくは、厚さを
３ｎｍ以上２０ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタにおい
ては、酸化物半導体膜４０３の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制で
き、安定な電気的特性を得ることができる。
酸化物半導体膜４０３として、特に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いることで、
高い電界効果移動度のトランジスタを得ることができる。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜にチャネルが形成されるトランジスタ
は、酸化物半導体膜を形成する際に基板を加熱して成膜すること、又は酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
酸化物半導体膜４０３は、トランジスタのオフ電流を低減するため、バンドギャップが
２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を
選択する。バンドギャップが前述の範囲にある酸化物半導体膜４０３を用いることで、ト
ランジスタのオフ電流を小さくすることができる。
なお、酸化物半導体膜４０３は、水素、アルカリ金属及びアルカリ土類金属などが低減
され、極めて不純物濃度の低い酸化物半導体膜４０３であると好ましい。酸化物半導体膜
４０３が前述の不純物を有すると、不純物の形成する準位によりバンドギャップ内の再結
合が起こり、トランジスタはオフ電流が増大してしまう。
酸化物半導体膜４０３中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１９ｃｍ−
３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以
下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
また、酸化物半導体膜４０３中のアルカリ金属濃度は、ＳＩＭＳにおいて、ナトリウム
濃度が５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好まし
くは１×１０１５ｃｍ−３以下とする。同様に、リチウム濃度は、５×１０１５ｃｍ−３
以下、好ましくは１×１０１５ｃｍ−３以下とする。同様に、カリウム濃度は、５×１０
１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
また、酸化物半導体膜４０３として、ｃ軸配向し、かつａｂ面、表面または界面の方向
から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状また
は金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向き
が異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃ
ｒｙｓｔａｌともいう。）を含む酸化物半導体膜（ＣＡＡＣ−ＯＳ膜：Ｃ Ａｘｉｓ Ａ
ｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ膜と
もいう。）を適用することもできる。
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形
、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見
て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
なお、ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。
また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の
結晶部分の境界を明確に判別できないこともある。また、ＣＡＡＣ−ＯＳ膜を構成する個
々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜が形成される基板面、ＣＡ
ＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳ膜
を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜が形
成される基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）を向いていてもよい。この
ようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または形成される基板面に
垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を
観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認め
られる酸化物膜を挙げることもできる。
酸化物半導体膜４０３は、好ましくはスパッタリング法により、基板加熱温度を１００
℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃
以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜４０３の厚さは、１
ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温
度が高いほど、得られる酸化物半導体膜４０３の不純物濃度は低くなる。また、酸化物半
導体膜４０３中の原子配列が整い、高密度化され、結晶またはＣＡＡＣが形成されやすく
なる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれな
いため、結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰
囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％
以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜４０３は薄いほど
、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響
が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜４０３としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜す
る場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１
：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で
示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−
Ｚｎ−Ｏターゲットを用いて酸化物半導体膜４０３を成膜することで、結晶またはＣＡＡ
Ｃが形成されやすくなる。
次に、第１の加熱処理を行う。第１の加熱処理は、減圧雰囲気、不活性雰囲気または酸
化性雰囲気で行う。第１の加熱処理により、酸化物半導体膜４０３中の不純物濃度を低減
することができる。図１１（Ｂ）は、以上の工程後の断面図に相当する。
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持
しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気
または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜４０３中の不純物濃度を効果
的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じ
た酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜４０３は、成膜時の基板加熱に加え、第１の加熱処理を行うことで、膜
中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効
果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜４０３に酸素イオンを注入し、加熱処理により酸化物半導体膜４
０３に含まれる水素などの不純物を放出させ、該加熱処理と同時に、またはその後の加熱
処理により酸化物半導体膜４０３を結晶化させてもよい。
また、第１の加熱処理の代わりにレーザビームを照射して選択的に酸化物半導体膜４０
３を結晶化してもよい。または、第１の加熱処理を行いながらレーザビームを照射して選
択的に酸化物半導体膜４０３を結晶化してもよい。レーザビームの照射は、不活性雰囲気
、酸化性雰囲気または減圧雰囲気で行う。レーザビームの照射を行う場合、連続発振型の
レーザビーム（ＣＷレーザビーム）またはパルス発振型のレーザビーム（パルスレーザビ
ーム）を用いることができる。例えば、Ａｒレーザ、Ｋｒレーザまたはエキシマレーザな
どの気体レーザ、または単結晶もしくは多結晶のＹＡＧ、ＹＶＯ４、フォルステライト（
Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３もしくはＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ
、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ及びＴａの一種以上が添加されているものを媒質としたレーザ
、もしくはガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイア
レーザなどの固体レーザ、または銅蒸気レーザもしくは金蒸気レーザの一種以上から発振
される蒸気レーザを用いることができる。このようなレーザビームの基本波、または基本
波の第２高調波乃至第５高調波のいずれかのレーザビームを照射することで、酸化物半導
体膜４０３を結晶化することができる。なお、照射するレーザビームは、酸化物半導体膜
４０３のバンドギャップよりもエネルギーの大きいものを用いると好ましい。例えば、Ｋ
ｒＦ、ＡｒＦ、ＸｅＣｌ、またはＸｅＦのエキシマレーザ発振器から射出されるレーザビ
ームを用いてもよい。なお、レーザビームの形状が線状であっても構わない。
なお、異なる条件下において、複数回のレーザビーム照射を行っても構わない。例えば
、１回目のレーザビーム照射を希ガス雰囲気または減圧雰囲気で行い、２回目のレーザビ
ーム照射を酸化性雰囲気で行うと、酸化物半導体膜４０３の酸素欠損を低減しつつ高い結
晶性が得られるため好ましい。
次に、酸化物半導体膜４０３をフォトリソグラフィ工程などによって島状に加工して酸
化物半導体膜４０４を形成する。
次に、ゲート絶縁層４０２及び酸化物半導体膜４０４上に導電膜を形成した後、フォト
リソグラフィ工程などによってソース電極４０５Ａ及びドレイン電極４０５Ｂを形成する
。当該導電膜の成膜方法として、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、Ａ
ＬＤ法またはＭＢＥ法などを用いればよい。ソース電極４０５Ａ及びドレイン電極４０５
Ｂは、ゲート電極層４０１と同様に、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、
Ｍｏ、Ａｇ、Ｔａ及びＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単
層でまたは積層で用いればよい。
次に、上部絶縁膜となる絶縁膜４０６をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬ
Ｄ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜する。図１１（Ｃ）は、以上の工程後の
断面図に相当する。絶縁膜４０６は、ゲート絶縁層４０２と同様の方法で成膜すればよい
。
なお、絶縁膜４０６に積層して保護絶縁膜を形成してもよい（図示しない）。保護絶縁
膜は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温度範囲にお
いて、例えば１時間の加熱処理を行っても酸素を透過しない性質を有すると好ましい。
以上のような性質により、保護絶縁膜を絶縁膜４０６の周辺に設ける構造とするときに
、絶縁膜４０６から加熱処理によって放出された酸素が、トランジスタの外方へ拡散して
いくことを抑制できる。このように、絶縁膜４０６に酸素が保持されるため、トランジス
タの電界効果移動度の低下を防止し、しきい値電圧のばらつきを低減させ、かつ信頼性を
向上させることができる。
保護絶縁膜は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウ
ム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウ
ム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いれ
ばよい。
絶縁膜４０６の成膜後、第２の加熱処理を行う。以上の工程が図１１（Ｄ）に示す断面
図に対応する。第２の加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気におい
て、１５０℃以上５５０℃以下、好ましくは２５０℃以上４００℃以下の温度で行う。第
２の加熱処理を行うことで、ゲート絶縁層４０２及び絶縁膜４０６から酸素が放出され、
酸化物半導体膜４０４中の酸素欠損を低減することができる。また、ゲート絶縁層４０２
と酸化物半導体膜４０４との界面準位密度、及び酸化物半導体膜４０４と絶縁膜４０６と
の界面準位密度を低減することができるため、トランジスタのしきい値電圧のばらつきを
低減させ、かつ信頼性を向上させることができる。
第１の加熱処理及び第２の加熱処理を経た酸化物半導体膜４０４を用いたトランジスタ
は、電界効果移動度が高く、オフ電流は小さい。具体的には、チャネル幅が１μｍ当たり
のオフ電流を１×１０−１８Ａ以下、１×１０−２１Ａ以下または１×１０−２４Ａ以下
とすることができる。
酸化物半導体膜４０４は非単結晶であると好ましい。その理由は、トランジスタの動作
、外部からの光や熱の影響で、酸化物半導体膜４０４に酸素欠損が生じた場合に、酸化物
半導体膜４０４が完全な単結晶であると、酸素欠損を補償するための格子間酸素が存在し
ないため酸化物半導体膜４０４中に該酸素欠損に起因するキャリアが生成されてしまうか
らである。そのため、トランジスタのしきい値電圧がマイナス方向に変動してしまうこと
があるからである。
酸化物半導体膜４０４は、結晶性を有すると好ましい。例えば、酸化物半導体膜４０３
として、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜を適用することが好ましい。
以上の工程によって、図１１（Ｄ）に示すトランジスタを作製することができる。
また、上述のトランジスタと異なる構造を有するトランジスタについて図１２（Ａ）〜
（Ｄ）を参照して説明する。なお、図１２（Ａ）〜（Ｄ）は、いわゆるエッチングストッ
プ型（チャネルストップ型、チャネル保護型ともいう）のトランジスタの作製工程を示す
断面図である。
なお、図１２（Ａ）〜（Ｄ）に示すトランジスタと、図１１（Ａ）〜（Ｄ）に示すトラ
ンジスタとの違いは、エッチングストップ膜となる絶縁膜４０８を有するか否かである。
そこで、以下では、図１１（Ａ）〜（Ｄ）と重複する説明について省略し、上述の説明を
援用するものとする。
上述した工程を行うことによって、図１２（Ａ）、（Ｂ）に示す断面図の構造を得るこ
とができる。
図１２（Ｃ）に示す絶縁膜４０８は、ゲート絶縁層４０２及び絶縁膜４０６と同様に形
成することができる。すなわち絶縁膜４０８として、加熱処理により酸素を放出する絶縁
膜を用いることが好ましい。
なお、エッチングストップ膜として機能する絶縁膜４０８を設けることで、フォトリソ
グラフィ工程などによってソース電極４０５Ａ及びドレイン電極４０５Ｂを形成する際に
、酸化物半導体膜４０４がエッチングされるのを防止することができる。
また、絶縁膜４０８は絶縁膜４０６と同様に、図１２（Ｄ）に示す絶縁膜４０６の成膜
後の第２の加熱処理によって、酸素が放出される。そのため、酸化物半導体膜４０４中の
酸素欠損を低減する効果をより高めることができる。そして、ゲート絶縁層４０２と酸化
物半導体膜４０４との界面準位密度、及び酸化物半導体膜４０４と絶縁膜４０８との界面
準位密度を低減することができるため、トランジスタのしきい値電圧のばらつきを低減さ
せ、かつ信頼性を向上させることができる。
以上の工程によって、図１２（Ｄ）に示すトランジスタを作製することができる。
図１１（Ｄ）、１２（Ｄ）に示したトランジスタによって、走査線駆動回路及び画素を
構成することができる。一例として、図４（Ａ）に示すトランジスタ１１として当該トラ
ンジスタを適用する構成について図１３を参照して説明する。具体的には、図１３（Ａ）
は、図１１（Ｄ）に示したトランジスタをトランジスタ１１として適用した場合の上面図
を示す図であり、図１３（Ｂ）は、図１２（Ｄ）に示したトランジスタをトランジスタ１
１として適用した場合の上面図である。なお、図１３（Ａ）中の線分Ｃ１−Ｃ２における
断面を示す図が図１１（Ｄ）であり、図１３（Ｂ）中の線分Ｃ１−Ｃ２における断面を示
す図が図１２（Ｄ）である。
図１３（Ａ）、（Ｂ）に示すトランジスタにおいては、図４（Ａ）に示す信号線６とし
て機能する配線の一部をトランジスタ１１のソース及びドレインの一方として利用し、走
査線４として機能する配線の一部をトランジスタ１１のゲートとして利用している。この
ように、表示装置に設けられる配線の一部を用いてトランジスタの各端子を構成すること
も可能である。
＜液晶表示装置を搭載した各種電子機器について＞
以下では、本明細書で開示される液晶表示装置を搭載した電子機器の例について図１４
を参照して説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータを示す図であり、本体２２０１、
筐体２２０２、表示部２２０３、キーボード２２０４などによって構成されている。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）を示す図であり、本体２２１１には表示部２
２１３と、外部インターフェイス２２１５と、操作ボタン２２１４等が設けられている。
また、操作用の付属品としてスタイラス２２１２がある。
図１４（Ｃ）は、電子ペーパーの一例として、電子書籍２２２０を示す図である。電子
書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐体で構成されている。筐体
２２２１および筐体２２２３は、軸部２２３７により一体とされており、該軸部２２３７
を軸として開閉動作を行うことができる。このような構成により、電子書籍２２２０は、
紙の書籍のように用いることが可能である。
筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組
み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図１４（Ｃ）では表示部２２２５）に文章を表示し、左側
の表示部（図１４（Ｃ）では表示部２２２７）に画像を表示することができる。
また、図１４（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば
、筐体２２２１は、電源２２３１、操作キー２２３３、スピーカー２２３５などを備えて
いる。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成と
してもよい。
また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可
能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジ
ットカード等の各種カードにおける表示などに適用することができる。
図１４（Ｄ）は、携帯電話機を示す図である。当該携帯電話機は、筐体２２４０および
筐体２２４１の二つの筐体で構成されている。筐体２２４１は、表示パネル２２４２、ス
ピーカー２２４３、マイクロフォン２２４４、ポインティングデバイス２２４６、カメラ
用レンズ２２４７、外部接続端子２２４８などを備えている。また、筐体２２４０は、当
該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリスロット２２５０などを備
えている。また、アンテナは筐体２２４１内部に内蔵されている。
表示パネル２２４２はタッチパネル機能を備えており、図１４（Ｄ）には映像表示され
ている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セ
ル２２４９から出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装し
ている。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成
とすることもできる。
表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能で
ある。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、
図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記
録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加
えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１４（Ｅ）は、デジタルカメラを示す図である。当該デジタルカメラは、本体２２６
１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２２６４、表示部（Ｂ）２２
６５、バッテリー２２６６などによって構成されている。
図１４（Ｆ）は、テレビジョン装置を示す図である。テレビジョン装置２２７０では、
筐体２２７１に表示部２２７３が組み込まれている。表示部２２７３により、映像を表示
することが可能である。なお、ここでは、スタンド２２７５により筐体２２７１を支持し
た構成を示している。
テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリ
モコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キ
ー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示さ
れる映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作
機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。
なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適
である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介
して有線または無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことが可能である。
１ 走査線駆動回路
２ 信号線駆動回路
３ 電流源
４ 走査線
５ 反転走査線
６ 信号線
７ 電源線
１０ 画素
１１〜１６ トランジスタ
１７ キャパシタ
１８ 有機ＥＬ素子
２０ パルス出力回路
２１〜２７ 端子
３１〜３９ トランジスタ
５０〜５３ トランジスタ
６０ 反転パルス出力回路
６１〜６３ 端子
７１〜７４ トランジスタ
８０ キャパシタ
８１ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体膜
４０４ 酸化物半導体膜
４０５Ａ ソース電極
４０５Ｂ ドレイン電極
４０６ 絶縁膜
４０８ 絶縁膜
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２１１ 本体
２２１２ スタイラス
２２１３ 表示部
２２１４ 操作ボタン
２２１５ 外部インターフェイス
２２２０ 電子書籍
２２２１ 筐体
２２２３ 筐体
２２２５ 表示部
２２２７ 表示部
２２３１ 電源
２２３３ 操作キー
２２３５ スピーカー
２２３７ 軸部
２２４０ 筐体
２２４１ 筐体
２２４２ 表示パネル
２２４３ スピーカー
２２４４ マイクロフォン
２２４５ 操作キー
２２４６ ポインティングデバイス
２２４７ カメラ用レンズ
２２４８ 外部接続端子
２２４９ 太陽電池セル
２２５０ 外部メモリスロット
２２６１ 本体
２２６３ 接眼部
２２６４ 操作スイッチ
２２６５ 表示部（Ｂ）
２２６６ バッテリー
２２６７ 表示部（Ａ）
２２７０ テレビジョン装置
２２７１ 筐体
２２７３ 表示部
２２７５ スタンド
２２７７ 表示部
２２７９ 操作キー
２２８０ リモコン操作機

Claims (6)

  1. 画素を有し、
    前記画素は、ＥＬ素子と、第１乃至第４のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第１乃至第４のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
  2. 画素を有し、
    前記画素は、ＥＬ素子と、第１乃至第４のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第３のトランジスタのゲートは、走査線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記走査線と電気的に接続され、
    前記第１乃至第４のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
  3. 画素を有し、
    前記画素は、ＥＬ素子と、キャパシタと、第１乃至第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記キャパシタと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第１乃至第６のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
  4. 画素を有し、
    前記画素は、ＥＬ素子と、キャパシタと、第１乃至第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記キャパシタと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    画像信号は、前記第２及び第５のトランジスタを介して、前記第１のトランジスタのゲートに入力され、
    前記第１乃至第６のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
  5. 画素を有し、
    前記画素は、ＥＬ素子と、キャパシタと、第１乃至第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記キャパシタと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第３のトランジスタのゲートは、走査線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記走査線と電気的に接続され、
    前記第１乃至第６のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
  6. 画素を有し、
    前記画素は、ＥＬ素子と、キャパシタと、第１乃至第６のトランジスタと、を有し、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記キャパシタと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、電源線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記ＥＬ素子と電気的に接続され、
    前記第３のトランジスタのゲートは、走査線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記走査線と電気的に接続され、
    画像信号は、前記第２及び第５のトランジスタを介して、前記第１のトランジスタのゲートに入力され、
    前記第１乃至第６のトランジスタの少なくとも１つは、Ｎチャネル型のトランジスタであり、残りは、Ｐチャネル型のトランジスタであり、
    前記Ｎチャネル型のトランジスタのチャネル形成領域に酸化物半導体を有する表示装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102308441B1 (ko) 2011-05-13 2021-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
DE112012004996T5 (de) 2011-11-30 2014-09-11 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
US9190172B2 (en) 2013-01-24 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150006732A (ko) * 2013-07-09 2015-01-19 삼성디스플레이 주식회사 구동 장치 및 이를 포함하는 표시 장치
KR102064923B1 (ko) 2013-08-12 2020-01-13 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
US9583063B2 (en) * 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102316062B1 (ko) * 2015-01-30 2021-10-22 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018122665A1 (en) * 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
JP2019061208A (ja) * 2017-09-28 2019-04-18 シャープ株式会社 表示装置
CN108564910A (zh) * 2018-03-12 2018-09-21 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN112655039A (zh) * 2018-09-21 2021-04-13 株式会社半导体能源研究所 触发器电路、驱动电路、显示面板、显示装置、输入输出装置、数据处理装置
TWI683114B (zh) * 2018-11-28 2020-01-21 友達光電股份有限公司 顯示面板
TWI713011B (zh) * 2019-08-27 2020-12-11 友達光電股份有限公司 畫素電路
KR20210077099A (ko) * 2019-12-16 2021-06-25 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN116386515A (zh) * 2021-12-30 2023-07-04 矽创电子股份有限公司 显示面板的驱动器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301290A (ja) * 2004-03-04 2005-10-27 Seiko Epson Corp 画素回路、画素回路の駆動方法及びアクティブマトリクス装置
JP2005331959A (ja) * 2004-05-20 2005-12-02 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2006146213A (ja) * 2004-11-22 2006-06-08 Samsung Sdi Co Ltd 画素回路及び発光表示装置
US20110080395A1 (en) * 2009-10-07 2011-04-07 Chung Kyung-Hoon Pixel circuit, organic electro-luminescent display apparatus using the pixel circuit and method of driving the apparatus

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5985878A (ja) 1982-11-10 1984-05-17 Daido Steel Co Ltd 水素吸蔵電極
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3402400B2 (ja) * 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US6229506B1 (en) * 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
JP3279238B2 (ja) * 1997-12-01 2002-04-30 株式会社日立製作所 液晶表示装置
US6777716B1 (en) * 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
EP1130565A4 (en) 1999-07-14 2006-10-04 Sony Corp ATTACK CIRCUIT AND DISPLAY INCLUDING THE SAME, PIXEL CIRCUIT, AND ATTACK METHOD
US7379039B2 (en) 1999-07-14 2008-05-27 Sony Corporation Current drive circuit and display device using same pixel circuit, and drive method
KR100325874B1 (ko) * 2000-04-26 2002-03-07 김순택 박막트랜지스터 표시장치의 구동방법
TW582005B (en) 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
JP2003101394A (ja) * 2001-05-29 2003-04-04 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP3810725B2 (ja) 2001-09-21 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
US7365713B2 (en) * 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP4498669B2 (ja) * 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
US7050036B2 (en) * 2001-12-12 2006-05-23 Lg.Philips Lcd Co., Ltd. Shift register with a built in level shifter
JP3944394B2 (ja) * 2002-01-08 2007-07-11 株式会社日立製作所 表示装置
JP4610843B2 (ja) * 2002-06-20 2011-01-12 カシオ計算機株式会社 表示装置及び表示装置の駆動方法
KR100910562B1 (ko) * 2002-12-17 2009-08-03 삼성전자주식회사 표시 장치의 구동 장치
JP4344698B2 (ja) * 2002-12-25 2009-10-14 株式会社半導体エネルギー研究所 補正回路を備えたデジタル回路及びそれを有する電子機器
JP4425547B2 (ja) * 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
US7710379B2 (en) * 2003-09-01 2010-05-04 Semiconductor Energy Laboratory Co., Ltd Display device and method thereof
KR100514182B1 (ko) * 2003-09-08 2005-09-13 삼성에스디아이 주식회사 유기전계발광표시장치
KR100649245B1 (ko) * 2003-11-29 2006-11-24 삼성에스디아이 주식회사 역다중화 장치 및 이를 이용한 디스플레이 장치
JP4203656B2 (ja) 2004-01-16 2009-01-07 カシオ計算機株式会社 表示装置及び表示パネルの駆動方法
US7289594B2 (en) * 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR100560452B1 (ko) * 2004-04-29 2006-03-13 삼성에스디아이 주식회사 발광 표시 패널 및 발광 표시 장치
ATE414314T1 (de) * 2004-05-25 2008-11-15 Samsung Sdi Co Ltd Zeilenabtasttreiber für eine oled-anzeige
KR100578843B1 (ko) 2004-05-25 2006-05-11 삼성에스디아이 주식회사 표시 장치 및 그 구동 방법
JP2006011251A (ja) * 2004-06-29 2006-01-12 Seiko Epson Corp 電気光学装置、その駆動方法および電子機器
KR100673760B1 (ko) * 2004-09-08 2007-01-24 삼성에스디아이 주식회사 발광 표시장치
KR100599657B1 (ko) * 2005-01-05 2006-07-12 삼성에스디아이 주식회사 표시 장치 및 그 구동 방법
US7948466B2 (en) * 2005-04-15 2011-05-24 Chimei Innolux Corporation Circuit structure for dual resolution design
US7928938B2 (en) * 2005-04-19 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory circuit, display device and electronic apparatus
TWI429327B (zh) * 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
KR101169053B1 (ko) * 2005-06-30 2012-07-26 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR100729099B1 (ko) 2005-09-20 2007-06-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
JP5160748B2 (ja) * 2005-11-09 2013-03-13 三星ディスプレイ株式會社 発光表示装置
KR100748321B1 (ko) * 2006-04-06 2007-08-09 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 표시장치
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
KR101196711B1 (ko) * 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
KR100749423B1 (ko) 2006-08-09 2007-08-14 삼성에스디아이 주식회사 유기발광표시장치 및 유기발광표시장치의 검사회로구동방법
KR100805608B1 (ko) * 2006-08-30 2008-02-20 삼성에스디아이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5525685B2 (ja) 2006-10-17 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI511116B (zh) 2006-10-17 2015-12-01 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
KR101384283B1 (ko) * 2006-11-20 2014-04-11 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
JP2008250093A (ja) * 2007-03-30 2008-10-16 Sony Corp 表示装置およびその駆動方法
US8803781B2 (en) 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
FR2920907B1 (fr) * 2007-09-07 2010-04-09 Thales Sa Circuit de commande des lignes d'un ecran plat a matrice active.
US7852301B2 (en) * 2007-10-12 2010-12-14 Himax Technologies Limited Pixel circuit
JP5151585B2 (ja) * 2008-03-18 2013-02-27 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
KR101286539B1 (ko) * 2008-04-15 2013-07-17 엘지디스플레이 주식회사 쉬프트 레지스터
JP5141363B2 (ja) 2008-05-03 2013-02-13 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
JP4816686B2 (ja) * 2008-06-06 2011-11-16 ソニー株式会社 走査駆動回路
JP2010008523A (ja) * 2008-06-25 2010-01-14 Sony Corp 表示装置
FR2934919B1 (fr) 2008-08-08 2012-08-17 Thales Sa Registre a decalage a transistors a effet de champ.
JP5188382B2 (ja) * 2008-12-25 2013-04-24 三菱電機株式会社 シフトレジスタ回路
KR101752640B1 (ko) * 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI529942B (zh) * 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
US8390611B2 (en) * 2009-08-18 2013-03-05 Chimei Innolux Corporation Image display system and gate driver circuit
JP5700626B2 (ja) 2009-09-04 2015-04-15 株式会社半導体エネルギー研究所 Ｅｌ表示装置
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
TWI420452B (zh) * 2009-09-22 2013-12-21 Hannstar Display Corp 用於顯示面板之移位暫存器
US9076394B2 (en) * 2010-02-15 2015-07-07 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display device, television receiver
CN103038813B (zh) 2010-05-25 2016-07-27 株式会社半导体能源研究所 液晶显示装置及其驱动方法
US8537086B2 (en) 2010-06-16 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
US9286848B2 (en) 2010-07-01 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
US8988337B2 (en) 2010-07-02 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
JP2012048220A (ja) 2010-07-26 2012-03-08 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその駆動方法
US9275585B2 (en) 2010-12-28 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Driving method of field sequential liquid crystal display device
US8922464B2 (en) * 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
KR102308441B1 (ko) * 2011-05-13 2021-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101881853B1 (ko) * 2012-02-29 2018-07-26 삼성디스플레이 주식회사 에미션 구동 유닛, 에미션 구동부 및 이를 포함하는 유기 발광 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301290A (ja) * 2004-03-04 2005-10-27 Seiko Epson Corp 画素回路、画素回路の駆動方法及びアクティブマトリクス装置
JP2005331959A (ja) * 2004-05-20 2005-12-02 Samsung Electronics Co Ltd 表示装置及びその駆動方法
JP2006146213A (ja) * 2004-11-22 2006-06-08 Samsung Sdi Co Ltd 画素回路及び発光表示装置
US20110080395A1 (en) * 2009-10-07 2011-04-07 Chung Kyung-Hoon Pixel circuit, organic electro-luminescent display apparatus using the pixel circuit and method of driving the apparatus

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