JP2020053484A - 半導体装置及びその製造方法 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
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Abstract

【課題】バンプの接合強度を向上可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、絶縁層と、前記絶縁層内に設けられた導電部材と、前記絶縁層の第１面上に配置され、前記導電部材に接続されたチップと、前記導電部材に、抵抗率が前記導電部材の抵抗率よりも高いバリア層を介して接続され、少なくとも一部が前記絶縁層の第２面から突出した電極と、を備える。【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
従来より、プリント基板上にメモリチップを複数枚積層し、樹脂によってモールドした半導体装置が製造されている。プリント基板の下面にはバンプが接合され、このバンプを介して、半導体装置が電子機器等に実装される。一方、近年、半導体装置の低背化が要求されているため、プリント基板の替わりに再配線層を用いる技術が提案されている。再配線層の上面にはメモリチップが搭載され、再配線層の下面にはバンプが接合される。
特開２００７−１８０５２９号公報
実施形態の目的は、バンプの接合強度を向上可能な半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、絶縁層と、前記絶縁層内に設けられた導電部材と、前記絶縁層の第１面上に配置され、前記導電部材に接続されたチップと、前記導電部材に、抵抗率が前記導電部材の抵抗率よりも高いバリア層を介して接続され、少なくとも一部が前記絶縁層の第２面から突出した電極と、を備える。
実施形態に係る半導体装置の製造方法は、支持基板上に、剥離層、第１バリア層、導電層及び第２バリア層を形成する工程と、前記第２バリア層上に、第１開口部が形成された第１絶縁層を形成する工程と、前記第１絶縁層をマスクとしてエッチングを施すことにより、前記第２バリア層に前記第１開口部に連通された第２開口部を形成する工程と、前記第２開口部内及び前記第１開口部の下部内に電極を形成する工程と、前記第１開口部の上部の内面上に、第３バリア層を形成する工程と、前記第１開口部の上部内に第１ビアを形成すると共に、前記第１絶縁層上に、抵抗率が前記第３バリア層の抵抗率よりも低い配線を形成する工程と、前記配線上に、第３開口部が形成された第２絶縁層を形成する工程と、前記第３開口部内に、前記配線に接続される第２ビアを形成する工程と、前記第２ビアにチップを接続する工程と、前記剥離層を除去することにより、前記支持基板を除去する工程と、前記第１バリア層、前記導電層及び前記第２バリア層を除去する工程と、を備える。
実施形態に係る半導体装置を示す断面図である。 図１の領域Ａを示す一部拡大断面図である。 図１の領域Ｂを示す一部拡大断面図である。 バンプが接合された実施形態に係る半導体装置を示す断面図である。 図４の領域Ｃを示す一部拡大断面図である。 （ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）は実施形態に係る半導体装置の製造方法を示す断面図であり、（ｂ）は（ａ）の領域Ｄを示す一部拡大断面図である。 （ａ）は実施形態に係る半導体装置の製造方法を示す断面図であり、（ｂ）は（ａ）の領域Ｅを示す一部拡大断面図である。 比較例に係る半導体装置を示す断面図である。
以下、実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、図１の領域Ａを示す一部拡大断面図である。
図３は、図１の領域Ｂを示す一部拡大断面図である。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、再配線層１０が設けられている。再配線層１０においては、母材として、例えば有機材料からなる絶縁層１１が設けられており、概ね絶縁層１１内に、下部導電部材１２及び上部導電部材１３が設けられている。下部導電部材１２及び上部導電部材１３は、例えば銅（Ｃｕ）等の金属材料によって形成されている。下部導電部材１２は再配線層１０の下段に配置されており、上部導電部材１３は再配線層１０の上段に配置されている。
下部導電部材１２の下部はビア１４であり、上部は配線１５である。ビア１４及び配線１５は一体的に形成されている。ビア１４は上下方向に延び、配線１５は水平方向に延びている。ビア１４及び配線１５は、絶縁層１１内に配置されている。
上部導電部材１３の下部はビア１６であり、上部はパッド１７である。ビア１６及びパッド１７は一体的に形成されている。ビア１６は上下方向に延び、パッド１７は水平面に沿って拡がっている。ビア１６は絶縁層１１内に配置されている。パッド１７は絶縁層１１の上面１１ｆ上に配置されている。上方から見て、一般的に、ビア１６の位置はビア１４の位置とは異なるが、重なっている部分があってもよい。
再配線層１０には、更に、それぞれ複数の電極１８及び電極１９が設けられている。電極１８及び１９は例えばニッケル（Ｎｉ）を含み、例えば、純ニッケルからなる。電極１８は、ビア１４の下面上に設けられている。電極１９は、パッド１７の上面上に配置されている。上下方向から見て、電極１８及び１９の形状は、円形でもよく、四角形でもよく、四角形以外の多角形でもよい。
また、半導体装置１においては、絶縁層１１の上面１１ｆ上に複数の半導体チップ３０が設けられており、上下方向に沿って積層されている。半導体チップ３０は、例えば、３次元ＮＡＮＤ型のメモリチップである。
再配線層１０の電極１９と最下段の半導体チップ３０とは、マイクロバンプ３１により接合されている。電極１９とマイクロバンプ３１との間には、半田成分及びニッケルを含む金属間化合物層４４が形成されている。また、隣り合う半導体チップ３０同士は、マイクロバンプ３２により接合されている。なお、本明細書において「接合されている」とは、機械的に連結されていると共に電気的に接続されている状態をいう。各半導体チップ３０内には貫通ビア（図示せず）が設けられており、下方のマイクロバンプ３１又は３２を介して再配線層１０から入力された信号を、半導体チップ３０のメモリセル及びより上段の半導体チップ３０に伝達する。
再配線層１０上には、樹脂部材３６が設けられている。樹脂部材３６は樹脂材料からなり、積層された半導体チップ３０、マイクロバンプ３１及び３２を覆っている。
再配線層１０の下面には、制御用チップ４１が搭載されている。制御用チップ４１は、マイクロバンプ４２を介して、再配線層１０の電極１８に接合されている。すなわち、複数の電極１８のうちの一部はマイクロバンプ４２を介して制御用チップ４１に接合されている。マイクロバンプ４２は、例えば半田からなる。電極１８とマイクロバンプ４２との間には、半田成分及びニッケルを含む金属間化合物層４４が形成されている。なお、再配線層１０と制御用チップ４１との間には、マイクロバンプ４２を覆う樹脂部材が設けられていてもよい。
図１〜図３に示すように、ビア１４の下面上及び側面上、並びに、配線１５の下面上には、チタン（Ｔｉ）層２１が連続的に設けられている。従って、ビア１４と絶縁層１１との間には、チタン層２１が介在している。また、配線１５の下面と絶縁層１１との間にも、チタン層２１が介在している。下部導電部材１２とチタン層２１との間には、銅層２２が設けられている。ビア１４は、銅層２２及びチタン層２１を介して、電極１８に接続されている。
ビア１６の下面上及び側面上、並びに、パッド１７の下面上には、チタン層２３が設けられている。上部導電部材１３とチタン層２３との間には、銅層２４が設けられている。ビア１６は、銅層２４及びチタン層２３を介して配線１５に接続されている。これにより、ビア１６は配線１５を介してビア１４に接続されている。
図３に示すように、電極１８の上部１８ｂは絶縁層１１内に配置されており、下部１８ａは絶縁層１１の下面１１ｒから突出している。下面１１ｒからの下部１８ａの突出量は、例えば、１００ｎｍ（ナノメートル）程度である。マイクロバンプ４２が接合されていない電極１８の下部１８ａの露出面上には、金層２５が設けられている。金層２５の厚さは、例えば、５０ｎｍ程度である。
半導体装置１においては、各半導体チップ３０が、貫通ビア（図示せず）、マイクロバンプ３２及び３１、電極１９、パッド１７、ビア１６、銅層２４、チタン層２３、配線１５、ビア１４、銅層２２、チタン層２１及び電極１８を介して、外部に接続される。そして、制御用チップ４１は、例えば、複数の半導体チップ３０と外部との間の信号のやりとりを制御するインターフェイスとして機能すると共に、これらの半導体チップ３０の動作を制御するコントローラーとして機能する。
次に、半導体装置１にバンプを接合した場合について説明する。
図４は、バンプが接合された本実施形態に係る半導体装置を示す断面図である。
図５は、図４の領域Ｃを示す一部拡大断面図である。
図４及び図５に示すように、マイクロバンプ４２が接合されていない電極１８に、バンプ４６を接合する。バンプ４６は半田からなる。半田は、例えば、錫（Ｓｎ）、銀（Ａｇ）及び銅を含む。バンプ４６及びマイクロバンプ４２の融点は、マイクロバンプ３１及び３２の融点よりも低い。このため、マイクロバンプ４２及びバンプ４６の接合に際して、マイクロバンプ３１及び３２が再溶融することを回避できる。
バンプ４６の直径はマイクロバンプ３１、３２及び４２の直径よりも大きく、例えば３００μｍ（ミクロン）である。バンプ４６は、電極１８の下部１８ａの下面及び側面に接触し、下面及び側面の少なくとも一部、例えば略全体を覆う。また、バンプ４６を電極１８に接合する際の熱によって金層２５はバンプ４６内に拡散して消失する。そして、電極１８とバンプ４６との間には、半田材料とニッケルを主成分とする金属間化合物層４５が形成される。金属間化合物層４４及び４５は、例えば、ニッケル、錫及び銅を含み、例えば、Ｎｉ３Ｓｎ４、Ｃｕ６Ｓｎ５、又は、Ｃｕ３Ｓｎ等を含む。金属間化合物層４４及び４５の厚さは、接合の時間と温度に依存するが、概ね１μｍ程度である。金属間化合物層４４及び４５は、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）による断面観察、又は、断面観察とＥＤＸ（energy dispersive X-ray spectroscopy：エネルギー分散型Ｘ線分光法）による組成分析により、検出することができる。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９、図１０、図１１、図１２（ａ）及び（ｂ）、図１３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１２（ｂ）は図１２（ａ）の領域Ｄを示す一部拡大断面図である。
図１３（ｂ）は図１３（ａ）の領域Ｅを示す一部拡大断面図である。
先ず、図６（ａ）に示すように、支持基板１００を用意する。支持基板１００は、例えば、シリコンウェーハ又はガラス基板である。次に、支持基板１００の上面上に剥離層１０１を形成する。剥離層１０１は、例えば、特定の薬液に溶解可能な有機材料、または光照射によって分解反応を生じる有機材料、又は、一定以上の応力印加で剥離を生じる有機材料若しくは無機材料である。
次に、剥離層１０１上にチタン層１０２（第１バリア層）を連続的に形成し、その上に銅層１０３（導電層）を連続的に形成し、その上にチタン層１０４（第２バリア層）を連続的に形成する。チタン層１０２は剥離層１０１との密着性が高い。チタン層１０２、銅層１０３及びチタン層１０４により、シード層１０５が構成される。
次に、図６（ｂ）に示すように、シード層１０５上に、例えば有機材料からなる絶縁層１１ａ（第１絶縁層）を形成する。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ａにビアホール１１ｂ（第１開口部）を形成する。ビアホール１１ｂの底面には、シード層１０５が露出する。
次に、図６（ｃ）に示すように、例えばエッチングを施すことにより、チタン層１０４における絶縁層１１ａに覆われていない部分を除去する。この結果、チタン層１０４に開口部１０４ａ（第２開口部）が形成されて、銅層１０３が露出する。チタン層１０４における絶縁層１１ａに覆われている部分は残留する。
次に、図６（ｄ）に示すように、シード層１０５を介して電解めっきを施すことにより、ニッケルを堆積させる。これにより、チタン層１０４の開口部１０４ａ内及びビアホール１１ｂの下部内に電極１８が形成される。銅層１０３は導電性が高いため、めっき厚の均一性を高めることができる。電極１８のうち、開口部１０４ａ内に配置された部分が下部１８ａとなり、ビアホール１１ｂの下部内に配置された部分が上部１８ｂとなる。
次に、図７（ａ）に示すように、例えばスパッタ法により、全面にチタンを堆積させて、チタン層２１（第３バリア層）を形成する。次に、例えばスパッタ法により、全面に銅を堆積させて、銅層２２を形成する。チタン層２１及び銅層２２は、絶縁層１１ａの上面上、ビアホール１１ｂの上部の側面上、及び、電極１８の上面上に連続的に形成される。
次に、図７（ｂ）に示すように、銅層２２上にレジストパターン１０６を形成する。レジストパターン１０６には、リソグラフィ法により、開口部１０６ａを形成する。開口部１０６ａの底面には、ビアホール１１ｂが位置するようにする。これにより、開口部１０６ａはビアホール１１ｂに連通する。
次に、図７（ｃ）に示すように、銅層２２を介して銅を電解めっきすることにより、開口部１０６ａ内に下部導電部材１２を形成する。下部導電部材１２は銅層２２と一体化する。下部導電部材１２のうち、ビアホール１１ｂの上部内に埋め込まれた部分がビア１４となり、絶縁層１１ａ上に堆積された部分が配線１５となる。ビア１４は銅層２２及びチタン層２１を介して電極１８に接続される。
次に、図７（ｄ）に示すように、レジストパターン１０６を除去する。これにより、銅層２２におけるレジストパターン１０６に覆われていた部分が露出する。
次に、図８（ａ）に示すように、例えばエッチングを施すことにより、銅層２２及びチタン層２１における下部導電部材１２に覆われていない部分を除去する。この結果、絶縁層１１ａが再び露出する。一方、銅層２２及びチタン層２１における下部導電部材１２に覆われている部分は残留する。
次に、図８（ｂ）に示すように、絶縁層１１ａ及び下部導電部材１２上に、例えば有機材料からなる絶縁層１１ｃ（第２絶縁層）を形成する。絶縁層１１ａ及び絶縁層１１ｃにより、絶縁層１１が形成される。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ｃにビアホール１１ｄ（第３開口部）を形成する。ビアホール１１ｄの底面には、下部導電部材１２の配線１５が露出する。以後、絶縁層１１ａ及び絶縁層１１ｃを区別せずに、絶縁層１１として示す。
次に、図８（ｃ）に示すように、例えばスパッタ法により、全面にチタンを堆積させて、チタン層２３を形成する。次に、例えばスパッタ法により、全面に銅を堆積させて、銅層２４を形成する。チタン層２３及び銅層２４は、絶縁層１１の上面上、及び、ビアホール１１ｄの内面上に連続的に形成される。
次に、銅層２４上にレジストパターン１０８を形成する。レジストパターン１０８には、リソグラフィ法により、開口部１０８ａを形成する。開口部１０８ａの底面には、ビアホール１１ｄが位置するようにする。これにより、開口部１０８ａはビアホール１１ｄに連通する。
次に、図８（ｄ）に示すように、銅層２４を介して、銅の電解めっきを施すことにより、開口部１０８ａ内に上部導電部材１３を形成する。上部導電部材１３は銅層２４と一体化する。上部導電部材１３のうち、ビアホール１１ｄ内に埋め込まれた部分がビア１６となり、絶縁層１１上に堆積された部分がパッド１７となる。ビア１６は銅層２４及びチタン層２３を介して配線１５に接続される。次に、上部導電部材１３を介してニッケルを電解めっきすることにより、上部導電部材１３のパッド１７上にニッケルからなる電極１９を形成する。次に、電極１９上に貴金属、例えば金の置換めっきを行う。これにより、電極１９からニッケルの一部が溶出すると共に、金が析出する。この結果、電極１９の上面上に金層１０９が形成される。
次に、レジストパターン１０８（図８（ｃ）参照）を除去する。これにより、銅層２４におけるレジストパターン１０８に覆われていた部分が露出する。また、パッド１７、電極１９及び金層１０９が銅層２４から突出する。
次に、例えばエッチングを施すことにより、銅層２４及びチタン層２３における上部導電部材１３に覆われていない部分を除去する。この結果、絶縁層１１が再び露出する銅層２４及びチタン層２３における上部導電部材１３に覆われている部分は残留する。
次に、図９に示すように、電極１９の上面にマイクロバンプ３１を介して半導体チップ３０を接合する。このとき、金層１０９はマイクロバンプ３１内に拡散して消失すると共に、新たに銅、錫およびニッケルを主成分とする金属間化合物層４４（図２参照)が形成される。次に、この半導体チップ３０上に、複数の半導体チップ３０をマイクロバンプ３２を介して積層する。これにより、絶縁層１１上に複数の半導体チップ３０が積層される。複数の半導体チップ３０は、マイクロバンプ３２及び３１、電極１９を介して、パッド１７に接続される。なお、予めマイクロバンプ３２を介して相互に接合させた複数の半導体チップ３０からなる積層体を、マイクロバンプ３１を介して電極１９に接合してもよい。
次に、図１０に示すように、絶縁層１１上に、複数の半導体チップ３０からなる積層体を覆うように樹脂材料を成形封止し、例えば２００℃以下の温度で熱硬化させることにより、樹脂部材３６を形成する。
次に、図１１に示すように、例えば薬液を用いて溶解させることにより、若しくは光照射で分解することにより、剥離層１０１（図１０参照）を除去する。又は、剥離層１０１の密着力を上回る力で支持基板１００（図１０参照）を剥離層１０１から引き剥がす。これにより、支持基板１００が除去されて、シード層１０５が露出する。
次に、図１２（ａ）及び（ｂ）に示すように、シード層１０５（図１１（ａ）及び（ｂ）参照）、すなわち、チタン層１０２、銅層１０３及びチタン層１０４を除去する。これにより、絶縁層１１及び電極１８の下部１８ａが露出する。このとき、チタン層１０４の厚さ分だけ、電極１８の下部１８ａが絶縁層１１の下面１１ｒから突出する。
次に、図１３（ａ）及び（ｂ）に示すように、貴金属、例えば金の置換めっきを行う。これにより、電極１８の下部１８ａからニッケルの一部が溶出すると共に、金が析出する。この結果、電極１８の下部１８ａの側面上及び下面上に金層２５が形成される。以上の工程により、再配線層１０が形成される。
次に、図１及び図２に示すように、一部の電極１８に、マイクロバンプ４２を介して、制御用チップ４１を接合する。この接合時の加熱により、金層２５はマイクロバンプ４２内に拡散して消失する。また、電極１８の下部１８ａとマイクロバンプ４２との間には、銅、錫およびニッケルを主成分とする金属間化合物層４４が形成される。なお、再配線層１０と制御用チップ４１との間に、マイクロバンプ４２を覆うように、樹脂部材を形成してもよい。
次に、ダイシングを行い、再配線層１０及び樹脂部材３６を切断する。これにより、複数の半導体装置１が製造される。半導体装置１の構成は、図１〜図３に示したとおりである。
次に、本実施形態の効果について説明する。
本実施形態においては、図６（ａ）〜図１０に示す工程において、支持基板１００上に再配線層１０、半導体チップ３０、樹脂部材３６等からなる構造体を形成した後、図１１に示す工程において、支持基板１００を除去している。これにより、再配線層１０を介して半導体チップ３０をバンプ４６に接続することができる。この結果、プリント基板を用いる場合と比較して、半導体装置１の低背化を図ることができる。
また、本実施形態においては、図６（ａ）に示す工程においてチタン層１０４を形成し、図６（ｃ）に示す工程においてチタン層１０４に開口部１０４ａを形成し、図６（ｄ）に示す工程において開口部１０４ａ内に電極１８の下部１８ａを形成し、図１２に示す工程においてチタン層１０４を除去している。これにより、図１及び図３に示すように、完成後の半導体装置１においては、チタン層１０４の厚さの分だけ、電極１８の下部１８ａが絶縁層１１の下面１１ｒから突出する。
この結果、図４及び図５に示すように、バンプ４６を電極１８に接合したときに、バンプ４６が電極１８の側面を覆うように接合される。このため、バンプ４６に対して電極１８のアンカーとして作用し、バンプ４６と電極１８との接合力が強くなる。特に、剪断力、すなわち、水平方向の力に対する耐性が向上する。また、バンプ４６の露出面の全体が凸面となり、バンプ４６にくびれ等の凹部が形成されない。このため、バンプ４６に凹部を起点としたクラックが生じることを回避できる。この結果、バンプ４６の信頼性が向上する。
更に、本実施形態においては、図６（ｂ）〜図１１に示す工程において、銅層１０３と絶縁層１１との間にチタン層１０４が介在している。絶縁層１１は有機材料からなり、チタンは有機材料に対して密着性が高いため、銅層１０３と絶縁層１１とは密着性が高い。このため、半導体装置１は製造安定性が高い。一方、有機材料と銅とは密着性が低いため、仮に、絶縁層１１と銅層１０３が直接接触していると、界面で剥離する可能性がある。
更にまた、本実施形態においては、絶縁層１１と下部導電部材１２との間にチタン層２１を設けると共に、絶縁層１１と上部導電部材１３との間にチタン層２３を設けている。これにより、下部導電部材１２及び上部導電部材１３が絶縁層１１から剥離することを抑制できる。
なお、下部導電部材１２及び上部導電部材１３の材料は銅には限定されないが、バンプ４６と半導体チップ３０との間に抵抗を抑えるために、導電性が高い材料であることが好ましい。また、本実施形態においては、バリア層としてチタン層２１及び２３を設ける例を示したが、これには限定されず、他の材料からなる層を設けてもよい。但し、バリア層の材料は有機材料との密着性が高いことが好ましい。一般的に表現すると、下部導電部材１２及び上部導電部材１３の材料はバリア層の材料よりも抵抗率が低く、バリア層の材料は下部導電部材１２及び上部導電部材１３の材料よりも有機材料に対する密着性が高いことが好ましい。経験的には，融点が高い金属ほど有機材料との密着性が高い傾向があるため、例えば、バリア層の材料は銅よりも融点が高い金属材料とすることができる。
また、必要に応じて、制御用チップ４１を接合した後、ダイシングする前に、制御用チップ４１と接合していない電極１８に、バンプ４６となるはんだボールを供給し、加熱して接合してもよい。この接合時の加熱により、金層２５はバンプ４６内に拡散して消失する。また、電極１８の下部１８ａとバンプ４６との間には、銅、錫およびニッケルを主成分とする金属間化合物４５が形成される。これにより、バンプ４６付きの半導体装置１を製造することができる。
次に、比較例について説明する。
図１４は、比較例に係る半導体装置を示す断面図である。
図１４は、図１の領域Ｂに相当する部分を示す。
図１４に示すように、本比較例に係る半導体装置１１１においては、電極１１８の下面が絶縁層１１の下面１１ｒから凹んだ位置にある。このため、電極１１８にバンプ１４６を接合すると、バンプ１４６における下面１１ｒの延長面上に、くびれ１４６ａが形成されることがある。この結果、バンプ１４６に例えば水平方向の剪断力が印加されると、くびれ１４６ａを起点としてクラックが生成し、バンプ１４６が破断してしまうことがある。このため、半導体装置１１１はバンプ１４６の信頼性が低い。
以上説明した実施形態によれば、バンプの接合強度を向上可能な半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：再配線層
１１、１１ａ、１１ｃ：絶縁層
１１ｂ、１１ｄ：ビアホール
１１ｆ：上面
１１ｒ：下面
１２：下部導電部材
１３：上部導電部材
１４：ビア
１５：配線
１６：ビア
１７：パッド
１８：電極
１８ａ：下部
１８ｂ：上部
１９：電極
２１：チタン層
２２：銅層
２３：チタン層
２４：銅層
２５：金層
３０：半導体チップ
３１、３２：マイクロバンプ
３６：樹脂部材
４１：制御用チップ
４２：マイクロバンプ
４４、４５：金属間化合物層
４６：バンプ
１００：支持基板
１０１：剥離層
１０２：チタン層
１０３：銅層
１０４：チタン層
１０４ａ：開口部
１０５：シード層
１０６：レジストパターン
１０６ａ：開口部
１０８：レジストパターン
１０８ａ：開口部
１０９：金層
１１１：半導体装置
１１８：電極
１４６：バンプ
１４６ａ：くびれ

Claims (10)

  1. 絶縁層と、
    前記絶縁層内に設けられた導電部材と、
    前記絶縁層の第１面上に配置され、前記導電部材に接続されたチップと、
    前記導電部材に、抵抗率が前記導電部材の抵抗率よりも高いバリア層を介して接続され、少なくとも一部が前記絶縁層の第２面から突出した電極と、
    を備えた半導体装置。
  2. 前記電極に接合されたバンプをさらに備えた請求項１記載の半導体装置。
  3. 前記バンプは前記電極の側面を覆っている請求項２記載の半導体装置。
  4. 前記電極はニッケルを含む請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記バリア層は前記絶縁層と前記導電部材との間に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記導電部材は、
    前記チップに接続された第１ビアと、
    前記電極に接続された第２ビアと、
    前記第１ビアと前記第２ビアとの間に接続された配線と、
    を有し、
    前記バリア層は、少なくとも、前記第２ビアの下面上及び側面上、並びに、前記配線の下面上に配置され、前記第２ビアは前記バリア層を介して前記電極に接続された請求項１〜５のいずれか１つに記載の半導体装置。
  7. 支持基板上に、剥離層、第１バリア層、導電層及び第２バリア層を形成する工程と、
    前記第２バリア層上に、第１開口部が形成された第１絶縁層を形成する工程と、
    前記第１絶縁層をマスクとしてエッチングを施すことにより、前記第２バリア層に前記第１開口部に連通された第２開口部を形成する工程と、
    前記第２開口部内及び前記第１開口部の下部内に電極を形成する工程と、
    前記第１開口部の上部の内面上に、第３バリア層を形成する工程と、
    前記第１開口部の上部内に第１ビアを形成すると共に、前記第１絶縁層上に、抵抗率が前記第３バリア層の抵抗率よりも低い配線を形成する工程と、
    前記配線上に、第３開口部が形成された第２絶縁層を形成する工程と、
    前記第３開口部内に、前記配線に接続される第２ビアを形成する工程と、
    前記第２ビアにチップを接続する工程と、
    前記剥離層を除去することにより、前記支持基板を除去する工程と、
    前記第１バリア層、前記導電層及び前記第２バリア層を除去する工程と、
    を備えた半導体装置の製造方法。
  8. 前記電極にバンプを接合する工程をさらに備えた請求項７記載の半導体装置の製造方法。
  9. 前記電極を形成する工程は、前記導電層を介して電解めっきを施す工程を有した請求項７または８に記載の半導体装置の製造方法。
  10. 前記第１ビア及び前記配線を形成する工程は、前記導電層を介して電解めっきを施す工程を有した請求項７〜９のいずれか１つに記載の半導体装置の製造方法。
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