JP2018056513A - 電子部品 - Google Patents

Abstract

【課題】インダクタのインダクタンス値の製造ばらつきを低減できる電子部品を提供する。【解決手段】本発明の電子部品１０は、フェライトセラミックスを材料とする複数の絶縁体層が積層方向に積層された構造を有し、かつ、磁性領域Ｒ１、Ｒ２及び低透磁率領域を有する積層体１２と、積層体１２に設けられ、かつ、積層方向から見たときに、所定方向に巻く螺旋形状を有するインダクタと、を備えている。インダクタは、積層方向に並ぶ複数のインダクタ導体層１８ａ〜１８ｄを含んでいる。複数のインダクタ導体層は、積層方向の最も一方側に位置する第１のインダクタ導体層１８ａ及び積層方向の最も他方側に位置する第２のインダクタ導体層１８ｄを含んでおり、第１のインダクタ導体層１８ａの表面から第１のインダクタ導体層の厚みの１／４の距離までの領域ｒ１は、低透磁率領域である。【選択図】図３

Description

本発明は、電子部品、特に、インダクタを備えた電子部品に関する。

従来の電子部品に関する発明としては、例えば、特許文献１に記載の積層インダクタが知られている。該積層インダクタは、複数の絶縁層及び複数の導体パターンを備えている。複数の絶縁層は、積層されることにより、直方体状の本体を構成している。複数の絶縁層の材料は、磁性材料（Ｎｉ−Ｃｕ−Ｚｎフェライト）である。また、複数の導体パターンは、複数の絶縁層の主面上に設けられている。複数の導体パターンは、絶縁層を貫通するスルーホールにより接続されている。これにより、螺旋状のコイルが形成されている。

特開平６−２１５９４７号公報

ところで、本願発明者は、特許文献１に記載の積層インダクタでは、コイルのインダクタンス値に製造ばらつきが発生することを発見した。そして、本願発明者は、コイルのインダクタンス値の製造ばらつきの原因を検討したところ、以下の理由に到達した。積層インダクタの製造工程では、複数の絶縁層を積層・圧着して未焼成の積層体を形成する。その後、未焼成の積層体を焼成する。積層体の焼成では、絶縁層及び導体パターンが収縮する。絶縁層の収縮率の方が導体パターンの収縮率よりも大きい。積層体内の各部において収縮率が異なると、焼成後の積層体内では残留応力が発生する。残留応力は、絶縁層の材料である磁性材料の透磁率を変化（低下）させる。そして、残留応力の大きさや分布は積層インダクタ毎にばらつくので、磁性材料の透磁率の変化量も積層インダクタ毎にばらつく。その結果、特許文献１に記載の積層インダクタでは、コイルのインダクタンス値に製造ばらつきが発生する。

そこで、本発明の目的は、インダクタのインダクタンス値の製造ばらつきを低減できる電子部品を提供することである。

本発明の第１の形態である電子部品は、フェライトセラミックスを材料とする複数の絶縁体層が積層方向に積層された構造を有し、かつ、磁性領域及び該磁性領域よりも低い透磁率を有する低透磁率領域を有する積層体と、前記積層体に設けられ、かつ、前記積層方向から見たときに、所定方向に巻く螺旋形状を有するインダクタと、を備えており、前記インダクタは、前記積層方向に並ぶ複数のインダクタ導体層を含んでおり、前記複数のインダクタ導体層は、前記積層方向の最も一方側に位置する第１のインダクタ導体層、及び、該積層方向の最も他方側に位置する第２のインダクタ導体層を含んでおり、前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１／４の距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１／４の距離までの領域は、前記低透磁率領域であること、を特徴とする。

本発明の第２の形態に係る電子部品は、フェライトセラミックスを材料とする複数の絶縁体層が積層方向に積層された構造を有し、かつ、磁性領域及び低透磁率領域を有する積層体と、前記積層体に設けられているインダクタと、を備えており、前記インダクタは、線状をなす１つのインダクタ導体層のみを含んでおり、前記インダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域は、前記低透磁率領域であること、を特徴とする。

本発明によれば、インダクタのインダクタンス値の製造ばらつきを低減できる。

電子部品１０，１０ａ〜１０ｇの外観斜視図である。 一実施形態に係る電子部品１０の積層体１２の分解斜視図である。 図１の電子部品１０のＡ−Ａ線における断面構造図である。 電子部品１０に相当するモデルに発生する残留応力の大きさを色で示した図である。 第１のモデルに発生する残留応力の大きさを色で示した図である。 Ｎｉの検出結果を示した画像である。 図６の画像におけるＮｉの検出率と図６の上下方向の位置との関係を示したグラフである。 第２のサンプル、第３のサンプル及び第４のサンプルのインダクタンス値及びインダクタンス値のばらつきを示したグラフである。 比率Ｅと応力Ｆ１〜Ｆ４の平均値との関係を示したグラフである。 図１の電子部品１０ａのＡ−Ａ線における断面構造図である。 図１の電子部品１０ｂのＡ−Ａ線における断面構造図である。 図１の電子部品１０ｃのＡ−Ａ線における断面構造図である。 電子部品１０ｄの積層体１２の分解斜視図である。 図１の電子部品１０ｄのＡ−Ａ線における断面構造図である。 第２のモデルに発生する残留応力の大きさを色で示した図である。 図１の電子部品１０ｅのＡ−Ａ線における断面構造図である。 第３のモデルに発生する残留応力の大きさを色で示した図である。 電子部品１０ｆの積層体１２の分解斜視図である。 図１の電子部品１０ｆのＡ−Ａ線における断面構造図である。 第４のモデルに発生する残留応力の大きさを色で示した図である。 電子部品１０ｇの積層体１２の分解斜視図である。 図１の電子部品１０ｇのＢ−Ｂ線における断面構造図である。 第５のモデルに発生する残留応力の大きさを色で示した図である。 第６のモデルに発生する残留応力の大きさを色で示した図である。 第７のモデルに発生する残留応力の大きさを色で示した図である。

（電子部品の構成）
一実施形態に係る電子部品について図面を参照しながら説明する。図１は、電子部品１０，１０ａ〜１０ｇの外観斜視図である。図２は、一実施形態に係る電子部品１０の積層体１２の分解斜視図である。図３は、図１の電子部品１０のＡ−Ａ線における断面構造図である。以下、電子部品１０の積層方向を上下方向と定義する。また、電子部品１０を上側から見たときに、電子部品１０に長辺に沿った方向を左右方向と定義し、電子部品１０の短辺に沿った方向を前後方向と定義する。なお、上下方向、左右方向及び前後方向は、一例であり、電子部品１０の使用時における上下方向、左右方向及び前後方向と一致していなくてもよい。

電子部品１０は、図１及び図２に示すように、積層体１２、外部電極１４ａ，１４ｂ、インダクタＬ（図１には図示せず）及び引き出し導体層２０ａ，２０ｂ（図１には図示せず）を備えている。

積層体１２は、直方体状をなす焼成体である。積層体１２は、絶縁体層１６ａ〜１６ｅ，１７ａ〜１７ｇ，１６ｆ〜１６ｊ（複数の絶縁体層の一例）がこの順に上側から下側へと積層された構造を有している。絶縁体層１６ａ〜１６ｊ，１７ａ〜１７ｇは、上側から見たときに、長方形状を有しており、フェライトセラミックスを材料とする。絶縁体層１６ａ〜１６ｊの材料は、磁性体材料（例えば、Ｎｉ−Ｃｕ−Ｚｎ系フェライト）である。絶縁体層１７ａ〜１７ｇの材料は、非磁性体材料（例えば、Ｃｕ−Ｚｎ系フェライト）である。ただし、磁性体材料及び非磁性体材料はこれに限らない。これにより、積層体１２は、図３に示すように、磁性を有する（すなわち、比透磁率が１より大きい）磁性領域Ｒ１，Ｒ２及び磁性を有さない（すなわち、比透磁率が１）非磁性領域Ｒ３を有している。すなわち、磁性領域Ｒ１は、絶縁体層１６ａ〜１６ｅにより形成されている。磁性領域Ｒ２は、絶縁体層１６ｆ〜１６ｊにより形成されている。非磁性領域Ｒ３は、絶縁体層１７ａ〜１７ｇにより形成されている。このように、積層体１２において、非磁性領域Ｒ３は、上下方向から磁性領域Ｒ１，Ｒ２に挟まれている。なお、非磁性領域Ｒ３は、磁性領域Ｒ１，Ｒ２よりも低い透磁率を有する低透磁率領域であってもよい。

外部電極１４ａは、積層体１２の左面の全面を覆っており、上面、下面、前面及び後面に折り返されている。外部電極１４ｂは、積層体１２の右面の全面を覆っており、上面、下面、前面及び後面に折り返されている。外部電極１４ａ，１４ｂは、例えば、Ａｇを主成分とする下地電極上にＮｉめっき及びＳｎめっきが施された構造を有する。

インダクタＬは、図２に示すように、積層体１２に内蔵されており、上側から見たときに、時計回り方向（所定方向の一例）に巻きながら上側から下側へと進行する弦巻形状（ｈｅｌｉｘ）を有している。インダクタＬは、インダクタ導体層１８ａ〜１８ｄ（複数のインダクタ導体層の一例）及びビアホール導体ｖ１〜ｖ３を含んでいる。インダクタ導体層１８ａ〜１８ｄはそれぞれ、絶縁体層１７ｃ〜１７ｆの上面上に設けられている。これにより、インダクタ導体層１８ａ〜１８ｄは、上側から下側へとこの順に並んでいる。

インダクタ導体層１８ａ〜１８ｄは、互いに重なり合うことにより、上側から見たときに、長方形状の軌道Ｒを形成している。軌道Ｒは、前後方向に平行な２本の短辺及び左右方向に平行な２本の長辺を有する。そして、インダクタ導体層１８ａ〜１８ｄは、上側から見たときに、軌道Ｒの一部が切り欠かれた形状を有している。インダクタ導体層１８ａは、軌道Ｒの左側の短辺の前半分が切り欠かれている。インダクタ導体層１８ｂは、軌道Ｒの前側の長辺の左端近傍が切り欠かれている。インダクタ導体層１８ｃは、軌道Ｒの前側の長辺の中央近傍が切り欠かれている。インダクタ導体層１８ｄは、軌道Ｒの前側の長辺の右端近傍が切り欠かれている。これにより、インダクタ導体層１８ａ〜１８ｄは、上側から見たときに、時計回り方向に巻く形状を有している。以下では、インダクタ導体層１８ａ〜１８ｄの時計回り方向の上流側の端部を上流端と呼び、インダクタ導体層１８ａ〜１８ｄの時計回り方向の下流側の端部を下流端と呼ぶ。

次に、インダクタ導体層１８ａ〜１８ｄの断面形状について図３を参照しながら説明する。以下では、インダクタ導体層の断面とは、インダクタ導体層が延びる方向（以下、延在方向）に直交する断面を意味する。また、線幅方向とは、インダクタ導体層を上側から見たときに、インダクタ導体層の延在方向に直交する方向である。

インダクタ導体層１８ａ〜１８ｄの断面形状において、インダクタ導体層１８ａ〜１８ｄの線幅方向の中央が最も大きな厚みとなっている。そして、インダクタ導体層１８ａ〜１８ｄの線幅方向の両端に近づくにしたがって厚みが小さくなっている。また、インダクタ導体層１８ａ，１８ｂの線幅方向の中央は、インダクタ導体層１８ａ，１８ｂの線幅方向の両端よりも上側に突出している。インダクタ導体層１８ｃ，１８ｄの線幅方向の中央は、インダクタ導体層１８ｃ，１８ｄの線幅方向の両端よりも下側に突出している。

ビアホール導体ｖ１は、絶縁体層１７ｃを上下方向に貫通しており、インダクタ導体層１８ａの下流端とインダクタ導体層１８ｂの上流端とを接続している。ビアホール導体ｖ２は、絶縁体層１７ｄを上下方向に貫通しており、インダクタ導体層１８ｂの下流端とインダクタ導体層１８ｃの上流端とを接続している。ビアホール導体ｖ３は、絶縁体層１７ｅを上下方向に貫通しており、インダクタ導体層１８ｃの下流端とインダクタ導体層１８ｄの上流端とを接続している。これにより、インダクタ導体層１８ａ〜１８ｄがこの順に直列に接続されている。ビアホール導体ｖ１〜ｖ３は、絶縁体層１７ｃ〜１７ｅを上下方向に貫通するビアホールにＡｇを主成分とする導電性ペーストが充填されて形成される。

引き出し導体層２０ａは、絶縁体層１７ｃの上面上に設けられており、インダクタ導体層１８ａの上流端から左側に向かって延びている。引き出し導体層２０ａの左端は、絶縁体層１７ｃの左側の短辺に接することにより、外部電極１４ａに接続されている。

引き出し導体層２０ｂは、絶縁体層１７ｆの上面上に設けられており、インダクタ導体層１８ｄの下流端から右側に向かって延びている。引き出し導体層２０ｂの右端は、絶縁体層１７ｆの右側の短辺に接することにより、外部電極１４ｂに接続されている。インダクタ導体層１８ａ〜１８ｄ及び引き出し導体層２０ａ，２０ｂは、Ａｇを主成分とする導電性ペーストが絶縁体層１７ｃ〜１７ｆの上面上に塗布されて形成される。

ここで、インダクタ導体層１８ａと引き出し導体層２０ａとの境界、及び、インダクタ導体層１８ｄと引き出し導体層２０ｂとの境界について説明する。インダクタ導体層１８ａ〜１８ｄは、互いに重なり合うことにより、上側から見たときに、長方形状の軌道Ｒを形成している。従って、インダクタ導体層１８ａ〜１８ｄは、軌道Ｒ上に位置している部分である。一方、引き出し導体層２０ａ，２０ｂは、軌道Ｒとは重なっていない。従って、引き出し導体層２０ａとインダクタ導体層１８ａとの境界は、引き出し導体層２０ａが軌道Ｒに接している部分である。同様に、引き出し導体層２０ｂとインダクタ導体層１８ｄとの境界は、引き出し導体層２０ｂが軌道Ｒに接している部分である。

ところで、電子部品１０では、図３に示すように、インダクタ導体層１８ａ〜１８ｄ（インダクタ導体層１８ａが第１のインダクタ導体層の一例、インダクタ導体層１８ｄが第２のインダクタ導体層の一例、インダクタ導体層１８ｂ，１８ｃが第３のインダクタ導体層の一例）の表面からインダクタ導体層１８ａ〜１８ｄの厚みの１／４の距離までの領域は、非磁性領域Ｒ３である。以下に、インダクタ導体層１８ａを例に挙げて説明する。図３に示すように、インダクタ導体層１８ａ〜１８ｄの表面からインダクタ導体層１８ａ〜１８ｄの厚みの１／４の距離までの領域を領域ｒ１〜ｒ４（図３では、領域ｒ１，ｒ２のみ図示）と定義する。

電子部品１０では、インダクタ導体層１８ａ〜１８ｄはそれぞれ、絶縁体層１７ｃ〜１７ｆの上面上に設けられている。従って、インダクタ導体層１８ａ〜１８ｄは、非磁性領域Ｒ３内に設けられている。そのため、インダクタ導体層１８ａ〜１８ｄの表面からインダクタ導体層１８ａ〜１８ｄの厚みの１／４の距離までの領域ｒ１〜ｒ４は、非磁性領域Ｒ３である。電子部品１０では、更に、インダクタ導体層１８ａ〜１８ｄの表面からインダクタ導体層１８ａ〜１８ｄの厚みの１／３の距離までの領域は、非磁性領域Ｒ３である。更に、インダクタ導体層１８ａ〜１８ｄの表面からインダクタ導体層１８ａ〜１８ｄの厚みの１／２の距離までの領域は、非磁性領域Ｒ３である。更に、インダクタ導体層１８ａ〜１８ｄの表面からインダクタ導体層１８ａ〜１８ｄの厚みと等しい距離までの領域は、非磁性領域Ｒ３である。

ここで、インダクタ導体層１８ａ〜１８ｄの厚みについて説明する。インダクタ導体層１８ａ〜１８ｄの厚みとは、インダクタ導体層１８ａ〜１８ｄの上下方向における厚みである。ただし、インダクタ導体層１８ａ〜１８ｄの厚みは、図３に示すように、線幅方向の位置において異なっている。そこで、インダクタ導体層１８ａ〜１８ｄの厚みとは、インダクタ導体層１８ａ〜１８ｄの延在方向に直交する断面におけるインダクタ導体層１８ａ〜１８ｄの厚みの最大値と定義する。電子部品１０ａでは、インダクタ導体層１８ａ〜１８ｄの厚みは、インダクタ導体層１８ａ〜１８ｄの線幅方向の中央における厚みである。

また、電子部品１０では、インダクタＬが非磁性領域Ｒ３内に収まっている。そのため、インダクタ導体層１８ａ〜１８ｄを囲んでいる非磁性領域は一つに繋がっている。

（電子部品の製造方法）
以下に、電子部品１０の製造方法について図２を参照しながら説明する。

まず、絶縁体層１６ａ〜１６ｊとなるべきセラミックグリーンシートを準備する。具体的には、酸化第二鉄（Ｆｅ₂Ｏ₃）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を８００℃で１時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、第１のフェライトセラミック粉末を得る。

第１のフェライトセラミック粉末に対して結合剤と可塑剤、湿潤材及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られた第１のセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、絶縁体層１６ａ〜１６ｊとなるべきセラミックグリーンシートを作製する。

次に、絶縁体層１７ａ〜１７ｇとなるべきセラミックグリーンシートを準備する。具体的には、酸化第二鉄（Ｆｅ₂Ｏ₃）、酸化亜鉛（ＺｎＯ）及び酸化銅（ＣｕＯ）を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を８００℃で１時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、第２のフェライトセラミック粉末を得る。

第２のフェライトセラミック粉末に対して結合剤と可塑剤、湿潤材及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られた第２のセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、絶縁体層１７ａ〜１７ｇとなるべきセラミックグリーンシートを作製する。

次に、絶縁体層１７ｃ〜１７ｅとなるべきセラミックグリーンシートのそれぞれに、ビアホール導体ｖ１〜ｖ３を形成する。具体的には、絶縁体層１７ｃ〜１７ｅとなるべきセラミックグリーンシートにレーザビームを照射してビアホールを形成する。更に、ビアホールに対して、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などの導電性材料からなるペーストを印刷塗布などの方法により充填して、ビアホール導体ｖ１〜ｖ３を形成する。

次に、絶縁体層１７ｃ〜１７ｆとなるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、インダクタ導体層１８ａ〜１８ｄ及び引き出し導体層２０ａ，２０ｂを形成する。該導電性材料からなるペーストは、例えば、Ａｇに、ワニス及び溶剤が加えられたものである。なお、インダクタ導体層１８ａ〜１８ｄ及び引き出し導体層２０ａ，２０ｂを形成する工程とビアホールに対して導電性材料からなるペーストを充填する工程とを同じ工程において行ってもよい。

次に、絶縁体層１６ａ〜１６ｅ，１７ａ〜１７ｇ，１６ｆ〜１６ｊとなるべきセラミックグリーンシートを上側から下側へとこの順に積層して未焼成のマザー積層体を得る。具体的には、絶縁体層１６ａ〜１６ｅ，１７ａ〜１７ｇ，１６ｆ〜１６ｊとなるべきセラミックグリーンシートを１枚ずつ積層及び仮圧着する。圧着条件は、１００トン以上１２０トン以下の圧力及び３秒間から３０秒間程度の時間である。この後、未焼成のマザー積層体に対して、静水圧プレスにて本圧着を施す。

次に、マザー積層体をカット刃により所定寸法の積層体１２にカットする。これにより未焼成の積層体１２を得る。この未焼成の積層体１２に脱バインダー処理及び焼成を行う。脱バインダー処理は、例えば、低酸素雰囲気中において５００℃で２時間の条件で行う。焼成は、例えば、８７０℃以上９００℃以下で２．５時間の条件で行う。

以上の工程により、焼成された積層体１２が得られる。積層体１２には、バレル加工を施して、面取りを行う。その後、Ａｇを主成分とする導電性材料からなる電極ペーストを、積層体１２の表面に塗布する。そして、塗布した電極ペーストを約８００℃の温度で１時間の条件で焼き付ける。これにより、外部電極１４ａ，１４ｂとなるべき下地電極を形成する。

最後に、下地電極の表面に、Ｎｉめっき／Ｓｎめっきを施すことにより、外部電極１４ａ，１４ｂを形成する。以上の工程を経て、図１に示すような電子部品１０が完成する。

（効果）
本実施形態に係る電子部品１０によれば、インダクタＬのインダクタンス値の製造ばらつきを低減できる。より詳細には、本願発明者は、以下に説明するように、特許文献１に記載の積層インダクタにおいて、コイルのインダクタンス値に製造ばらつきが発生することを発見した。特許文献１に記載の積層インダクタの製造工程では、複数の絶縁層を積層・圧着して未焼成の積層体を形成する。その後、未焼成の積層体を焼成する。積層体の焼成では、絶縁層及び導体パターンが収縮する。絶縁層の収縮率の方が導体パターンの収縮率よりも大きい。積層体内の各部において収縮率が異なると、焼成後の積層体内では残留応力が発生する。残留応力は、絶縁層の材料である磁性材料の透磁率を変化（低下）させる。そして、残留応力の大きさや分布は積層インダクタ毎にばらつくので、磁性材料の透磁率の変化量も積層インダクタ毎にばらつく。その結果、特許文献１に記載の積層インダクタでは、コイルのインダクタンス値に製造ばらつきが発生する。

そこで、本願発明者は、第１のコンピュータシミュレーションを行って、電子部品において残留応力が発生しやすい位置を特定した。第１のコンピュータシミュレーションでは、本願発明者は、電子部品に発生する残留応力をコンピュータにより演算した。演算に用いたソフトは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）である。図４は、モデルに発生する残留応力の大きさを色で示した図である。演算に用いたモデルは、電子部品１０において非磁性領域Ｒ３が磁性領域となった構造を有している。また、電子部品１０が４層のインダクタ導体層１８ａ〜１８ｄを有しているのに対して、演算に用いたモデルは、１０層のインダクタ導体層を有している。図４は、図１のＡ−Ａ線における断面構造図に相当する。図４において、右側の色分けされた棒状のグラフは、色と応力との関係を示している。

図４に示すように、モデルでは、最も上側（積層方向の最も一方側の一例）に位置するインダクタ導体層（第１のインダクタの一例）の線幅方向の両端近傍において、非常に大きな残留応力が発生していることが分かる。同様に、最も下側（積層方向の最も他方側の一例）に位置するインダクタ導体層（第２のインダクタの一例）の線幅方向の両端近傍において、非常に大きな残留応力が発生していることが分かる。

電子部品において残留応力が相対的に大きい位置は、電子部品において焼成の影響を相対的に大きく受けている位置である。一方、電子部品において残留応力が相対的に小さい位置は、電子部品において焼成の影響を相対的に小さく受けている位置である。複数の電子部品を同時に焼成した場合、炉内の位置等によって焼成条件がばらつく。電子部品において焼成の影響を相対的に小さく受けている位置は、焼成条件がばらついても、焼成の影響に大きなばらつきが発生しにくい。すなわち、電子部品において焼成の影響を相対的に小さく受けている位置では、残留応力のばらつきが生じにくい。一方、電子部品において焼成の影響を相対的に大きく受けている位置は、焼成条件がばらつくと、焼成の影響に大きなばらつきが発生し易い。すなわち、電子部品において焼成の影響を相対的に大きく受けている位置では、残留応力のばらつきが生じ易い。その結果、最も上側に位置するインダクタ導体層及び最も下側に位置する線幅方向の両端付近において、残留応力のばらつきも大きくなりやすい。

まず、本願発明者は、電子部品１０内において具体的にどのような残留応力が発生しているのかを明確にするために、第２のコンピュータシミュレーションを行った。具体的には、本願発明者は、以下に説明する第１のモデルを作成して、電子部品に発生する残留応力をコンピュータにより演算した。第２のコンピュータシミュレーションでは、第１のコンピュータシミュレーションと同様に、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）を用いた。第１のモデルの構造は、第１のコンピュータシミュレーションで用いたモデルの構造と同様である。以下に、第１のモデルの詳細な条件を記載する。

積層体の左右方向の長さ：０．７８３ｍｍ
積層体の前後方向の幅 ：０．７８３ｍｍ
積層体の上下方向の高さ：０．４８０ｍｍ
インダクタ導体層の線幅：０．０９４ｍｍ
インダクタ導体層の厚み：０．０１２ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１０８ｍｍ
上下方向に隣り合うインダクタ導体層間の距離：０．００９ｍｍ
インダクタ導体層の層数：１０層
インダクタＬの巻き数：９．５周
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．１４０ｍｍ

また、第１のモデルと電子部品１０とでは、インダクタ導体層の層数が異なる。ただし、以下の説明では、第１のモデルにおける最も上側に位置するインダクタ導体層と電子部品１０におけるインダクタ導体層１８ａとを対応させる。第１のモデルにおける最も下側に位置するインダクタ導体層と電子部品１０におけるインダクタ導体層１８ｄとを対応させる。

インダクタ導体層１８ａ（最も上側に位置するインダクタ導体層）の線幅方向の端部を端部Ｐａ，Ｐｂとする。端部Ｐａは、インダクタ導体層１８ａの右端である。端部Ｐｂは、インダクタ導体層１８ａの左端である。また、インダクタ導体層１８ｄ（最も下側に位置するインダクタ導体層）の線幅方向の端部を端部Ｐｃ，Ｐｄとする。端部Ｐｃは、インダクタ導体層１８ｄの右端である。端部Ｐｄは、インダクタ導体層１８ｄの左端である。

図５は、第１のモデルに発生する残留応力の大きさを色で示した図である。本願発明者は、図５における残留応力Ｆ１〜Ｆ４を測定した。残留応力Ｆ１は、端部Ｐａから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ２は、端部Ｐｂから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ３は、端部Ｐａから右側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ４は、端部Ｐｂから左側に距離Ｘだけ離れた点における残留応力である。表１は、第２のシミュレーションの結果を示した表である。

表１では、０μｍ〜１５μｍの範囲で、１μｍ刻みでＸを変化させたときのシミュレーション結果を示した。Ｘ＝０における残留応力Ｆ１，Ｆ３は、端部Ｐａにおける残留応力を示す。また、Ｘ＝０における残留応力Ｆ２，Ｆ４は、端部Ｐｂにおける残留応力を示す。よって、６４個のデータのうち、Ｘ＝０の４つのデータに重複が発生している。したがって、表１では、端部Ｐａ，Ｐｂ及びその周囲の６２ヶ所の残留応力が示されている。

また、表１における変化率とは、各点における残留応力の減少率を示している。基準となる残留応力は、Ｘ＝０とした端部Ｐａ，Ｐｂにおける残留応力である。また、変化率平均とは、Ｆ１〜Ｆ４変化率の平均値である。

表１によれば、端部Ｐａ，Ｐｂから離れるにしたがって、残留応力が小さくなっていることが分かる。そのため、端部Ｐａ，Ｐｂ付近に非磁性領域を配置することが好ましい。そこで、本願発明者は、最も上側に位置するインダクタ導体層及び最も下側に位置するインダクタ導体層の周囲に存在する非磁性領域の厚みの好ましい値を求めるために、以下に説明する実験を行った。

そこで、電子部品１０では、図３に示すように、インダクタ導体層１８ａ，１８ｄの表面からインダクタ導体層１８ａ，１８ｄの厚みの１／４の距離までの領域ｒ１，ｒ４は、非磁性領域Ｒ３の一部である。領域ｒ１，ｒ４は、残留応力のばらつきが大きくなりやすいインダクタ導体層１８ａ，１８ｄの線幅方向の両端付近を含んでいる。非磁性領域Ｒ３の比透磁率は１である。そのため、非磁性領域Ｒ３において残留応力が発生しても、非磁性領域Ｒ３の比透磁率は低下しない。故に、インダクタ導体層１８ａ，１８ｄの線幅方向の両端付近において、比透磁率の低下量のばらつきが抑制されるようになる。よって、電子部品１０によれば、インダクタＬのインダクタンス値の製造ばらつきを低減できる。

ところで、本願発明者は、以下の実験及びコンピュータシミュレーションを行って、インダクタ導体層１８ａ，１８ｄの表面からインダクタ導体層１８ａ，１８ｄの厚みの１／４の距離までの領域を非磁性領域とすることが好ましいことを見出した。以下に、実験及びコンピュータシミュレーションについて説明する。

まず、本願発明者は、非磁性領域の定義を明確にするために、以下に説明する第１の実験を行った。本願発明者は、電子部品１０の第１のサンプルを作製した。本願発明者は、第１のサンプルの非磁性領域と磁性領域の境界部分において、ＳＥＭ−ＥＤＸのマッピングを行い、以下に示す条件で、ＷＤＸによるＮｉの検出を行った。

前処理条件
フラットミリング（ＩＭ３０００）／３ｋＶ／５ｍｉｎ／６０°処理後、Ｃコーティング処理

分析条件
ＦＥ−ＷＤＸ（装置名：日本電子ＪＸＡ−８５００Ｆ）
加速電圧：１５．０ｋＶ
照射電流：５×１０^-８Ａ
ピクセル数（画素数）：２５６×２５６
ピクセルサイズ：０．４（１０００倍）
Ｄｗｅｌｌ Ｔｉｍｅ（１つの画素での取り込み時間）：４０ｍｓ
分析深さ：１μｍ〜２μｍ
測定可能元素：Ｂ〜Ｕ

図６は、Ｎｉの検出結果を示した画像である。図６において、色が薄い部分はＮｉの検出量が少ない部分であり、比透磁率が低いことを意味する。また、色が濃い部分はＮｉの検出量が多い部分であり、比透磁率が高いことを意味する。図６の画像では、磁性領域と非磁性領域とが隣り合っている。そして、焼成により、磁性領域内のＮｉが焼成によって非磁性領域に拡散している。これにより、磁性領域と非磁性領域との境界には拡散領域（図６のグレーの領域）が形成されている。

図７は、図６の画像におけるＮｉの検出率と図６の上下方向の位置との関係を示したグラフである。図７において、縦軸はＮｉの検出率を示し、横軸は図６の上下方向の位置を示している。Ｎｉの検出率は、図６におけるＮｉの検出量の最大値に対する各位置におけるＮｉの検出量の比の値である。本願発明者は、図７に示すように、Ｎｉの検出率が１０％以下となる領域を非磁性領域と定義した。以下では、非磁性領域とは、Ｎｉの検出率が１０％以下となる領域を意味する。

次に、本願発明者は、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離Ｄ（図３参照）、及び、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離Ｄ（図３参照）と、インダクタンス値及びインダクタンス値のばらつきとの関係を調べる第２の実験を行った。以下に、距離Ｄの定義について、図３を参照しながら説明する。

以下のサンプルと電子部品１０とでは、インダクタ導体層の層数が異なる。ただし、以下の説明では、サンプルにおける最も上側に位置するインダクタ導体層と電子部品１０におけるインダクタ導体層１８ａとを対応させる。サンプルにおける最も下側に位置するインダクタ導体層と電子部品１０におけるインダクタ導体層１８ｄとを対応させる。そして、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離Ｄは、最も上側に位置するインダクタ導体層の端部Ｐａから磁性領域Ｒ１までの距離とする。また、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離Ｄは、最も下側に位置するインダクタ導体層の端部Ｐｃから磁性領域Ｒ２までの距離とする。なお、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離、及び、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離は、互いに等しいので共に距離Ｄとした。

本願発明者は、電子部品１０と同様の構成を有する第２のサンプル、第３のサンプル及び第４のサンプルを３０個ずつ作製した。以下に、第２のサンプル、第３のサンプル及び第４のサンプルの条件を記載する。

各サンプルの積層体の左右方向の長さ：０．７８３ｍｍ
各サンプルの積層体の前後方向の幅 ：０．７８３ｍｍ
各サンプルの積層体の上下方向の高さ：０．４８０ｍｍ
インダクタ導体層の線幅：０．０９４ｍｍ
インダクタ導体層の厚み：０．０１２ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１０８ｍｍ
上下方向に隣り合うインダクタ導体層間の距離：０．００９ｍｍ
インダクタ導体層の層数：１０層
インダクタＬの巻き数：９．５周
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．１４０ｍｍ

第２のサンプルでは、距離Ｄを０ｍｍとした。すなわち、第２のサンプルでは、最も上側に位置するインダクタ導体層と磁性領域Ｒ１とが接していると共に、最も下側に位置するインダクタ導体層と磁性領域Ｒ２とが接している。第３のサンプルでは、距離Ｄを７．８μｍ（後述する表２では、８μｍと表記）とした。第４のサンプルでは、距離Ｄを１４．４μｍ（後述する表２では、１５μｍと表記）とした。そして、本願発明者は、各サンプルのインダクタンス値（３０個の平均値）を測定すると共に、各サンプルのインダクタンス値のばらつきを計算した。インダクタンス値のばらつきは、３０個のサンプルのインダクタンス値の標準偏差を３０個のサンプルのインダクタンス値の平均値で割った値である。

図８は、第２のサンプル、第３のサンプル及び第４のサンプルのインダクタンス値及びインダクタンス値のばらつきを示したグラフである。図８に示すように、距離Ｄが大きくなるにしたがって、インダクタンス値が低くなることが分かる。ただし、図８に示すように、距離Ｄが大きくなるにしたがって、インダクタンス値のばらつきが小さくなることが分かる。従って、図８のグラフより、距離Ｄが大きくなるにしたがって、インダクタＬのインダクタンス値の製造ばらつきを低減できることが分かる。第２の実験より、インダクタ導体層の近傍に磁性領域Ｒ１，Ｒ２を位置させないことによって、インダクタＬのインダクタンス値の製造ばらつきを低減できることが分かる。

更に、本願発明者は、第２のサンプル、第３のサンプル及び第４のサンプルを用いて、以下の表２を作成した。表２は、第２のサンプル、第３のサンプル及び第４のサンプルのインダクタンス値、インダクタンス値の変化率及びインダクタンス値のばらつきを示した表である。本願発明者は、距離Ｄが１μｍ〜７μｍ，９μｍ〜１４μｍである電子部品のインダクタンス値、インダクタンス値の変化率及びインダクタンス値のばらつきを、第２のサンプル、第３のサンプル及び第４のサンプルのインダクタンス値、インダクタンス値の変化率及びインダクタンス値のばらつきから補間により算出した。

表２によれば、距離Ｄが大きくなるにしたがって、インダクタＬのインダクタンス値のばらつきを抑制できることが分かる。ただし、距離Ｄが１５μｍである第４のサンプルでは、距離Ｄが０μｍである第１のサンプルに比べて、インダクタンス値が２８％低下している。よって、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、距離Ｄが１５μｍ以下であることが好ましい。また、インダクタＬのインダクタンス値のばらつきは、距離Ｄが１３μｍ〜１５μｍでは、０．４５％となり、下げ止まっている。したがって、距離Ｄは、１３μｍ以下であることがより好ましい。

ところで、本願発明者は、インダクタ導体層の厚みを変化させて、第３のシミュレーションを行った。具体的には、本願発明者は、インダクタ導体層の厚みが６μｍ、１８μｍであるモデルを作成し、第３のコンピュータシミュレーションを行った。そして、比率Ｅと応力Ｆ１〜Ｆ４の平均値との関係を演算した。比率Ｅとは、インダクタ導体層の厚みに対する距離Ｄの比の値である。図９は、比率Ｅと応力Ｆ１〜Ｆ４の平均値との関係を示したグラフである。縦軸は応力をＦ１〜Ｆ４の平均値を示し、横軸は比率Ｅを示す。

図９によれば、比率Ｅと応力Ｆ１〜Ｆ４の平均値との関係は、インダクタ導体層の厚みが変化したとしても、大きく変化していないことが分かる。すなわち、応力Ｆ１〜Ｆ４の平均値は、比率Ｅに依存し、インダクタ導体層の厚みにあまり依存していないことが分かる。ここで、表２によれば、インダクタ導体層の厚みが１２μｍである場合には、距離Ｄが３μｍであれば、インダクタＬのインダクタンス値のばらつきを十分に抑制できる。すなわち、比率Ｅが０．２５（１／４）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを抑制できると言える。同様に、比率Ｅが０．３３（１／３）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。更に、比率Ｅが０．５（１／２）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。更に、比率Ｅが１．０であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。また、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５（例えば、インダクタ導体層の厚みが１２μｍであり、距離Ｄが１５μｍである）以下であることが好ましい。更に、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．０８（例えば、インダクタ導体層の厚みが１２μｍであり、距離Ｄが１３μｍである）以下であることがより好ましい。

また、電子部品１０では、積層体１２が磁性領域Ｒ１，Ｒ２を含んでいるので、インダクタＬにおいて大きなインダクタンス値を得ることができる。

（第１の変形例ないし第３の変形例）
以下に、第１の変形例に係る電子部品１０ａについて図面を参照しながら説明する。図１０は、図１の電子部品１０ａのＡ−Ａ線における断面構造図である。電子部品１０ａの外観斜視図については図１を援用する。

電子部品１０ａは、非磁性領域Ｒ３の形状において電子部品１０と相違する。電子部品１０ａでは、非磁性領域Ｒ３は、インダクタ導体層１８ａ〜１８ｄの周囲のみに存在している。そのため、電子部品１０ａでは、非磁性領域Ｒ３は、四角筒状をなしている。従って、上側から見たときに、インダクタＬの中心軸近傍には、非磁性領域Ｒ３が存在しない。また、非磁性領域Ｒ３は、積層体１２内に内蔵されており、積層体１２の表面には露出していない。

以上のような電子部品１０ａは、印刷工法により作製される。電子部品１０の絶縁体層１６ａ〜１６ｊを形成するための第１のセラミックスラリーのスクリーン印刷、及び、電子部品１０の絶縁体層１７ａ〜１７ｇを形成するための第２のセラミックスラリーのスクリーン印刷を繰り返すことにより、電子部品１０ａを形成する。ただし、印刷工法による電子部品１０ａの作製は、一般的な工法により実現できるのでこれ以上の説明を省略する。

以上の様な電子部品１０ａにおいて、第２のコンピュータシミュレーションを行ったところ、電子部品１０と同じ結果が得られた。よって、電子部品１０ａでは、電子部品１０と同様に、比率Ｅが０．２５（１／４）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを抑制できると言える。同様に、比率Ｅが０．３３（１／３）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。更に、比率Ｅが０．５（１／２）であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。更に、比率Ｅが１．０であれば、インダクタ導体層の厚みに関わらず、インダクタＬのインダクタンス値のばらつきを更に抑制できると言える。また、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５以下であることが好ましい。更に、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．０８以下であることがより好ましい。

次に、第２の変形例及び第３の変形例に係る電子部品１０ｂ，１０ｃについて説明する。図１１は、図１の電子部品１０ｂのＡ−Ａ線における断面構造図である。図１２は、図１の電子部品１０ｃのＡ−Ａ線における断面構造図である。電子部品１０ｂ，１０ｃの外観斜視図については図１を援用する。

図１１に示すように、非磁性領域Ｒ３は、積層体１２の前面、後面、右面及び左面から露出していてもよい。また、図１２に示すように、非磁性領域Ｒ３は、積層体１２を上下方向に貫通することによって、積層体１２の上面及び下面から露出していてもよい。

（第４の変形例）
第４の変形例に係る電子部品１０ｄについて図面を参照しながら説明する。図１３は、電子部品１０ｄの積層体１２の分解斜視図である。図１４は、図１の電子部品１０ｄのＡ−Ａ線における断面構造図である。電子部品１０ｄの外観斜視図については図１を援用する。

電子部品１０ｄは、積層体１２が絶縁体層２１ａ〜２１ｄを更に含んでいる点において電子部品１０と相違する。以下に、かかる相違点を中心に電子部品１０ｄについて説明する。

絶縁体層２１ａ〜２１ｄはそれぞれ、絶縁体層１７ｃ〜１７ｆの上面上に設けられており、絶縁体層１７ｃ〜１７ｆと同じ材料（すなわち、非磁性材料）により作製されている。また、絶縁体層２１ａの上面とインダクタ導体層１８ａの上面とは一つの平面を形成している（すなわち、面一である）。絶縁体層２１ｂの上面とインダクタ導体層１８ｂの上面とは一つの平面を形成している（すなわち、面一である）。絶縁体層２１ｃの上面とインダクタ導体層１８ｃの上面とは一つの平面を形成している（すなわち、面一である）。絶縁体層２１ｄの上面とインダクタ導体層１８ｄの上面とは一つの平面を形成している（すなわち、面一である）。

電子部品１０ｄの製造工程では、電子部品１０の製造工程に対して、絶縁体層２１ａ〜２１ｄとなるべきセラミックグリーン層を形成する工程が追加される。以下に、絶縁体層２１ａ〜２１ｄとなるべきセラミックグリーン層を形成する工程について説明する。絶縁体層１７ｃ〜１７ｆとなるべきセラミックグリーンシートのそれぞれの上にインダクタ導体層１８ａ〜１８ｄ及び引き出し導体層２０ａ，２０ｂを形成する。その後、絶縁体層１７ｃ〜１７ｆとなるべきセラミックグリーンシートのそれぞれの上に第２のセラミックスラリーを塗布して、絶縁体層２１ａ〜２１ｄとなるべきセラミックグリーン層を形成する。この後に行われる積層工程以降の工程は、電子部品１０における積層工程以降の工程と同じであるので説明を省略する。

電子部品１０では、インダクタ導体層１８ａ〜１８ｄが設けられている領域における積層体１２の上下方向の厚みは、残余の領域における積層体１２の上下方向の厚みよりも、インダクタ導体層１８ａ〜１８ｄの厚みの分だけ大きい。そのため、積層体１２の圧着工程において、インダクタ導体層１８ａ〜１８ｄの断面形状が上側又は下側に突出するように変形する。

一方、電子部品１０ｄでは、絶縁体層２１ａ〜２１ｄが設けられている。そのため、インダクタ導体層１８ａ〜１８ｄが設けられている領域における積層体１２の上下方向の厚みは、残余の領域における積層体１２の上下方向の厚みと実質的に等しい。よって、積層体１２の圧着工程において、インダクタ導体層１８ａ〜１８ｄの断面形状が上側又は下側に突出するように変形しない。電子部品１０ｄでは、インダクタ導体層１８ａ〜１８ｄは、上底及び下底を有する台形状の断面形状を有している。

以下では、インダクタ導体層１８ａ（最も上側に位置するインダクタ導体層）の上底の端部を端部Ｐｅ，Ｐｆとする。端部Ｐｅは、インダクタ導体層１８ａの上底の右端である。端部Ｐｆは、インダクタ導体層１８ａの上底の左端である。そして、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離Ｄは、最も上側に位置するインダクタ導体層の端部Ｐｅから磁性領域Ｒ１までの距離とする。

また、インダクタ導体層１８ｄ（最も下側に位置するインダクタ導体層）の下底の端部を端部Ｐｇ，Ｐｈとする。端部Ｐｇは、インダクタ導体層１８ｄの下底の右端である。端部Ｐｈは、インダクタ導体層１８ｄの下底の左端である。そして、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離Ｄは、最も下側に位置するインダクタ導体層の端部Ｐｇから磁性領域Ｒ２までの距離とする。

本願発明者は、第２のコンピュータシミュレーションを行った。具体的には、本願発明者は、以下に説明する第２のモデルを作成して、電子部品に発生する残留応力をコンピュータにより演算した。第２のコンピュータシミュレーションでは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）を用いた。第２のモデルの構造は、図１４に示す電子部品１０ｄの構造と同様である。以下に、第２のモデルの詳細な条件を記載する。

各モデルの積層体の左右方向の長さ：０．７８３ｍｍ
各モデルの積層体の前後方向の幅 ：０．７８３ｍｍ
各モデルの積層体の上下方向の高さ：０．４８０ｍｍ
インダクタ導体層の上底の線幅：０．１００ｍｍ
インダクタ導体層の下底の線幅：０．０８０ｍｍ
インダクタ導体層の厚み：０．０２０ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１０８ｍｍ
上下方向に隣り合うインダクタ導体層間の距離：０．００９ｍｍ
インダクタ導体層の層数：１０層
インダクタＬの巻き数：９．５周
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．１００ｍｍ

また、第２のモデルと電子部品１０ｄとでは、インダクタ導体層の層数が異なる。ただし、以下の説明では、第２のモデルにおける最も上側に位置するインダクタ導体層と電子部品１０ｄにおけるインダクタ導体層１８ａとを対応させる。第２のモデルにおける最も下側に位置するインダクタ導体層と電子部品１０ｄにおけるインダクタ導体層１８ｄとを対応させる。

図１５は、第２のモデルに発生する残留応力の大きさを色で示した図である。図１５に示すように、モデルでは、最も上側に位置するインダクタ導体層の上底の両端（端部Ｐｅ，Ｐｆ）、及び、最も下側に位置するインダクタ導体層の下底の両端（端部Ｐｇ，Ｐｈ）において、非常に大きな残留応力が発生していることが分かる。

本願発明者は、残留応力Ｆ１，Ｆ５を算出した。残留応力Ｆ１は、端部Ｐｅから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ５は、端部Ｐｇから下側に距離Ｘだけ離れた点における残留応力である。表３は、第２のシミュレーションの結果を示した表である。

表３によれば、比率Ｅが０．２５（すなわち、距離Ｘが５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が４６％低下していることが分かる。よって、比率Ｅが０．２５（すなわち、距離Ｘが５μｍ）であれば、比透磁率のばらつきを抑制でき、インダクタＬのインダクタンス値のばらつきを抑制できる。

更に、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが６．５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が４９．５％低下していることが分かる。よって、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが６．５μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが０．５（すなわち、距離Ｘが１０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が５７．５％低下していることが分かる。よって、比率Ｅが０．５（すなわち、距離Ｘが１０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが１.０（すなわち、距離Ｘが２０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が６８．５％低下していることが分かる。よって、比率Ｅが１.０（すなわち、距離Ｘが２０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

また、比率Ｅが１．２５（すなわち、距離Ｘが２５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が７１．５％低下していることが分かる。しかしながら、インダクタンス値が１２％低下している。よって、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５（すなわち、距離Ｘが２５μｍ）以下であることが好ましい。

（第５の変形例）
第５の変形例に係る電子部品１０ｅについて図面を参照しながら説明する。図１６は、図１の電子部品１０ｅのＡ−Ａ線における断面構造図である。電子部品１０ｅの外観斜視図については図１を援用する。

電子部品１０ｅは、インダクタＬがインダクタ導体層１９ａ〜１９ｄを更に含んでいる点において電子部品１０と相違する。以下に、かかる相違点を中心に電子部品１０ｅについて説明する。

インダクタ導体層１９ａは、上側から見たときに、インダクタ導体層１８ａと同じ形状を有しており、インダクタ導体層１８ａ上にスクリーン印刷により形成されている。インダクタ導体層１８ａ，１９ａは、一つのインダクタ導体層を構成している。また、インダクタ導体層１８ａ，１９ａの線幅方向の両端は、図１６に示すように、上下に２つに枝分かれした構造を有している。

インダクタ導体層１９ｂ〜１９ｄの構造は、インダクタ導体層１９ａと同じであるので説明を省略する。

以下では、インダクタ導体層１８ａ，１９ａ（最も上側に位置するインダクタ導体層）の内のインダクタ導体層１９ａの線幅方向の端部を端部Ｐｉ，Ｐｊとする。端部Ｐｉは、インダクタ導体層１９ａの右端である。端部Ｐｊは、インダクタ導体層１９ａの左端である。そして、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離Ｄは、最も上側に位置するインダクタ導体層の端部Ｐｉから磁性領域Ｒ１までの距離とする。

また、インダクタ導体層１８ｄ，１９ｄ（最も下側に位置するインダクタ導体層）の内のインダクタ導体層１８ｄの線幅方向の端部を端部Ｐｋ，Ｐｌとする。端部Ｐｋは、インダクタ導体層１８ｄの右端である。端部Ｐｌは、インダクタ導体層１８ｄの左端である。そして、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離Ｄは、最も下側に位置するインダクタ導体層の端部Ｐｋから磁性領域Ｒ２までの距離とする。

本願発明者は、第２のコンピュータシミュレーションを行った。具体的には、本願発明者は、以下に説明する第３のモデルを作成して、電子部品に発生する残留応力をコンピュータにより演算した。第２のコンピュータシミュレーションでは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）を用いた。第３のモデルの構造は、図１６に示す電子部品１０ｄの構造と同様である。以下に、第３のモデルの詳細な条件を記載する。

積層体の左右方向の長さ：０．７８３ｍｍ
積層体の前後方向の幅 ：０．７８３ｍｍ
積層体の上下方向の高さ：０．４８０ｍｍ
インダクタ導体層の線幅：０．０８０ｍｍ
上下に隣接する同じ形状を有する２層のインダクタ導体層の厚みの合計：０．０３００ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１０８ｍｍ
上下方向に隣り合うインダクタ導体層間の距離：０．００９ｍｍ
インダクタ導体層の層数：１２層
インダクタＬの巻き数：１３．５周
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．１４８ｍｍ

また、第３のモデルと電子部品１０ｅとでは、インダクタ導体層の層数が異なる。ただし、以下の説明では、第３のモデルにおける最も上側に位置するインダクタ導体層と電子部品１０ｅにおけるインダクタ導体層１９ａとを対応させる。第３のモデルにおける最も下側に位置するインダクタ導体層と電子部品１０ｅにおけるインダクタ導体層１８ｄとを対応させる。

図１７は、第３のモデルに発生する残留応力の大きさを色で示した図である。図１７に示すように、モデルでは、最も上側に位置するインダクタ導体層の線幅方向の両端（端部Ｐｉ，Ｐｊ）、及び、最も下側に位置するインダクタ導体層の線幅方向の両端（端部Ｐｋ，Ｐｌ）において、非常に大きな残留応力が発生していることが分かる。

本願発明者は、残留応力Ｆ１，Ｆ５を測定した。残留応力Ｆ１は、端部Ｐｌから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ５は、端部Ｐｋから下側に距離Ｘだけ離れた点における残留応力である。表４は、第２のシミュレーションの結果を示した表である。

表４によれば、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が５６．５％低下していることが分かる。よって、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、比透磁率のばらつきを抑制でき、インダクタＬのインダクタンス値のばらつきを抑制できる。

更に、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が６３．５％低下していることが分かる。よって、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が７０．５％低下していることが分かる。よって、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが１.０（すなわち、距離Ｘが２０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が８０％低下していることが分かる。よって、比率Ｅが１.０（すなわち、距離Ｘが２０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

また、比率Ｅが１．２５（すなわち、距離Ｘが２５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が８３％低下していることが分かる。しかしながら、インダクタンス値が１４％低下している。よって、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５（すなわち、距離Ｘが２５μｍ）以下であることが好ましい。

（第６の変形例）
第６の変形例に係る電子部品１０ｆについて図面を参照しながら説明する。図１８は、電子部品１０ｆの積層体１２の分解斜視図である。図１９は、図１の電子部品１０ｆのＡ−Ａ線における断面構造図である。電子部品１０ｆの外観斜視図については図１を援用する。

電子部品１０ｆは、インダクタＬがインダクタ導体層１８'ａ，１８’ｂ及びビアホール導体ｖ１１を更に含んでいる点において電子部品１０と相違する。以下に、かかる相違点を中心に電子部品１０ｆについて説明する。

インダクタ導体層１８’ａは、絶縁体層１７ｃの上面上に設けられており、上側から見たときに、時計回り方向に周回しながら外周側から内周側へと向かう渦巻形状（ｓｐｉｒａｌ）を有している。インダクタ導体層１８’ｂは、絶縁体層１７ｄの上面上に設けられており、上側から見たときに、時計回り方向に周回しながら内周側から外周側へと向かう渦巻形状（ｓｐｉｒａｌ）を有している。また、インダクタ導体層１８'ａ，１８’ｂは、矩形状の断面形状を有している。ビアホール導体ｖ１１は、絶縁体層１７ｃを上下方向に貫通しており、インダクタ導体層１８’ａの内周側の端部とインダクタ導体層１８'ｂの内周側の端部とを接続している。電子部品１０ｆでは、インダクタ導体層１８’ａ，１８’ｂは、上下方向に延びる短辺を有する長方形状の断面形状を有している。

以下では、インダクタ導体層１８’ａ（最も上側に位置するインダクタ導体層）における最外周の部分を最外周６０ａと呼ぶ。そして、最外周６０ａの上側の長辺の端部を端部Ｐｍ，Ｐｎとする。端部Ｐｍは、上側の長辺の右端（外側の端部）である。端部Ｐｆは、上側の長辺の左端（内側の端部）である。そして、最も上側に位置するインダクタ導体層と磁性領域Ｒ１との距離Ｄは、最も上側に位置するインダクタ導体層の端部Ｐｍから磁性領域Ｒ１までの距離とする。

また、インダクタ導体層１８’ｂ（最も下側に位置するインダクタ導体層）における最外周の部分を最外周６０ｂと呼ぶ。そして、最外周６０ｂの下側の長辺の端部を端部Ｐｏ，Ｐｐとする。端部Ｐｏは、下側の長辺の右端（外側の端部）である。端部Ｐｐは、下側の長辺の左端（内側の端部）である。そして、最も下側に位置するインダクタ導体層と磁性領域Ｒ２との距離Ｄは、最も下側に位置するインダクタ導体層の端部Ｐｏから磁性領域Ｒ２までの距離とする。

本願発明者は、第２のコンピュータシミュレーションを行った。具体的には、本願発明者は、以下に説明する第４のモデルを作成して、電子部品に発生する残留応力をコンピュータにより演算した。第２のコンピュータシミュレーションでは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）を用いた。第４のモデルの構造は、図１８及び図１９に示す電子部品１０ｆの構造と同様である。以下に、第４のモデルの詳細な条件を記載する。

積層体の左右方向の長さ：０．４００ｍｍ
積層体の前後方向の幅 ：０．４００ｍｍ
積層体の上下方向の高さ：０．４８０ｍｍ
インダクタ導体層の線幅：０．０５０ｍｍ
インダクタ導体層の厚み：０．０３０ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１０８ｍｍ
上下方向に隣り合うインダクタ導体層間の距離：０．００９ｍｍ
インダクタ導体層の層数：２層
インダクタＬの巻き数：７．５周
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．０８９ｍｍ

図２０は、第４のモデルに発生する残留応力の大きさを色で示した図である。図２０に示すように、モデルでは、最も上側に位置するインダクタ導体層の端部Ｐｍ、及び、最も下側に位置するインダクタ導体層の端部Ｐｏにおいて、非常に大きな残留応力が発生していることが分かる。

本願発明者は、残留応力Ｆ１，Ｆ５を測定した。残留応力Ｆ１は、端部Ｐｍから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ５は、端部Ｐｏから下側に距離Ｘだけ離れた点における残留応力である。表５は、第２のシミュレーションの結果を示した表である。

表５によれば、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が５７％低下していることが分かる。よって、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、比透磁率のばらつきを抑制でき、インダクタＬのインダクタンス値のばらつきを抑制できる。

更に、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が６２．５％低下していることが分かる。よって、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が６９％低下していることが分かる。よって、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが１.０（すなわち、距離Ｘが３０μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が７８．５％低下していることが分かる。よって、比率Ｅが１.０（すなわち、距離Ｘが３０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

また、比率Ｅが１．２５（すなわち、距離Ｘが３７.５μｍ）であれば、応力Ｆ１，Ｆ５の変化率の平均が８１．５％低下していることが分かる。しかしながら、インダクタンス値が大きく低下する。よって、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５（すなわち、距離Ｘが３７．５μｍ）以下であることが好ましい。

（第７の変形例）
第７の変形例に係る電子部品１０ｇについて図面を参照しながら説明する。図２１は、電子部品１０ｇの積層体１２の分解斜視図である。図２２は、図１の電子部品１０ｇのＢ−Ｂ線における断面構造図である。電子部品１０ｇの外観斜視図については図１を援用する。

電子部品１０ｇは、インダクタＬがインダクタ導体層５０のみを含んでいる点において電子部品１０と相違する。以下に、かかる相違点を中心に電子部品１０ｇについて説明する。

インダクタＬは、インダクタ導体層５０のみを含んでおり、その他のインダクタ導体層を含んでいない。すなわち、インダクタＬは、１つの導体層により構成されており、該導体層とは異なる層に設けられている導体層やビアホール導体層を含まない。インダクタ導体層５０は、絶縁体層１７ｃの上面上に設けられ、左右方向に延びる直線状の導体層である。インダクタ導体層５０の左端は外部電極１４ａに接続され、インダクタ導体層５０の右端は外部電極１４ｂに接続される。電子部品１０ｇでは、インダクタ導体層５０は、線幅方向の両端に近づくにしたがって上下方向の厚みが薄くなる形状を有している。

以下では、インダクタ導体層５０の線幅方向の端部を端部Ｐｑ，Ｐｒと呼ぶ。端部Ｐｑは、インダクタ導体層５０の前側の端部である。端部Ｐｒは、インダクタ導体層５０の後ろ側の端部である。そして、インダクタ導体層５０と磁性領域Ｒ１との距離Ｄは、インダクタ導体層５０の端部Ｐｑから磁性領域Ｒ１までの距離とする。インダクタ導体層５０と磁性領域Ｒ２との距離Ｄは、インダクタ導体層５０の端部Ｐｑから磁性領域Ｒ２までの距離とする。

本願発明者は、第２のコンピュータシミュレーションを行った。具体的には、本願発明者は、以下に説明する第５のモデルを作成して、電子部品に発生する残留応力をコンピュータにより演算した。第２のコンピュータシミュレーションでは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）を用いた。第５のモデルの構造は、図２１及び図２２に示す電子部品１０ｇの構造と同様である。以下に、第５のモデルの詳細な条件を記載する。

積層体の左右方向の長さ：０．４００ｍｍ
積層体の前後方向の幅：０．５００ｍｍ
積層体の上下方向の高さ：０．４６０ｍｍ
インダクタ導体層の線幅：０．２４０ｍｍ
インダクタ導体層の厚み：０．０５０ｍｍ
インダクタ導体層の線幅方向の端部から積層体の側面までの距離：０．１３０ｍｍ
インダクタ導体層の層数：１層
最も上側に位置するインダクタ導体層から積層体の上面までの距離、及び、最も下側に位置するインダクタ導体層から積層体の下面までの距離：０．０８８５ｍｍ

図２３は、第５のモデルに発生する残留応力の大きさを色で示した図である。本願発明者は、残留応力Ｆ１，Ｆ２，Ｆ６を測定した。残留応力Ｆ１は、端部Ｐｑから上側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ２は、端部Ｐｑから右側に距離Ｘだけ離れた点における残留応力である。残留応力Ｆ６は、端部Ｐｑから下側に距離Ｘだけ離れた点における残留応力である。表６は、第２のシミュレーションの結果を示した表である。

表６によれば、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、応力Ｆ１，Ｆ２，Ｆ６の変化率の平均が５４％低下していることが分かる。よって、比率Ｅが０．２５（すなわち、距離Ｘが７．５μｍ）であれば、比透磁率のばらつきを抑制でき、インダクタＬのインダクタンス値のばらつきを抑制できる。

更に、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、応力Ｆ１，Ｆ２，Ｆ６の変化率の平均が６１％低下していることが分かる。よって、比率Ｅが０．３３（１／３）（すなわち、距離Ｘが１０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、応力Ｆ１，Ｆ２，Ｆ６の変化率の平均が７０．３％低下していることが分かる。よって、比率Ｅが０．５（すなわち、距離Ｘが１５μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

更に、比率Ｅが１.０（すなわち、距離Ｘが３０μｍ）であれば、応力Ｆ１，Ｆ２，Ｆ６の変化率の平均が８１．３％低下していることが分かる。よって、比率Ｅが１.０（すなわち、距離Ｘが３０μｍ）であれば、比透磁率のばらつきを更に抑制でき、インダクタＬのインダクタンス値のばらつきを更に抑制できる。

また、比率Ｅが１．２５（すなわち、距離Ｘが３７.５μｍ）であれば、応力Ｆ１，Ｆ２，Ｆ６の変化率の平均が８４．３％低下していることが分かる。しかしながら、インダクタンス値が大きく％低下する。よって、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するためには、比率Ｅが１．２５（すなわち、距離Ｘが３７．５μｍ）以下であることが好ましい。

（まとめ）
以上のように、電子部品１０，１０ａ〜１０ｇでは、インダクタ導体層の断面形状が異なっている。そのため、大きな内部応力が発生する位置も僅かに異なっている。ただし、電子部品１０，１０ａ〜１０ｇにおいて、大きな内部応力が発生する位置は、概ね、最も上側に位置するインダクタ導体層の線幅方向の端部近傍、及び、最も下側に位置するインダクタ導体層の線幅方向の端部近傍である。よって、最も上側に位置するインダクタ導体層の線幅方向の端部近傍、及び、最も下側に位置するインダクタ導体層の線幅方向の端部近傍が、非磁性領域Ｒ３となっていれば、インダクタＬのインダクタンス値の製造ばらつきが抑制される。

ただし、電子部品１０，１０ａ〜１０ｇでは、インダクタ導体層の断面形状が異なっている。そのため、最も上側に位置するインダクタ導体層の線幅方向の端部近傍、及び、最も下側に位置するインダクタ導体層の線幅方向の端部近傍の定義も、電子部品１０，１０ａ〜１０ｇ毎に異なってくる。そこで、電子部品１０，１０ａ〜１０ｇにおいて、インダクタＬのインダクタンス値の製造ばらつきを抑制するためには、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域は、非磁性領域Ｒ３であればよい。これにより、電子部品１０，１０ａ〜１０ｇにおいて、最も上側に位置するインダクタ導体層の線幅方向の端部近傍が非磁性領域Ｒ３となる。

同じ理由により、電子部品１０，１０ａ〜１０ｇにおいて、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／３の距離までの領域は、非磁性領域Ｒ３であることが好ましい。同様に、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／２の距離までの領域は、非磁性領域Ｒ３であることが好ましい。同様に、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みと等しい距離までの領域は、非磁性領域Ｒ３であることが好ましい。

また、電子部品１０，１０ａ〜１０ｇでは、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するために、比率Ｅが１．２５以下であることが好ましいとした。これは、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１．２５倍の距離までの領域は、非磁性領域Ｒ３であり、かつ、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１．２５倍の距離だけ離れた位置は、非磁性領域Ｒ３と磁性領域Ｒ１との境界であることを意味する。

更に、インダクタＬのインダクタンス値の製造ばらつきを抑制するためには、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域は、非磁性領域Ｒ３であればよい。これにより、電子部品１０，１０ａ〜１０ｇにおいて、最も下側に位置するインダクタ導体層の線幅方向の端部近傍が非磁性領域Ｒ３となる。

同じ理由により、電子部品１０，１０ａ〜１０ｇにおいて、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／３の距離までの領域は、非磁性領域Ｒ３であることが好ましい。同様に、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／２の距離までの領域は、非磁性領域Ｒ３であることが好ましい。同様に、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みと等しい距離までの領域は、非磁性領域Ｒ３であることが好ましい。

また、電子部品１０，１０ａ〜１０ｇでは、インダクタＬのインダクタンス値のばらつきの抑制とインダクタンス値の低下の抑制とを両立するために、比率Ｅが１．２５以下であることが好ましいとした。これは、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１．２５倍の距離までの領域は、非磁性領域Ｒ３であり、かつ、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１．２５倍の距離だけ離れた位置は、非磁性領域Ｒ３と磁性領域Ｒ２との境界であることを意味する。

（その他の実施形態）
本発明に係る電子部品は、前記電子部品１０，１０ａ〜１０ｇに限らず、その要旨の範囲内において変更可能である。

なお、電子部品１０，１０ａ〜１０ｇの構成を任意に組み合わせてもよい。

なお、螺旋形状とは、３次元の螺旋形状（弦巻（ｈｅｌｉｘ））及び２次元の螺旋形状（渦巻（ｓｐｉｒａｌ））の両方を含む意味である。また、螺旋形状は、複数の２次元の螺旋形状（渦巻（ｓｐｉｒａｌ））が接続された形状も含む。

また、インダクタＬは、積層体１２に設けられていればよく、積層体１２の表面から露出していてもよい。

また、インダクタ導体層１８ａ〜１８ｄは、上側から見たときに重なり合っているが、ずれて重なっていなくてもよい。

なお、電子部品１０，１０ａ〜１０ｆにおいて、インダクタ導体層１８ｂ，１８ｃの表面からインダクタ導体層１８ｂ，１８ｃの厚みの１／４の距離までの領域は、非磁性領域Ｒ３でなくてもよい。すなわち、インダクタ導体層１８ｂ，１８ｃには、磁性領域が接していてもよい。

なお、電子部品１０，１０ａ〜１０ｆでは、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域、及び、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域は、非磁性領域Ｒ３である。しかしながら、最も上側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域のみが、非磁性領域Ｒ３であってもよいし、最も下側に位置するインダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域のみが、非磁性領域Ｒ３であってもよい。

なお、電子部品１０では、インダクタ導体層１８ａから積層体１２の上面（積層方向の一方側の面）までの距離は、インダクタ導体層１８ａの線幅よりも大きい。ただし、インダクタ導体層１８ａから積層体１２の上面までの距離は、インダクタ導体層１８ａの線幅以下であってもよい。

ただし、本願発明者は、以下に説明するコンピュータシミュレーションを行って、インダクタ導体層１８ａから積層体１２の上面までの距離は、インダクタ導体層１８ａの線幅よりも大きいことが好ましいことを導き出した。より詳細には、第６のモデル及び第７のモデルを作成した。第６のモデルでは、インダクタ導体層１８ａから積層体１２の上面までの距離は、インダクタ導体層１８ａの線幅よりも大きい。第７のモデルでは、インダクタ導体層１８ａから積層体１２の上面までの距離は、インダクタ導体層１８ａの線幅よりも小さい。そして、本願発明者は、第６のモデル及び第７のモデルに発生する残留応力をコンピュータにより演算した。演算に用いたソフトは、有限要素法シミュレータＦｅｍｔｅｔ（登録商標）である。図２４は、第６のモデルに発生する残留応力の大きさを色で示した図である。図２５は、第７のモデルに発生する残留応力の大きさを色で示した図である。図２４及び図２５は、図１のＡ−Ａ線における断面構造図に相当する。図２４及び図２５において、色が薄い部分では大きな残留応力が発生しており、色が濃い部分では小さな残留応力が発生している。

図２４及び図２５に示すように、第６のモデルの方が第７のモデルよりも、インダクタ導体層１８ａの上側に発生する応力が低減されていることが分かる。これは、インダクタ導体層１８ａから積層体１２の上面までの距離が大きくなると、積層体１２内で発生した応力が分散されるためである。よって、インダクタ導体層１８ａから積層体１２の上面までの距離は、インダクタ導体層１８ａの線幅よりも大きいことが好ましい。

なお、非磁性領域Ｒ３には、Ｂｉ又はＳｉが含まれていてもよい。これにより、非磁性領域Ｒ３が焼成されやすくなる。

なお、電子部品１０ｇにおいて、インダクタ導体層１８ａは、直線状の形状を有していなくてもよく、例えば、上側から見たときに、周回する形状を有していてもよい。よって、インダクタ導体層１８ａは、上側から見たときに、渦巻状をなしていてもよい。

以上のように、本発明は、電子部品に有用であり、特に、インダクタのインダクタンス値の製造ばらつきを低減できる点で優れている。

１０，１０ａ〜１０ｇ：電子部品
１２：積層体
１６ａ〜１６ｊ，１７ａ〜１７ｇ，２１ａ〜２１ｄ：絶縁体層
１８ａ〜１８ｄ，１８’ａ，１８’ｂ，１９ａ〜１９ｄ，５０：インダクタ導体層
Ｌ：インダクタ
Ｐａ〜Ｐｒ：端部
Ｒ：軌道
Ｒ１，Ｒ２：磁性領域
Ｒ３：非磁性領域

Claims (11)

1. フェライトセラミックスを材料とする複数の絶縁体層が積層方向に積層された構造を有し、かつ、磁性領域及び該磁性領域よりも低い透磁率を有する低透磁率領域を有する積層体と、
   前記積層体に設けられ、かつ、前記積層方向から見たときに、所定方向に巻く螺旋形状を有するインダクタと、
   を備えており、
   前記インダクタは、前記積層方向に並ぶ複数のインダクタ導体層を含んでおり、
   前記複数のインダクタ導体層は、前記積層方向の最も一方側に位置する第１のインダクタ導体層、及び、該積層方向の最も他方側に位置する第２のインダクタ導体層を含んでおり、
   前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１／４の距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１／４の距離までの領域は、前記低透磁率領域であること、
   を特徴とする電子部品。
2. 前記積層体は、焼成体であること、
   を特徴とする請求項１に記載の電子部品。
3. 前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１／４の距離までの領域、及び、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１／４の距離までの領域は、前記低透磁率領域であること、
   を特徴とする請求項１又は請求項２のいずれかに記載の電子部品。
4. 前記複数のインダクタ導体層は、前記第１のインダクタ導体層及び前記第２のインダクタ導体層を除く残余のインダクタ導体層である第３のインダクタ導体層を含んでおり、
   前記第３のインダクタ導体層の表面から該第３のインダクタ導体層の厚みの１／４までの領域は、前記低透磁率領域であること、
   を特徴とする請求項３に記載の電子部品。
5. 前記第１のインダクタ導体層を囲んでいる前記低透磁率領域と前記第２のインダクタ導体層を囲んでいる前記低透磁率領域と前記第３のインダクタ導体層を囲んでいる前記低透磁率領域とは一つに繋がっていること、
   を特徴とする請求項４に記載の電子部品。
6. 前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１／３の距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１／３の距離までの領域は、前記低透磁率領域であること、
   を特徴とする請求項１ないし請求項５のいずれかに記載の電子部品。
7. 前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１／２の距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１／２の距離までの領域は、前記低透磁率領域であること、
   を特徴とする請求項１ないし請求項６のいずれかに記載の電子部品。
8. 前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みと等しい距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みと等しい距離までの領域は、前記低透磁率領域であること、
   を特徴とする請求項１ないし請求項７のいずれかに記載の電子部品。
9. 前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１．２５倍の距離までの領域、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１．２５倍の距離までの領域は、前記低透磁率領域であり、
   前記第１のインダクタ導体層の表面から該第１のインダクタ導体層の厚みの１．２５倍の距離だけ離れた位置、及び／又は、前記第２のインダクタ導体層の表面から該第２のインダクタ導体層の厚みの１．２５倍の距離だけ離れた位置は、前記低透磁率領域と前記磁性領域との境界であること、
   を特徴とする請求項１ないし請求項８のいずれかに記載の電子部品。
10. 前記第１のインダクタ導体層から前記積層体の前記積層方向の一方側の面までの距離は、前記第１のインダクタ導体層の線幅よりも大きいこと、
    を特徴とする請求項１ないし請求項９のいずれかに記載の電子部品。
11. フェライトセラミックスを材料とする複数の絶縁体層が積層方向に積層された構造を有し、かつ、磁性領域及び低透磁率領域を有する積層体と、
    前記積層体に設けられているインダクタと、
    を備えており、
    前記インダクタは、線状をなす１つのインダクタ導体層のみを含んでおり、
    前記インダクタ導体層の表面から該インダクタ導体層の厚みの１／４の距離までの領域は、前記低透磁率領域であること、
    を特徴とする電子部品。