JP2018032836A - 電子部品の接合構造および電子部品接合体の製造方法 - Google Patents
電子部品の接合構造および電子部品接合体の製造方法 Download PDFInfo
- Publication number
- JP2018032836A JP2018032836A JP2016166335A JP2016166335A JP2018032836A JP 2018032836 A JP2018032836 A JP 2018032836A JP 2016166335 A JP2016166335 A JP 2016166335A JP 2016166335 A JP2016166335 A JP 2016166335A JP 2018032836 A JP2018032836 A JP 2018032836A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- electrode
- mounting surface
- base material
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】第1基材11と、当該第1基材11の実装面S1に形成された第1電極12と、第1電極12の一部を露出させる開口、および第1電極12に重ならない位置に形成された第1凹部DP1を有し、第1基材11の実装面S1を被覆する第1絶縁膜13と、を含む第1電子部品と、第2基材21と、当該第2基材21の実装面に形成された第2電極22と、を含む第2電子部品と、第1電極12と第2電極22とが対面する状態で、第1電極12と第2電極22とを電気的に導通させる導電性接合材31と、第2電子部品の実装面と第1絶縁膜13との間隙を封止する絶縁性接合材32と、を備える。
【選択図】図1
Description
第1基材と、当該第1基材の実装面に形成された第1電極と、前記第1電極の一部を露出させる開口、および前記第1電極に重ならない位置に形成された第1凹部を有し、前記第1基材の実装面を被覆する第1絶縁膜と、を含む第1電子部品と、
第2基材と、当該第2基材の実装面に形成された第2電極と、を含む第2電子部品と、
前記第1電極と前記第2電極とが対面する状態で、前記第1電極と前記第2電極とを電気的に導通させる導電性接合材と、
前記第2電子部品の実装面と前記第1絶縁膜との間隙を封止する絶縁性接合材と、
を備える。
第1基材の実装面に複数の第1電極を形成し、前記複数の第1電極のそれぞれの一部が露出し前記複数の第1電極のうち隣接する第1電極の間が第1凹部となる第1絶縁膜を前記第1基材の実装面に被覆する、第1電子部品製造工程と、
第2基材の実装面に第2電極を形成する第2電子部品製造工程と、
前記第1電極と前記第2電極とを導電性接合材を介して電気的に導通させる接合工程と、
前記第2電子部品の実装面と前記第1絶縁膜との間隙を絶縁性接合材で封止する封止工程と、
を備える。
図1は第1の実施形態に係る電子部品接合体101の主要部の断面図である。図2は接合前の第1電子部品10および第2電子部品20の主要部の断面図である。
図3中の(1)に示すように、第1基材11の実装面S1に複数の第1電極12を形成する。例えば、ポリイミドフィルムにCu箔をラミネートし、このCu箔をフォトリソグラフィによってパターンニングすることで第1電極12を形成する。
図2に示すように、第2基材21の実装面S2に第2電極22を形成する。この例では、半導体プロセスにより、Alパッドに無電解Ni/Pd/AuめっきによるUBM(Under Bump Metal)を形成する。その後、ウェハをダイシングして個別の半導体ベアチップを得る。
図3中の(2)(3)に示すように、開口AP1にはんだ等の導電性接合材31を印刷形成する。その際、第1絶縁膜13の開口AP1ははんだペーストの流れを防止し、はんだ形成位置を規制する「堤」として作用する。
図3中の(6)に示すように、第2電子部品20の実装面S2と第1絶縁膜13との間隙を絶縁性接合材32で封止する。例えば、液状の上記コンポジットレジンを第2電子部品20の実装面S2と第1絶縁膜13との間隙に注入し、加熱硬化させる。
第2の実施形態では、絶縁性接合材の形成方法が第1の実施形態とは異なる例を示す。
第1の実施形態と同様にして、図4中の(1)(2)に示すように、第1基材11の実装面S1に複数の第1電極12を形成し、第1絶縁膜13を第1基材11の実装面S1に被覆する。
第1の実施形態と同様にして、第2基材21の実装面に第2電極22を形成する。
本実施形態では接合工程と封止工程は同時的に行われる。先ず、第1の実施形態と同様にして、図4中の(2)(3)に示すように、開口AP1にはんだ等の導電性接合材31を印刷形成する。
第3の実施形態では、絶縁性接合材による封止と導電性接合材による電気的接合を同時的に行う別の例を示す。
第1の実施形態と同様にして、図5中の(1)(2)に示すように、第1基材11の実装面S1に複数の第1電極12を形成し、第1絶縁膜13を第1基材11の実装面S1に被覆する。
第1の実施形態と同様にして、第2基材21の実装面に第2電極22を形成する。
本実施形態では接合工程と封止工程は同時的に行われる。先ず、図5中の(3)に示すように、第1絶縁膜13の表面に絶縁性接合材32を塗布する。開口AP1は開口されたままである。
第4の実施形態では、第1絶縁膜と第1電極との厚さ関係が第1の実施形態とは異なる例を示す。
第5の実施形態では、第1電極の断面形状が第1の実施形態とは異なる例を示す。
第6の実施形態では、第2凹部を含む電子部品接合体について示す。
第7の実施形態では、第1電子部品と第2電子部品との大小関係が、これまでに示した実施形態とは異なる例を示す。
DP1…第1凹部
DP2…第2凹部
S1,S2…実装面
10,10A,10B…第1電子部品
11…第1基材
12…第1電極
12S…Cu箔
13…第1絶縁膜
20…第2電子部品
21…第2基材
22…第2電極
23…第2絶縁膜
31…導電性接合材
32…絶縁性接合材
40…レジスト膜
101〜107…電子部品接合体
Claims (7)
- 第1基材と、当該第1基材の実装面に形成された第1電極と、前記第1電極の一部を露出させる開口、および前記第1電極に重ならない位置に形成された第1凹部を有し、前記第1基材の実装面を被覆する第1絶縁膜と、を含む第1電子部品と、
第2基材と、当該第2基材の実装面に形成された第2電極と、を含む第2電子部品と、
前記第1電極と前記第2電極とが対面する状態で、前記第1電極と前記第2電極とを電気的に導通させる導電性接合材と、
前記第2電子部品の実装面と前記第1絶縁膜との間隙を封止する絶縁性接合材と、
を備える、電子部品の接合構造。 - 前記第1電極の厚さは前記第1絶縁膜の厚さよりも厚い、請求項1に記載の電子部品の接合構造。
- 前記第1電極は、前記第1基材の実装面から離れるにしたがって幅が狭くなる形状である、請求項1または2に記載の電子部品の接合構造。
- 前記絶縁性接合材の線膨張係数は、前記第1基材の線膨張係数と前記第2基材の線膨張係数との間の値である、請求項1または2に記載の電子部品の接合構造。
- 前記第2電極の一部を露出させる開口と、前記第2電極に重ならない位置に形成された第2凹部とを有し、前記第2基材の実装面を被覆する第2絶縁膜を備え、前記絶縁性接合材は前記第1絶縁膜と前記第2絶縁膜との間隙を封止する、請求項1から4のいずれか記載の電子部品の接合構造。
- 第1基材の実装面に複数の第1電極を形成し、前記複数の第1電極のそれぞれの一部が露出し前記複数の第1電極のうち隣接する第1電極の間が第1凹部となる第1絶縁膜を前記第1基材の実装面に被覆する、第1電子部品製造工程と、
第2基材の実装面に第2電極を形成する第2電子部品製造工程と、
前記第1電極と前記第2電極とを導電性接合材を介して電気的に導通させる接合工程と、
前記第2電子部品の実装面と前記第1絶縁膜との間隙を絶縁性接合材で封止する封止工程と、
を備え、前記第1電子部品と前記第2電子部品との接合体を製造する、電子部品接合体の製造方法。 - 前記第2電子部品製造工程は、前記第2基材の実装面に、前記第2電極の一部を露出させる開口と、前記第2電極に重ならない第2凹部とを有する第2絶縁膜を形成する工程を含む、請求項6に記載の電子部品接合体の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016166335A JP6623978B2 (ja) | 2016-08-26 | 2016-08-26 | 電子部品の接合構造および電子部品接合体の製造方法 |
CN201720543304.1U CN206758431U (zh) | 2016-08-26 | 2017-05-16 | 电子部件的接合构造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016166335A JP6623978B2 (ja) | 2016-08-26 | 2016-08-26 | 電子部品の接合構造および電子部品接合体の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018032836A true JP2018032836A (ja) | 2018-03-01 |
JP6623978B2 JP6623978B2 (ja) | 2019-12-25 |
Family
ID=60617108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016166335A Active JP6623978B2 (ja) | 2016-08-26 | 2016-08-26 | 電子部品の接合構造および電子部品接合体の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6623978B2 (ja) |
CN (1) | CN206758431U (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0491448A (ja) * | 1990-08-02 | 1992-03-24 | Toray Dow Corning Silicone Co Ltd | フリップチップ型半導体装置 |
JPH08195414A (ja) * | 1995-01-12 | 1996-07-30 | Toshiba Corp | 半導体装置 |
JPH0964097A (ja) * | 1995-08-29 | 1997-03-07 | Toshiba Corp | 半導体装置 |
JPH11145336A (ja) * | 1997-11-10 | 1999-05-28 | Matsushita Electric Ind Co Ltd | バンプ付電子部品の実装構造および実装方法 |
JP2001077516A (ja) * | 1999-07-05 | 2001-03-23 | Matsushita Electric Ind Co Ltd | 電子部品装置及びその製造方法、並びに、回路基板 |
JP2005229008A (ja) * | 2004-02-16 | 2005-08-25 | Toppan Printing Co Ltd | プリント配線板及びその製造方法 |
JP2006147781A (ja) * | 2004-11-18 | 2006-06-08 | Kumamoto Univ | 半導体チップ並びに半導体装置およびその製造方法 |
-
2016
- 2016-08-26 JP JP2016166335A patent/JP6623978B2/ja active Active
-
2017
- 2017-05-16 CN CN201720543304.1U patent/CN206758431U/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0491448A (ja) * | 1990-08-02 | 1992-03-24 | Toray Dow Corning Silicone Co Ltd | フリップチップ型半導体装置 |
JPH08195414A (ja) * | 1995-01-12 | 1996-07-30 | Toshiba Corp | 半導体装置 |
JPH0964097A (ja) * | 1995-08-29 | 1997-03-07 | Toshiba Corp | 半導体装置 |
JPH11145336A (ja) * | 1997-11-10 | 1999-05-28 | Matsushita Electric Ind Co Ltd | バンプ付電子部品の実装構造および実装方法 |
JP2001077516A (ja) * | 1999-07-05 | 2001-03-23 | Matsushita Electric Ind Co Ltd | 電子部品装置及びその製造方法、並びに、回路基板 |
JP2005229008A (ja) * | 2004-02-16 | 2005-08-25 | Toppan Printing Co Ltd | プリント配線板及びその製造方法 |
JP2006147781A (ja) * | 2004-11-18 | 2006-06-08 | Kumamoto Univ | 半導体チップ並びに半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN206758431U (zh) | 2017-12-15 |
JP6623978B2 (ja) | 2019-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4651359B2 (ja) | 半導体装置およびその製造方法 | |
JP5018155B2 (ja) | 配線基板、電子部品の実装構造、及び半導体装置 | |
JP2008016818A (ja) | 半導体装置およびその製造方法 | |
JP2000150701A (ja) | 半導体装置並びにこれに用いる接続用基板及びその製造方法 | |
JP2009200067A (ja) | 半導体チップおよび半導体装置 | |
JP3836349B2 (ja) | 半導体装置およびその製造方法 | |
JP3116926B2 (ja) | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 | |
JP2000164761A (ja) | 半導体装置および製造方法 | |
JP2003152131A (ja) | 中空封着パッケージおよびその製造方法 | |
JPH11168116A (ja) | 半導体チップ用電極バンプ | |
JP6623978B2 (ja) | 電子部品の接合構造および電子部品接合体の製造方法 | |
JP4035949B2 (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
US8168525B2 (en) | Electronic part mounting board and method of mounting the same | |
JP2020136629A (ja) | 電子装置および電子装置の製造方法 | |
WO2018198544A1 (ja) | 半導体装置の製造方法および半導体装置 | |
JP4561969B2 (ja) | 半導体装置 | |
TWI720728B (zh) | 薄膜覆晶封裝結構和其製作方法 | |
JP6467797B2 (ja) | 配線基板、配線基板を用いた半導体装置およびこれらの製造方法 | |
JPH11224918A (ja) | 半導体装置及びその製造方法 | |
JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
JP2001102409A (ja) | 半導体装置およびその製造方法 | |
JP4591715B2 (ja) | 半導体装置の製造方法 | |
JPH09181120A (ja) | 半導体装置およびその製造方法 | |
JP2010040891A (ja) | 部品内蔵配線板 | |
JP3721986B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190716 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190913 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191029 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191111 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6623978 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |