JP2015114460A - アクティブマトリックス基板およびその製造方法 - Google Patents

Abstract

【課題】ＴＦＴの半導体チャネル膜として酸化物半導体膜を容易に用いることができ、製造時の写真製版工程の回数を抑えることができるＦＦＳ方式のアクティブマトリックス基板を提供する。【解決手段】ＴＦＴ２０１は、半導体チャネル膜２と、半導体チャネル膜２上の第１絶縁膜からなるゲート絶縁膜３１と、ゲート絶縁膜３１上の第１導電膜と第２導電膜との積層膜からなるゲート電極４と、それらを覆う層間絶縁膜３２と、層間絶縁膜３２上に形成された第３導電膜と第４導電膜との積層膜からなるソース電極５と、第３導電膜からなるドレイン電極６とを備える。ゲート配線４１は、ゲート電極４と同じ第１導電膜と第２導電膜との積層膜からなる。ソース配線５１は、ソース電極５と同じ第３導電膜と第４導電膜との積層膜からなる。画素電極７は、第１導電膜からなり、コンタクトホール１３を通してドレイン電極６に接続する。対向電極８は、第３導電膜からなる。【選択図】図３

Description

本発明は、表示装置等に用いられるアクティブマトリックス基板およびその製造方法に関する。

薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）をスイッチング素子として用いたアクティブマトリックス基板（以下、「ＴＦＴ基板」と称す）は、例えば液晶表示装置（Liquid Crystal Display；ＬＣＤ）等の電気光学装置に利用されるものとして広く知られている。ＴＦＴ基板を用いたＬＣＤ（ＴＦＴ−ＬＣＤ）では、表示性能の向上（広視野角化、高精細化、高品位化など）の要求とともに、製造工程を簡略化して製造を効率的に行うことによる低コスト化の要求もある。

一般的なＴＦＴ−ＬＣＤは、画素電極およびそれに接続したＴＦＴを備える画素が複数個マトリックス状に配設されたＴＦＴ基板（素子基板）と、画素電極に対向して配置される対向電極およびカラーフィルタ（ＣＦ）を備えた対向基板（ＣＦ基板）とが、液晶層を挟持してなる液晶セルを基本構造とし、この液晶セルに偏光子等が取り付けられて構成されている。例えば全透過型ＬＣＤでは、液晶セルの背面側にバックライト（ＢＬ）が設けられる。

このように液晶を駆動する電界を発生するための画素電極と対向電極とが液晶層を挟むように配置される液晶セルは、ＴＮ（Twisted Nematic）モードに代表される縦電界駆動方式の液晶セルである。通常、ＴＮモードのＴＦＴ基板は、４回または５回の写真製版工程（フォトリソグラフィプロセス）を経て製造される。また、例えば下記の特許文献１〜３には、３回の写真製版工程によってＴＦＴ基板を形成する製造方法が開示されている。

一方、ＴＦＴ−ＬＣＤの広視野角化の観点から、画素電極と対向電極の両方をＴＦＴ基板に配設する横電界駆動方式の１つであるＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は登録商標）が提案されている。ＩＰＳモードでは、縦電界駆動方式よりも広い視野角が得られるが、縦電界駆動方式よりも画像表示部の開口率と透過率が低いため、明るい表示特性を得ることが難しい。この問題は、櫛歯形状の画素電極の真上の領域の液晶に、液晶を駆動させる電界が有効に働かないことに起因している。この問題を改善できる横電界駆動方式として、フリンジ電界駆動方式（Fringe Field Switching：ＦＦＳ）モードが提案されている（例えば、特許文献４）。

また、ＴＦＴ−ＬＣＤの高精細化、高品位化の観点から、ＴＦＴ基板に形成されるＴＦＴの活性層としての半導体に、従来のＳｉよりも高い移動度を有する酸化物半導体を用いる技術が開発されている（例えば、下記の特許文献５、６ならびに非特許文献１）。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のもの、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎＧａＺｎＯ系のものなどがある。また、このような酸化物半導体膜は、Ｓｉ半導体膜に比べて高い透光性を有しており、例えば特許文献７では、４００ｎｍから８００ｎｍの可視光に対して７０％以上の透過率を有する酸化物半導体膜を用いることが開示されている。

また、上記の酸化物半導体膜は、シュウ酸やカルボン酸のような弱酸系溶液でエッチング可能であり、パターン加工が容易という利点がある。しかし、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に通常用いられる酸系溶液にも容易に溶けてしまう。そのため、ソース電極およびドレイン電極となる金属膜のエッチング（パターニング）の際に酸化物半導体膜が消失しないように考慮する必要がある。例えば、特許文献６では、酸化物半導体に新たな元素を添加して薬液耐性を向上させる技術や、ソース電極およびドレイン電極となる金属膜と酸化物半導体の膜厚を最適化する技術が示されている。

特開昭６４−３５５２９号公報 特開２００１−３１１９６５号公報 特開２００９−２５７８８号公報 特開２００１−５６４７４号公報 特開２００４−１０３９５７号公報 特開２００５−７７８２２号公報 特開２００７−１１５９０２号公報 特開２００８−７２０１１号公報 特開２００１−２３５７６３号公報 特開２００９−１５７３６６号公報

Nature Vol.432（2004） p.488

ＦＦＳ方式のＬＣＤは、視野角特性およびパネル透過率が良好であることから、その需要は増えつつある。しかし、ＦＦＳ方式のＬＤＣに用いられるＴＦＴ基板では、画素電極と対向電極（共通電極）の両方をＴＦＴ基板に形成する必要があるため、ＴＦＴ基板の配線層（レイヤ）の数が増える。そのためＴＦＴ基板の形成に必要となる写真製版工程の回数が増加して、製造コストの増加を招く。

例えば、特許文献４の図１、図３に開示された一般的なＦＦＳ−ＬＣＤのＴＦＴ基板は、６回の写真製版工程を経て製造される。上記のように、従来のＴＮ方式のＴＦＴ基板では写真製版工程が３回の製造方法も提案されており、ＦＦＳ方式のＴＦＴ基板の製造では、写真製版工程の回数を削減することが大きな課題となっている。

その課題を解決するために、特許文献９、１０には、ＦＦＳ方式のＴＦＴ基板の製造における写真製版工程を４〜５回にまで減らす方法が提案されている。しかし、ＴＮ方式のＴＦＴ基板を製造する際の写真製版工程に比較するとまだ多く、製造コストの増加は避けられない。

また、先に述べたように、一般的な酸化物半導体膜は、ＴＦＴのソース電極やドレイン電極に用いられる金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金等）のエッチングに用いられる酸系溶液にも容易に溶けてしまう。特許文献４（図１、図３）、特許文献９（図３）および特許文献１０（図５）などのＴＦＴの構造のように、ソース電極およびドレイン電極のエッチング加工時に、その下層の半導体膜が露出する構造の場合、一般的な酸化物半導体を用いることが困難である。

本発明は以上のような課題を解決するためになされたものであり、ＴＦＴの半導体チャネル膜として酸化物半導体膜を容易に用いることができ、製造時の写真製版工程の回数を抑えることができるＦＦＳ方式のアクティブマトリックス基板を提供することを目的とする。

本発明に係るアクティブマトリックス基板は、基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続したゲート配線と、前記薄膜トランジスタのソース電極に接続したソース配線と、前記薄膜トランジスタのドレイン電極に接続した画素電極と、前記画素電極に対向配置される対向電極と、前記対向電極に一定電位を供給する共通配線と、を備えるアクティブマトリックス基板であって、前記薄膜トランジスタは、前記基板上に形成された半導体膜からなる半導体チャネル膜と、前記半導体チャネル膜上に形成された第１絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１導電膜とその上の第２導電膜との積層膜からなる前記ゲート電極と、前記半導体チャネル膜、前記ゲート絶縁膜および前記ゲート電極上に形成された第２絶縁膜からなる層間絶縁膜と、前記層間絶縁膜上に形成された第３導電膜とその上の第４導電膜との積層膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ソース電極と、前記第３導電膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ドレイン電極と、を備え、前記ゲート配線は、前記第１導電膜と前記第２導電膜との積層膜からなり、前記ゲート電極と接続するように形成されており、前記ソース配線は、前記第３導電膜と前記第４導電膜との積層膜からなり、前記ソース配線と接続するように形成されており、前記画素電極は、前記第１導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ドレイン電極と接続しており、前記対向電極は、前記第３導電膜からなり、前記層間絶縁膜を介して前記画素電極の上に形成されている。

本発明によれば、ＴＦＴを有するＦＦＳ方式のアクティブマトリックス基板の製造において、写真製版工程の回数を抑えることができ、生産性の向上およびそれによる製造コストの削減を図ることができる。また、ＴＦＴの半導体チャネル膜に移動度の高い酸化物半導体を容易に用いることができるため、アクティブマトリックス基板の高精細化および高性能化にも寄与できる。

実施の形態１、２および４に係るＴＦＴ基板の構成を示す平面図である。 実施の形態１に係るＴＦＴ基板の平面図である。 実施の形態１に係るＴＦＴ基板の断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態１の変形例に係るＴＦＴ基板の断面図である。 実施の形態２に係るＴＦＴ基板の平面図である。 実施の形態２に係るＴＦＴ基板の断面図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態２に係るＴＦＴ基板に用いる半導体膜の透過率の分光特性を示す図である。 実施の形態２の変形例に係るＴＦＴ基板の断面図である。 実施の形態３に係るＴＦＴ基板の構成を示す平面図である。 実施の形態３に係るＴＦＴ基板の平面図である。 実施の形態３に係るＴＦＴ基板の断面図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態３に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態３の変形例に係るＴＦＴ基板の断面図である。 実施の形態４に係るＴＦＴ基板の平面図である。 実施の形態４に係るＴＦＴ基板の断面図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す平面工程図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態４に係るＴＦＴ基板の製造方法を示す断面工程図である。 実施の形態４の変形例に係るＴＦＴ基板の断面図である。 実施の形態４の変形例に係るＴＦＴ基板の平面図である。 実施の形態４に係るＴＦＴ基板の層間絶縁膜に平坦化膜を適用した変形例に係るＴＦＴ基板の断面図である。

＜実施の形態１＞
図１は、実施の形態１に係るＴＦＴ基板の構成を示す平面図である。実施の形態１のＴＦＴ基板は、スイッチング素子としてのＴＦＴがマトリックス状に複数個配置されたアクティブマトリックス基板である。ここでは、全透過型のＬＣＤ用のＴＦＴ基板を例に挙げて説明する。

ＴＦＴ基板２００は、ＴＦＴ２０１および画素電極７を有する複数の画素２０４がマトリックス状に配設される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに分けられる。

表示領域２０２には、複数のゲート配線４１（走査信号線）および複数のソース配線５１（表示信号線）が配設される。複数のゲート配線４１は互いに平行に配設され、複数のソース配線５１も互いに平行に配設される。複数のゲート配線４１と複数のソース配線５１は交差する。図１では、ゲート配線４１が横方向に延在し、ソース配線５１が縦方向に延在している。隣接するゲート配線４１と隣接するソース配線５１とで囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリックス状に配列されることになる。

図１では、代表的に１つの画素２０４を拡大して示している。画素２０４には、少なくとも１つのＴＦＴ２０１が配設される。ＴＦＴ２０１は、ゲート配線４１とソース配線５１の交差点近傍に配置され、ゲート配線４１に接続されるゲート電極と、ソース配線５１に接続されるソース電極と、画素電極７に接続されるドレイン電極とを有している。

一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線４１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線５１は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。

走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための外部配線２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための外部配線２０８が配設されている。これら外部配線２０７，２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

走査信号駆動回路２０５には、外部配線２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、外部配線２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線４１にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線４１が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線５１に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。

なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。

ＴＦＴ２０１は、画素電極７に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線４１からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線５１に供給されている表示電圧がＴＦＴ２０１を通して画素電極７に印加される。画素２０４には、共通配線９１を通して一定の電位（共通電位）が与えられる共通電極９と、共通電極９に接続され画素電極７に対向配置された対向電極８とが設けられており、画素電極７と対向電極８との間に表示電圧に応じた電界が生じる（対向電極８は共通電極９と同電位であるため、図１では対向電極８の図示を省略している）。画素電極７に印加された表示電圧は、画素電極７と共通電極９との間に形成される保持容量２０９によって、１フレームの画像を表示する一定時間保持される。本実施の形態では、共通配線９１は、ゲート配線４１と平行に延在するように配設されている。

液晶表示装置（ＬＣＤ）の場合、ＴＦＴ基板２００に対向するように対向基板（不図示）が配置される。対向基板は、例えばカラーフィルタ（ＣＦ）基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。ＦＦＳ方式などの横電界駆動モードのＬＣＤの場合、共通電極９は、対向基板ではなくＴＦＴ基板２００上に配設される。

ＴＦＴ基板２００と対向基板とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、ＬＣＤでは、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）に、バックライト（ＢＬ）ユニット等が配設される。

ここで、ＬＣＤの動作を簡単に説明する。ＴＦＴ基板２００と対向基板との間に挟持されている液晶は、画素電極７と対向電極８との間に生じる電界によって駆動される（液晶の配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。具体的には、液晶表示パネルの背面側に配設されたバックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。

液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極７に印加されている表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。

次に、図２および図３を参照して、実施の形態１に係るＴＦＴ基板２００のより詳細な構成について説明する。図２は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３は、その断面構成を示す図である。図３では、図２に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。

Ｘ１−Ｘ２線に沿った断面は、画素２０４の形成領域（画素部）に対応する。また、図３に示す画素部の断面は、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と画素電極７および対向電極８の形成領域である「画像表示部」とを含んでいる。

Ｙ１−Ｙ２線に沿った断面は、ゲート配線４１にゲート信号を供給するためのゲート端子４２およびその上に設けられるゲート端子パッド４３の形成領域（ゲート端子部）に対応する。Ｚ１−Ｚ２線に沿った断面は、ソース配線５１に表示信号を印加するためのソース端子５２およびその上に設けられるソース端子パッド５３の形成領域（ソース端子部）に対応する。ゲート端子４２およびゲート端子パッド４３は、ゲート配線４１の端部に設けられ、ソース端子５２およびソース端子パッド５３は、ソース配線５１の端部に設けられている。

ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。画素部において、ＴＦＴ部の基板１上には、ＴＦＴ２０１の活性層（チャネル層）を構成する光透過性の半導体膜２（以下、ＴＦＴ部の半導体膜を「半導体チャネル膜」と称す）と、その上に形成された第１絶縁膜からなるゲート絶縁膜３１とが配設されている。また、ゲート絶縁膜３１の上には、ゲート電極４が形成されている。ゲート電極４は、第１導電膜からなるゲート電極下層部４ａと、第２導電膜からなるゲート電極上層部４ｂとの積層構造となっている。

図３には示されていないが、ゲート配線４１も、ゲート電極４と同様に、第１導電膜からなるゲート配線下層部４１ａと、第２導電膜からなるゲート配線上層部４１ｂとの積層構造となっている。ゲート配線４１は、図２の横方向に延在するように基板１上に形成されている。ゲート電極４は、ゲート配線４１に繋がっている（ゲート配線４１と一体的に形成されている）。すなわち、ゲート配線４１の一部分がゲート電極４として機能しており、図２の例では、ゲート配線４１から分岐してＴＦＴ部にまで延びた部分がゲート電極４を構成している。

画像表示部の基板１上には、画素電極７が形成されている。実施の形態１では、画素電極７は第１導電膜からなる平板状の電極であり、画素２０４ごとに独立して形成されている。

さらに、画素部の基板１上には、共通電極９が形成されている。共通電極９は、第１導電膜からなる共通電極下層部９ａと、第２導電膜からなる共通電極上層部９ｂとの積層構造となっている。

図３には示されていないが、共通配線９１も、共通電極９と同様に、第１導電膜からなる共通配線下層部９１ａと、第２導電膜からなる共通配線上層部９１ｂとの積層構造となっている。実施の形態１では、共通配線９１はゲート配線４１と平行に延在するように基板１上に形成されている。共通電極９は、共通配線９１に繋がっている（共通配線９１と一体的に形成されている）。すなわち、共通配線９１の一部分が共通電極９として機能しており、図２の例では、共通配線９１における対向電極８と重複する幅広の部分が共通電極９を構成している。

一方、ゲート端子部の基板１上には、第１導電膜からなるゲート端子４２が形成されている。また、ソース端子部の基板１上には、第１導電膜からなるソース端子５２が形成されている。

ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２を覆うように、第２絶縁膜からなる層間絶縁膜３２（図２では不図示）が、基板１の全面に形成されている。層間絶縁膜３２には、コンタクトホール１１〜１６が形成されている。

コンタクトホール１１（ソース領域コンタクトホール）は、層間絶縁膜３２およびゲート絶縁膜３１を貫通して、半導体チャネル膜２におけるＴＦＴ２０１のソース領域となる部分に達している。コンタクトホール１２（ドレイン領域コンタクトホール）は、層間絶縁膜３２およびゲート絶縁膜３１を貫通して、半導体チャネル膜２におけるＴＦＴ２０１のドレイン領域となる部分に達している。つまり、コンタクトホール１１，１２は、互いにゲート電極４を挟む位置に形成される。コンタクトホール１３（画素電極コンタクトホール）は、層間絶縁膜３２を貫通して画素電極７に達している。コンタクトホール１４（共通電極コンタクトホール）は、層間絶縁膜３２を貫通して共通電極９に達している。コンタクトホール１５（ゲート端子コンタクトホール）は、層間絶縁膜３２を貫通してゲート端子４２に達している。コンタクトホール１６（ソース端子コンタクトホール）は、層間絶縁膜３２を貫通してソース端子５２に達している。

画素部において、ＴＦＴ部の層間絶縁膜３２上には、ＴＦＴ２０１のソース電極５およびドレイン電極６が形成されている。ソース電極５は、第３導電膜からなるソース電極下層部５ａと、第４導電膜からなるソース電極上層部５ｂとの積層構造となっており、コンタクトホール１１を通して半導体チャネル膜２に接続している。ドレイン電極６は、第３導電膜からなる単層構造であり、コンタクトホール１２を通して半導体チャネル膜２に接続すると共に、コンタクトホール１３を通して画素電極７にも接続している。

また、ソース配線５１も、ソース電極５と同様に、第３導電膜からなるソース配線下層部５１ａと、第４導電膜からなるソース配線上層部５１ｂとの積層構造となっている。ソース配線５１は、図２の縦方向に延在するように層間絶縁膜３２上に形成されており、ソース電極５は、ソース配線５１に繋がっている（ソース配線５１と一体的に形成されている）。すなわち、ソース配線５１の一部分がソース電極５として機能しており、図２の例では、ソース配線５１から分岐してＴＦＴ部まで延びた部分がソース電極５を構成している。

画像表示部の層間絶縁膜３２上には、画素電極７と対向するように、第３導電膜からなる対向電極８が配設されている。実施の形態１では、対向電極８は、スリットを有する櫛歯状または格子状の電極であり、コンタクトホール１４を通して共通電極９に接続している。

一方、ゲート端子部の層間絶縁膜３２上には、第３導電膜からなるゲート端子パッド４３が形成されている。また、ソース端子部の層間絶縁膜３２上には、第３導電膜からなるソース端子パッド５３が形成されている。ゲート端子パッド４３は、コンタクトホール１５を通してゲート端子４２に接続し、ソース端子パッド５３は、コンタクトホール１６を通してソース端子５２に接続している。なお、ゲート端子パッド４３には、図１に示した走査信号駆動回路２０５から走査信号が供給され、ソース端子パッド５３には、図１に示した表示信号駆動回路２０６から表示信号が供給される。

次に、実施の形態１に係るＴＦＴ基板２００の製造方法について、図４〜図９を参照しつつ説明する。図４〜図６はＴＦＴ基板２００の製造方法の各工程を示す平面工程図であり、図７〜図９はＴＦＴ基板２００の製造方法の各工程を示す断面工程図である。なお、図４〜図６は、それぞれ図７〜図９に対応した平面図となっている。また、図４〜図９においては、図２および図３に示した要素に対応する要素には、それと同一符号を付してある。

まず、基板１の表面を洗浄液または純水を用いて洗浄する。ここでは厚さ０．６ｍｍのガラス基板を基板１として用いた。洗浄された基板１上に、ＴＦＴ２０１の半導体チャネル膜２の材料としての半導体膜と、ゲート絶縁膜３１の材料としての第１絶縁膜とをこの順に積層した積層膜を形成する。本実施の形態では、半導体膜として酸化インジウム（Ｉｎ_２Ｏ_３）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化亜鉛（ＺｎＯ）添加したＩｎＧａＺｎＯ系の酸化物半導体（ＩｎＧａＺｎＯ膜）を用いた。また、第１絶縁膜としては酸化シリコン（ＳｉＯ）膜を用いた。

ＩｎＧａＺｎＯ膜は、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ_２Ｏ_３・（Ｇａ_２Ｏ_３）・（ＺｎＯ）_２］を用いたＤＣスパッタリング法により成膜できる。スパッタリングガスとしては、アルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどを用いることができる。このとき、ＡｒガスまたはＫｒガスだけを用いてスパッタリングすると、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。そのため、Ａｒガスに酸素（Ｏ_２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いてスパッタリングを行い、厚さ５０ｎｍのＩｎＧａＺｎＯ膜を成膜して半導体膜を形成した。成膜直後のＩｎＧａＺｎＯ膜は非晶質構造であった。

ＳｉＯ膜は、シラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により成膜できる。ここでは、ＳｉＯ膜を３００ｎｍの膜厚で成膜して第１絶縁膜を形成した。

その後、１回目の写真製版工程によりフォトレジストを加工してレジストパターンを形成し、それをマスクにするエッチングにより半導体膜と第１絶縁膜の積層膜をパターニングすることによって、半導体チャネル膜２およびゲート絶縁膜３１を形成する。本実施の形態では、まず六フッ化硫黄（ＳＦ_６）ガスとＯ_２ガスを用いたドライエッチング法で第１絶縁膜（ＳｉＯ膜）をエッチングし、続いて、シュウ酸系の薬液を用いて、半導体膜（ＩｎＧａＺｎＯ膜）をエッチングした。その後、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去すると、図４および図７のように、基板１上に半導体チャネル膜２とゲート絶縁膜３１との積層構造が形成される。

次に、基板１上に、ゲート電極４、画素電極７、共通電極９等の材料としての第１導電膜および第２導電膜をこの順に積層した積層膜を形成する。本実施の形態では、第１導電膜として、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化すず（ＳｎＯ_２）からなる光透過性のＩＴＯ膜を用い、第２導電膜として、金属のアルミニウム（Ａｌ）系合金膜、より具体的にはＡｌに３ｍｏｌ％のＮｉを添加した合金膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）を用いた。

ＩＴＯ膜は、ＩＴＯターゲットを用いたスパッタリング法により成膜できる。ここではＩＴＯ膜を１００ｎｍの厚さで成膜して第１導電膜を形成した。第１導電膜としては、ＩＴＯの他に、酸化インジウム亜鉛（ＩｎＺｎＯ）等を用いることもできる。

Ａｌ−３ｍｏｌ％Ｎｉ膜は、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法により成膜できる。ここでは、厚さ２００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ膜を成膜して第２導電膜を形成した。なお、スパッタリングガスとしてはＡｒガス、Ｋｒガスなどを用いることができる。

その後、２回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、第１導電膜および第２導電膜をパターニングすることによって、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２を形成する。本実施の形態では、リン酸＋酢酸＋硝酸（Phosphoric acid + Acetic acid + Nitric acid；ＰＡＮ）系の薬液を用いて、第２導電膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）をエッチングし、続いて、シュウ酸系の薬液を用いて第１導電膜（ＩＴＯ膜）をエッチングした。

この工程では、ハーフトーン露光の技術（詳細は後述する）を応用し、画素電極７、ゲート端子４２およびソース端子５２の各形成領域では第２導電膜が除去され、ゲート電極４、ゲート配線４１、共通電極９および共通配線９１の各形成領域では第２導電膜が残存するようにする。

すなわち、ハーフトーン露光の技術により、画素電極７、ゲート端子４２およびソース端子５２の各形成領域を覆う薄い第１レジスト部と、ゲート電極４、ゲート配線４１、共通電極９および共通配線９１の各形成領域を覆う厚い第２レジスト部とを有するレジストパターンを形成し、それをマスクにして第１導電膜および第２導電膜をエッチング除去する。それにより、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２の各パターンが形成される。そして、当該レジストパターンをアッシングにより薄膜化して、第１レジスト部を除去し、残りの部分の第２レジスト部をマスクにして第２導電膜をエッチング除去する。それにより、画素電極７、ゲート端子４２およびソース端子５２の上から第２導電膜が除去される。

その後、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去すると、図５および図８に示すように、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２が形成される。ハーフトーン露光の技術により、ゲート電極４、ゲート配線４１、共通電極９および共通配線９１は、第１導電膜と第２導電膜との積層構造となり、画素電極７、ゲート端子４２およびソース端子５２は、第１導電膜の単層構造となる。ゲート電極４およびゲート配線４１をＩＴＯ膜とＡｌ−３ｍｏｌ％Ｎｉ膜との積層構造とすることにより、ゲート配線抵抗を下げることができ、特に配線長が長くなり配線抵抗が増大する大型パネルへの対応が可能になる。

上記のように、第１導電膜（ＩＴＯ膜）および第２導電膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）のエッチングは、それぞれシュウ酸系の薬液およびＰＡＮ系の酸薬液を用いて行われるが、そのエッチング工程の際、半導体チャネル膜２（ＩｎＧａＺｎＯ膜）は、第１絶縁膜（ＳｉＯ膜）であるゲート絶縁膜３１で覆われて保護されている。そのため、半導体チャネル膜２はエッチングされることなく、良好なパターン形状が維持される。

また、ここではゲート絶縁膜３１を構成する第１絶縁膜をＳｉＯ膜からなる単層構造としたが、その上にさらに絶縁膜を設けた積層構造としてもよい。上層の絶縁膜もＳｉＯ膜でよいが、例えば窒化シリコン（ＳｉＮ）のような他の材料からなる絶縁膜でもよい。第１絶縁膜を積層構造にすることによって、保護膜としてのカバレッジ性をより強固なものにすることができる。

次に、基板１上の全面に、層間絶縁膜３２の材料としての第２絶縁膜を成膜する。本実施の形態では、化学的気相成膜（ＣＶＤ）法を用いて厚さ３００ｎｍのＳｉＯ膜を成膜することにより層間絶縁膜３２を形成した。なお、層間絶縁膜３２を構成する第２絶縁膜も、第１絶縁膜と同様に積層構造にしてもよい。

その後、３回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、層間絶縁膜３２およびゲート絶縁膜３１にコンタクトホール１１〜１６を形成する。本実施の形態では、六フッ化硫黄（ＳＦ_６）ガスとＯ_２ガスを用いたドライエッチング法を用いた。その後、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去する。その結果、図６および図９に示すように、半導体チャネル膜２に達するコンタクトホール１１，１２、画素電極７に達するコンタクトホール１３、共通電極９に達するコンタクトホール１４、ゲート端子４２に達するコンタクトホール１５、ソース端子５２に達するコンタクトホール１６が形成される。

続いて、コンタクトホール１１〜１６の内部を含む層間絶縁膜３２の上に、第３導電膜と第４導電膜をこの順に積層した積層膜を形成する。本実施の形態では、第３導電膜として、光透過性を有するＩＴＯ膜を１００ｎｍの厚さで成膜し、第４導電膜として、Ａｌ−３ｍｏｌ％合金膜を２００ｎｍの厚さで成膜した。

そして、４回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、第３導電膜と第４導電膜をパターニングして、ソース電極５、ソース配線５１、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３を形成する。本実施の形態では、第３導電膜（ＩＴＯ膜）をシュウ酸系薬液を用いてエッチングし、続いて、第４導電膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）をＰＡＮ系薬液を用いてエッチングした。この工程でも、ハーフトーン露光の技術を応用し、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３の各形成領域では第４導電膜が除去され、ソース電極５およびソース配線５１の各形成領域では第４導電膜が残存するようにする。

すなわち、ハーフトーン露光の技術により、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３の各形成領域を覆う薄い第１レジスト部と、ソース電極５およびソース配線５１の各形成領域を覆う第２レジスト部とを有するレジストパターンを形成し、それをマスクにして第３導電膜および第４導電膜をエッチング除去する。それにより、ドレイン電極６、ソース電極５、ソース配線５１、対向電極８、ゲート端子パッド４３およびソース端子パッド５３の各パターンが形成される。そして、当該レジストパターンをアッシングにより薄膜化して、第１レジスト部を除去し、残りの第２レジスト部をマスクにして第２導電膜をエッチング除去する。それにより、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３の上から第２導電膜が除去される。

そして、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去すると、ソース電極５、ソース配線５１、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３が形成され、図２および図３に示した構成のＴＦＴ基板２００が形成される。ハーフトーン露光の技術により、ソース電極５およびソース配線５１は、第３導電膜と第４導電膜とからなる積層構造となり、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３は、第３導電膜の単層構造となる。

このように、ドレイン電極６および対向電極８をＩＴＯ膜の単層構造で形成することにより、画像表示部の光が透過する領域を広く、すなわち開口率を高くすることができる。またゲート端子パッド４３およびソース端子パッド５３を酸化物導電膜であるＩＴＯ膜で形成することにより、外部から走査信号や表示信号を入力するためのＦＰＣなどの配線基板を端子部に接続（実装）する際の接続特性を向上させ、信頼性を向上させることができる。

一方、ソース電極５およびソース配線５１をＩＴＯ膜とＡｌ−３ｍｏｌ％Ｎｉ膜との積層構造とすることにより、ソース配線抵抗を下げることができ、特に配線長が長くなり配線抵抗が増大する大型パネルへの対応が可能になる。

以上のように、図２および図３に示した実施の形態１のＴＦＴ基板２００は、４回の写真製版工程で生産性良く形成することができる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。

なお、実施の形態１のＴＦＴ基板２００では、ＴＦＴ２０１の半導体チャネル膜２が最下層に配設されているため、半導体チャネル膜２にバックライトユニットからの光が直接入射することになる。半導体チャネル膜２がＳｉ膜の場合、フォトキャリアの発生によりＴＦＴ特性の１つであるＯＮ／ＯＦＦ比の劣下が懸念されるが、本実施の形態のように半導体チャネル膜２を酸化物系半導体で構成すると、ＯＮ／ＯＦＦ比の劣下は抑えられる。従って、コントラスト比が高く、表示ムラのない高表示品質を有する液晶表示装置を実現できる。

また、酸化物半導体からなる半導体チャネル膜２を用いることで、ＴＦＴ２０１の移動度が高くなり、動作速度の速いＴＦＴ基板２００を得ることができる。よって、ＴＦＴの小型化が可能となり、画像表示部の開口率を高めることができる。これにより、バックライトユニットの出射光を低減させても高輝度の表示が可能となるので、消費電力を低減化にも寄与できる。

＜実施の形態１の変形例＞
図１０は、実施の形態１の変形例に係るＴＦＴ基板２００の断面図である。上記の実施の形態１では、画素電極７の全体を光が透過する透過型のＴＦＴ基板２００を例示したが、図１０に示すように、画素電極７上の一定の面積に、光を反射する反射画素電極７１を設けることで半透過型のＴＦＴ基板２００を作製することも可能である。

この反射画素電極７１は、ゲート電極４のゲート電極上層部４ｂと同じ第２導電膜（例えばＡｌ−３ｍｏｌ％Ｎｉ膜などの金属膜）を用いて形成できるため、製造工程の増加は伴わない。すなわち、２回目の写真製版工程において画素電極７を形成する際、ハーフトーン露光の技術を応用し、ゲート電極４およびゲート配線４１の形成領域と同様に、画素電極７の形成領域の一部に第２導電膜を残存させ、それを反射画素電極７１とすればよい。

なお、画素電極７上に形成する反射画素電極７１の面積あるいはパターン形状を変えることにより、半透過電極の透過光と反射光の割合を任意に設定できる。また、画素電極７のほぼ全面に反射画素電極７１を形成すると、全反射型のＴＦＴ基板２００を作製することもできる。

＜実施の形態２＞
実施の形態１では、酸系薬液耐性に乏しい酸化物系半導体膜をＴＦＴのチャネル層としての半導体膜（半導体チャネル膜）に容易に適用可能な構成を有するＦＦＳ方式のＴＦＴ基板２００を、少なくとも４回の写真製版工程で形成する手法を示したが、実施の形態２では、それとほぼ同様の構成のＴＦＴ基板２００を、少なくとも３回の写真製版工程で形成する手法を示す。

図１１は、実施の形態２に係るＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図１２は、その断面構成を示す図である。図１２では、図１１に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。図１１および図１２では、実施の形態１（図２および図３）で説明したものと同様の機能を有する要素にはそれと同一符号を付してあるので、それらの説明は省略する。なお、当該ＴＦＴ基板２００の全体構成は、実施の形態１（図１）と同様である。

図１２において、Ｘ１−Ｘ２線に沿った断面は、画素２０４の形成領域（画素部）に対応し、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と画素電極７および対向電極８の形成領域である「画像表示部」とを含んでいる。また、Ｙ１−Ｙ２線に沿った断面は、ゲート端子４２およびゲート端子パッド４３の形成領域（ゲート端子部）に対応し、Ｚ１−Ｚ２線に沿った断面は、ソース端子５２およびソース端子パッド５３の形成領域（ソース端子部）に対応する。

図１１および図１２から分かるように、実施の形態２のＴＦＴ基板２００の構成は、実施の形態１（図２および図３）とほぼ同じであるが、半導体チャネル膜２と同層の半導体膜１０１と、ゲート絶縁膜３１と同層の第１絶縁膜１０２との積層構造が、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２、ソース端子５２の下にも形成された構成となっている。つまり、半導体チャネル膜２の材料としての半導体膜１０１と、ゲート絶縁膜３１の材料としての第１絶縁膜１０２とが、ＴＦＴ部だけでなく、第１導電膜または第２導電膜で形成された各要素の下にも残存した構成となっている。

次に、実施の形態２に係るＴＦＴ基板２００の製造方法について、図１３〜図２２を参照しつつ説明する。図１３および図１４はＴＦＴ基板２００の製造方法の各工程を示す平面工程図であり、図１５〜図２２はＴＦＴ基板２００の製造方法の各工程を示す断面工程図である。なお、図１３および図１４は、それぞれ図２１および図２２に対応した平面図となっている。これらの図において、図１１および図１２に示した要素に対応する要素には、それと同一符号を付してある。

まず、基板１の表面を洗浄液または純水を用いて洗浄する。洗浄された基板１上に、図１５のように、半導体チャネル膜２の材料としての半導体膜１０１と、ゲート絶縁膜３１の材料としての第１絶縁膜１０２と、ゲート電極４および画素電極７などの材料としての第１導電膜１０３および第２導電膜１０４とを、この順に積層した積層膜を形成する。

本実施の形態においても、実施の形態１と同様に、半導体膜１０１には酸化物半導体であるＩｎＧａＺｎＯ膜、第１絶縁膜１０２には酸化シリコン（ＳｉＯ）膜、第１導電膜１０３には光透過性のＩＴＯ膜、第２導電膜１０４にはアルミニウム（Ａｌ）系合金であるＡｌ−３ｍｏｌ％Ｎｉ膜をそれぞれ用いた。また、これらの厚さおよび形成手法も実施の形態１と同様でよい。

その後、１回目の写真製版工程によりレジストパターンを形成する。まず、半導体膜１０１、第１絶縁膜１０２、第１導電膜１０３および第２導電膜１０４の積層膜上に、ノボラック系のポジ型の感光性樹脂からなるフォトレジスト１１０を、塗布法を用いて約１．５μｍの厚さで形成する。そして、図１６に示すように、フォトマスク１２０を用いてフォトレジスト１１０の露光を行う。

フォトマスク１２０には、ＴＦＴ２０１の半導体チャネル膜２、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２の各形成領域に対応した領域に遮光膜が形成されているが、その遮光膜の一部は、露光の光強度を低減させる半透過性の膜となっている。さらに、半透過性の膜は透過率の異なる２種類の膜を含んでいる。すなわち、フォトマスク１２０は、遮光膜が設けられていない透過領域Ｔ０と、透過率の高い半透過性の膜が設けられた第１半透過領域Ｔ１と、透過率の低い半透過性の膜が設けられた第２半透過領域Ｔ２と、光を通さない遮光膜が設けられた遮光領域Ｔ３とを有している（各領域の光透過率は、Ｔ０＞Ｔ１＞Ｔ２＞Ｔ３の関係となる）。よって、フォトマスク１２０を透過する光の強度は３段階となる。

具体的には、フォトマスク１２０において、ゲート電極４の形成領域を除く半導体チャネル膜２の形成領域に対応する部分が、第１半透過領域Ｔ１となっている。また、画素電極７、ゲート端子４２およびソース端子５２の形成領域に対応する部分が第２半透過領域Ｔ２となっている。さらに、ゲート電極４、ゲート配線４１、共通電極９および共通配線９１の形成領域に対応する部分が、遮光領域Ｔ３となっている。そして、その他の領域が透過領域Ｔ０となっている。つまり、半導体膜１０１、第１絶縁膜１０２、第１導電膜１０３および第２導電膜１０４の４層全てを除去する領域に対応させて透過領域Ｔ０が配置され、下２層を残存させる領域に対応させて第１半透過領域Ｔ１が配置され、下３層を残存させる領域に対応させて第２半透過領域Ｔ２が配置され、４層全てを残存させる領域に遮光領域Ｔ３が配置される。

このような多段階の透過率を有するフォトマスクは「ハーフトーンマスク」と呼ばれ、ハーフトーンマスクを用いたフォトレジストの露光は「ハーフトーン露光」と呼ばれる。

フォトマスク１２０（ハーフトーンマスク）を用いたフォトレジスト１１０のハーフトーン露光を行った後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。すると、フォトマスク１２０の透過領域Ｔ０に対応する部分のフォトレジスト１１０は除去されるが、第１半透過領域Ｔ１、第２半透過領域Ｔ２および遮光領域Ｔ３に対応する部分のフォトレジスト１１０は、各領域の透過光の強度に応じた厚さで残存することになる。

従って、フォトレジスト１１０は、図１７に示すように、３種類の厚さを有するレジストパターンへと加工される。具体的には、フォトレジスト１１０は、ゲート電極４の形成領域を除く半導体チャネル膜２の形成領域を覆う薄い第１レジスト部１１１と、画素電極７、ゲート端子４２およびソース端子５２の形成領域を覆う、第１レジスト部１１１よりも厚い第２レジスト部１１２と、ゲート電極４、ゲート配線４１、共通電極９および共通配線９１の形成領域を覆う、第２レジスト部１１２よりも厚い第３レジスト部１１３とからなるレジストパターンへと加工される。本実施の形態では、最も薄い第１レジスト部１１１の厚さが約０．５μｍとなるようにした。

次に、図１８のように、第１レジスト部１１１、第２レジスト部１１２および第３レジスト部１１３をマスクとして、第２導電膜１０４、第１導電膜１０３、第１絶縁膜１０２および半導体膜１０１を順次エッチング除去する。本実施の形態では、ＰＡＮ系の薬液を用いて第２導電膜１０４（Ａｌ−３ｍｏｌ％Ｎｉ膜）をエッチング除去し、シュウ酸系の薬液を用いて第１導電膜１０３（ＩＴＯ膜）をエッチング除去し、フッ素を含むガス、例えば六フッ化硫黄（ＳＦ_６）ガスとＯ_２ガスを用いたドライエッチング法で第１絶縁膜１０２（ＳｉＯ膜）からなる第１絶縁膜１０２をエッチング除去し、再びシュウ酸系の薬液を用いて半導体膜１０１（ＩｎＧａＺｎＯ膜）をエッチング除去した。このエッチング工程により、半導体膜１０１からなる半導体チャネル膜２と、第１絶縁膜１０２とからなるゲート絶縁膜３１のパターンが形成される。

その後、Ｏ_２ガスプラズマを用いたレジストパターンのアッシングを行い、第１レジスト部１１１を除去すると共に、第２レジスト部１１２および第３レジスト部１１３を薄膜化する（第２レジスト部１１２および第３レジスト部１１３は残存させる）。つまり、このアッシング後のレジストパターンは、薄膜化された第２レジスト部１１２および第３レジスト部１１３から構成される２種類の厚さを有するものとなる。

そして、図１９のように、第２レジスト部１１２および第３レジスト部１１３をマスクとして、第２導電膜１０４および第１導電膜１０３を順次エッチング除去する。ここでも、第２導電膜１０４（Ａｌ−３ｍｏｌ％Ｎｉ膜）はＰＡＮ系の薬液を用いてエッチング除去し、第１導電膜１０３（ＩＴＯ膜）はシュウ酸系の薬液を用いてエッチング除去した。

このエッチング工程により、それぞれ第１導電膜１０３および第２導電膜１０４の積層構造からなるゲート電極４（ゲート電極下層部４ａおよびゲート電極上層部４ｂ）、ゲート配線４１（ゲート配線下層部４１ａおよびゲート配線上層部４１ｂ）、共通電極９（共通電極下層部９ａおよび共通電極上層部９ｂ）、ならびに共通配線９１（共通配線下層部９１ａ、共通配線上層部９１ｂ）の各パターンが形成される。この段階で、画素電極７、ゲート端子４２およびソース端子５２の各パターンも形成されているが、それらの上には第２導電膜１０４が残存した状態となっている。

次に、再びレジストパターンのアッシングを行い、第２レジスト部１１２を除去すると共に、第３レジスト部１１３を薄膜化する（第３レジスト部１１３は残存させる）。つまり、このアッシング後のレジストパターンは、薄膜化された第３レジスト部１１３のみから構成されるものとなる。

そして、図２０のように、第３レジスト部１１３をマスクとして、第２導電膜１０４をエッチング除去する。ここでも、第２導電膜１０４（Ａｌ−３ｍｏｌ％Ｎｉ膜）はＰＡＮ系の薬液を用いてエッチング除去した。このエッチング工程により、画素電極７、ゲート端子４２およびソース端子５２の上に残存していた第２導電膜１０４が除去される。また、このエッチングの前に、基板１を１５０℃以上の温度で熱処理してもよい。第１導電膜１０３がＩＴＯなどの酸化物系材料からなる場合、第２導電膜１０４をＰＡＮ系の薬液でエッチングするとき、同時に第１導電膜１０３も若干エッチングされることがあるが、エッチングの前に熱処理を行うとそれを防止できる。

その後、アミン系のレジスト剥離液を用いて第３レジスト部１１３を剥離除去する。その結果、図１３および図２１のように、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２が形成される。

このように、ハーフトーン露光の技術を用いることにより、半導体膜１０１からなる半導体チャネル膜２と、第１絶縁膜１０２からなるゲート絶縁膜３１と、第１導電膜１０３からなる画素電極７、ゲート端子４２およびソース端子５２と、第１導電膜１０３と第２導電膜１０４との積層構造からなるゲート電極４、ゲート配線４１、共通電極９および共通配線９１とを、１回の写真製版工程だけで形成することができる。

ただし、半導体膜１０１、第１絶縁膜１０２、第１導電膜１０３および第２導電膜１０４の積層膜をパターニングすることになるため、第１導電膜１０３または第２導電膜１０４を用いて形成する要素の下から半導体膜１０１および第１絶縁膜１０２を除去することはできない。そのため、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２、ソース端子５２の下に、半導体膜１０１および第１絶縁膜１０２が残存した構成となる。

本実施の形態では、第１絶縁膜１０２を構成および半導体膜１０１を、それぞれ光透過性を有するＳｉＯ膜およびＩｎＧａＺｎＯ膜で形成しているため、それらが画素電極７の下に残存しても、画像表示部の光透過性は高く維持されている。

図２３は、半導体膜１０１として用いた酸化物半導体膜（ＩｎＧａＺｎＯ膜）の透過率の分光特性を測定した結果を示す図である。光の透過率は、（光の干渉効果を考慮する必要があるが）原則として膜厚が厚くなるほど低下する。ＩｎＧａＺｎＯ膜では、実施の形態２で用いた膜厚５０ｎｍの場合も含め、少なくとも１５０ｎｍの膜厚までは、可視光の波長領域（４００〜８００ｎｍ）にわたり、透過型の電極として必要な７０％以上の高い透過率を持っていることがわかる。

一方、半導体膜１０１は、ＴＦＴ２０１の半導体チャネル膜２の材料ともなっている。半導体チャネル膜２の厚さが２０ｎｍよりも薄くなるとその機能を充分に果たすことができなくなるので、その膜厚は少なくとも２０ｎｍ以上とすることが好ましい。よって、半導体チャネル膜２としての機能と、画像表示部の光透過性の両方を考慮すると、半導体膜１０１の厚さは２０ｎｍ以上１５０ｎｍ以下が好ましい。

なお、図２３には、従来のＳｉ半導体膜における厚さ１５０ｎｍの透過率の分光特性の測定結果も示してある。Ｓｉ半導体膜の透過率は低いため、本実施の形態の半導体膜１０１にＳｉ半導体膜を適用すると、画像表示部の光透過率が低下する。よって、本実施の形態に係る透過型のＴＦＴ基板２００には、半導体膜１０１にＳｉ半導体膜を適用することは困難であると言える。

本実施の形態では、第１導電膜１０３（ＩＴＯ膜）および第２導電膜１０４（Ａｌ−３ｍｏｌ％Ｎｉ膜）のエッチングは、それぞれシュウ酸系の薬液およびＰＡＮ系の酸薬液を用いて行われるが、そのエッチング工程の際、半導体チャネル膜２（ＩｎＧａＺｎＯ膜）は、第１絶縁膜１０２（ＳｉＯ膜）で形成されたゲート絶縁膜３１で覆われて保護されている。そのため、半導体チャネル膜２はエッチングされることなく、良好なパターン形状が維持される。

また、ここではゲート絶縁膜３１を構成する第１絶縁膜１０２をＳｉＯ膜からなる単層構造としたが、その上にさらに絶縁膜を設けた積層構造としてもよい。上層の絶縁膜もＳｉＯ膜でよいが、例えば窒化シリコン（ＳｉＮ）のような他の材料からなる絶縁膜でもよい。ただし、第１絶縁膜１０２が画素電極７の下に残存する構成となるため、透過型のＴＦＴ基板２００の場合には、上層の絶縁膜は光透過性を有する必要がある。第１絶縁膜を積層構造にすることによって、保護膜としてのカバレッジ性をより強固なものにすることができる。

半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２を形成した後の工程は、実施の形態１と同様である。実施の形態１では、上記の各要素の形成に２回の写真製版工程が必要であったが、本実施の形態ではここまでに１回の写真製版工程のみが行われているので、写真製版工程の回数が１回少なくなる。

すなわち、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、画素電極７、共通電極９、共通配線９１、ゲート端子４２およびソース端子５２を覆うように、基板１上の全面に、第２絶縁膜を成膜することで層間絶縁膜３２を形成する。そして、２回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、図１４および図２２のように、層間絶縁膜３２およびゲート絶縁膜３１にコンタクトホール１１〜１６を形成する。

続いて、層間絶縁膜３２の上に、第３導電膜と第４導電膜をこの順に積層した積層膜を形成する。そして、３回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、第３導電膜と第４導電膜をパターニングして、ソース電極５、ソース配線５１、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３を形成する。この工程でも、ハーフトーン露光の技術を応用し、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３の各形成領域では第４導電膜が除去され、ソース電極５およびソース配線５１の各形成領域では第４導電膜が残存するようにする。

その結果、ソース電極５、ソース配線５１、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３が形成され、図１１および図１２に示した構成のＴＦＴ基板２００が形成される。ハーフトーン露光の技術により、ソース電極５およびソース配線５１は、第３導電膜と第４導電膜とからなる積層構造となり、ドレイン電極６、対向電極８、ゲート端子パッド４３およびソース端子パッド５３は、第３導電膜の単層構造となる。

このように、実施の形態２のＴＦＴ基板２００は、３回の写真製版工程で生産性良く形成することができる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成し、別途作成した対向基板をその上に貼り合わせる。そして、スペーサによってＴＦＴ基板２００と対向基板との間に形成された隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。

なお、実施の形態１のＴＦＴ基板２００では、ＴＦＴ２０１の半導体チャネル膜２が最下層に配設されているため、半導体チャネル膜２にバックライトユニットからの光が直接入射することになる。半導体チャネル膜２がＳｉ膜の場合、フォトキャリアの発生によりＴＦＴ特性の１つであるＯＮ／ＯＦＦ比の劣下が懸念されるが、本実施の形態のように半導体チャネル膜２を酸化物系半導体で構成すると、ＯＮ／ＯＦＦ比の劣下は抑えられる。従って、コントラスト比が高く、表示ムラのない高表示品質を有する液晶表示装置を実現できる。

また、酸化物半導体からなる半導体チャネル膜２を用いることで、ＴＦＴ２０１の移動度が高くなり、動作速度の速いＴＦＴ基板２００を得ることができる。よって、ＴＦＴの小型化が可能となり、画像表示部の開口率を高めることができる。つまり、バックライトユニットの出射光を低減させても高輝度の表示が可能であり、消費電力を低減化したＬＣＤを実現できる。

＜実施の形態２の変形例＞
図２４は、実施の形態２の変形例に係るＴＦＴ基板２００の断面図である。上記の実施の形態２では、画素電極７の全体を光が透過する透過型のＴＦＴ基板２００を例示したが、図２４に示すように、画素電極７上の一定の面積に、光を反射する反射画素電極７１を設けることで半透過型のＴＦＴ基板２００を作製することも可能である。

この反射画素電極７１は、第２導電膜１０４（例えばＡｌ−３ｍｏｌ％Ｎｉ膜などの金属膜）を用いて形成できるため、製造工程の増加は伴わない。すなわち、１回目の写真製版工程のハーフトーン露光（図１６）において、反射画素電極７１の形成領域に対応する部分に遮光領域Ｔ３を設ければよい。それにより、その領域に厚い第３レジスト部１１３が形成され、その部分の画素電極７上に反射画素電極７１としての第１導電膜１０３を残存させることができる。

なお、画素電極７上に形成する反射画素電極７１の面積あるいはパターン形状を変えることにより、半透過電極の透過光と反射光の割合を任意に設定できる。また、画素電極７のほぼ全面に反射画素電極７１を形成すると、全反射型のＴＦＴ基板２００を作製することもできる。

＜実施の形態３＞
図２５は、実施の形態３に係るＴＦＴ基板の構成を示す平面図である。実施の形態１，２のＴＦＴ基板（図１）では、対向電極８に共通電位を与える共通配線９１を、ゲート配線４１と平行に延在させていたが、実施の形態３では、共通配線９１をソース配線５１と平行に延在させている。

図２６は、実施の形態３に係るＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図２７は、その断面構成を示す図である。図２７では、図２６に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。図２６および図２７では、実施の形態１，２（図２、図３、図１１および図１２）で説明したものと同様の機能を有する要素にはそれと同一符号を付してあるので、それらの説明は省略する。なお、当該ＴＦＴ基板２００の全体構成は、実施の形態１（図１）と同様である。

図２７において、Ｘ１−Ｘ２線に沿った断面は、画素２０４の形成領域（画素部）に対応し、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と画素電極７および対向電極８の形成領域である「画像表示部」とを含んでいる。また、Ｙ１−Ｙ２線に沿った断面は、ゲート端子４２およびゲート端子パッド４３の形成領域（ゲート端子部）に対応し、Ｚ１−Ｚ２線に沿った断面は、ソース端子５２およびソース端子パッド５３の形成領域（ソース端子部）に対応する。

図２６および図２７から分かるように、実施の形態３のＴＦＴ基板２００では、実施の形態２（図１１および図１２）と同様に、半導体チャネル膜２と同層の半導体膜１０１と、ゲート絶縁膜３１と同層の第１絶縁膜１０２との積層構造が、第１導電膜１０３または第２導電膜１０４からなる各要素、すなわちゲート配線４１、画素電極７、ゲート端子４２およびソース端子５２の下にも形成された構成となっている。

また、対向電極８に共通電位を供給する共通配線９１は、第３導電膜を用いて対向電極８と一体的に形成されており、ゲート配線４１を跨いで図２６の縦方向（ソース配線５１の延在方向）に隣接する画素の対向電極８にも接続している。つまり、各画素の対向電極８は共通配線９１を介して縦方向に連結されている。言い換えれば、対向電極８は共通配線９１の一部としても機能している。

このように共通配線９１が画素電極７とは異なる層に形成されるため、画素電極７は画素部のほぼ全域に形成することができる。また、共通配線９１が対向電極８と一体的に形成されるため、共通電極９に対向電極８との接続に用いる共通配線９１を設ける必要がなく、またその接続のためのコンタクトホール１４（共通電極コンタクトホール）も不要である。

次に、実施の形態３に係るＴＦＴ基板２００の製造方法について、図２８〜図３１を参照しつつ説明する。図２８および図２９はＴＦＴ基板２００の製造方法の各工程を示す平面工程図であり、図３０および図３１はＴＦＴ基板２００の製造方法の各工程を示す断面工程図である。なお、図２８および図２９は、それぞれ図３０および図３１に対応した平面図となっている。これらの図において、図２６および図２７に示した要素に対応する要素には、それと同一符号を付してある。

まず、基板１の表面を洗浄液または純水を用いて洗浄する。そして洗浄された基板１上に、半導体チャネル膜２の材料としての半導体膜１０１と、ゲート絶縁膜３１の材料としての第１絶縁膜１０２と、ゲート電極４および画素電極７などの材料としての第１導電膜１０３および第２導電膜１０４とを、この順に積層した積層膜を形成する。

本実施の形態においても、実施の形態１と同様に、半導体膜１０１には酸化物半導体であるＩｎＧａＺｎＯ膜、第１絶縁膜１０２には酸化シリコン（ＳｉＯ）膜、第１導電膜１０３には光透過性のＩＴＯ膜、第２導電膜１０４にはアルミニウム（Ａｌ）系合金であるＡｌ−３ｍｏｌ％Ｎｉ膜をそれぞれ用いた。また、これらの厚さおよび形成手法も実施の形態１と同様でよい。

その後、実施の形態２で図１５〜図２１を用いて説明したものと同様の方法、すなわち、ハーフトーン露光の技術を用いた１回目の写真製版工程によりレジストパターンを形成し、そのレジストパターンをマスクとするエッチングと当該レジストパターンのアッシング（薄膜化）を繰り返す方法で、上記の積層膜をパターニングし、図２８および図３０のように、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、画素電極７、ゲート端子４２およびソース端子５２を形成する。ゲート電極４およびゲート配線４１は第１導電膜１０３と第２導電膜１０４との積層構造となり、画素電極７、ゲート端子４２およびソース端子５２は第１導電膜１０３の単層構造となる。また、ゲート配線４１、画素電極７、ゲート端子４２、ソース端子５２の下には、半導体膜１０１および第１絶縁膜１０２が残る。

以降の工程も、実施の形態２とほぼ同様である。ただし、第３導電膜を用いてソース電極５、ドレイン電極６、対向電極８などを形成する際、共通配線９１を対向電極８と一体的に形成する必要がある。また、コンタクトホール１４（共通電極コンタクトホール）は形成しない。

すなわち、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、画素電極７、ゲート端子４２およびソース端子５２の形成後、それらを覆うように、基板１上の全面に、第２絶縁膜を成膜して層間絶縁膜３２を形成する。そして、２回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、図２９および図３１のように、層間絶縁膜３２およびゲート絶縁膜３１にコンタクトホール１１〜１３，１５，１６を形成する。

続いて、層間絶縁膜３２の上に、第３導電膜と第４導電膜をこの順に積層した積層膜を形成し、３回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、第３導電膜と第４導電膜をパターニングして、ソース電極５、ソース配線５１、ドレイン電極６、対向電極８、共通配線９１、ゲート端子パッド４３およびソース端子パッド５３を形成する。この工程でも、ハーフトーン露光の技術を応用し、ドレイン電極６、対向電極８、共通配線９１、ゲート端子パッド４３およびソース端子パッド５３の各形成領域では第４導電膜が除去され、ソース電極５およびソース配線５１の各形成領域では第４導電膜が残存するようにする。つまり、ソース電極５およびソース配線５１は、第３導電膜と第４導電膜とからなる積層構造となり、ドレイン電極６、対向電極８、共通配線９１、ゲート端子パッド４３およびソース端子パッド５３は、第３導電膜の単層構造となる。

その結果、図２６および図２７に示した構成のＴＦＴ基板２００が形成される。このように、実施の形態３のＴＦＴ基板２００は、３回の写真製版工程で生産性良く形成することができる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成し、別途作成した対向基板をその上に貼り合わせる。そして、スペーサによってＴＦＴ基板２００と対向基板との間に形成された隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。

実施の形態３に係るＴＦＴ基板２００においても、実施の形態１，２と同様の効果が得られる。また、各画素の対向電極８を連結して共通配線９１の一部として機能させているため、実施の形態１，２とは異なり下層（画素電極７と同層）に共通配線９１を設ける必要がない。そのため、画素電極７を画素部のほぼ全域に形成して、画素表示部の面積を広くすることができる。よって、より明るく表示品位の高いＦＦＳ方式のＬＣＤを実現することができる。これにより、バックライトユニットの出射光を低減させても高輝度の表示が可能となるので、消費電力を低減化にも寄与できる。

＜実施の形態３の変形例＞
図３２は、実施の形態３の変形例に係るＴＦＴ基板２００の断面図である。実施の形態３のＴＦＴ基板２００に対しても、図３２に示すように、画素電極７上の一定の面積に、光を反射する反射画素電極７１を設けることで半透過型のＴＦＴ基板２００を作製することも可能である。

この反射画素電極７１は、第２導電膜１０４（例えばＡｌ−３ｍｏｌ％Ｎｉ膜などの金属膜）を用いて形成できるため、製造工程の増加は伴わない。すなわち、１回目の写真製版工程のハーフトーン露光において、反射画素電極７１の形成領域に対応する部分に遮光領域Ｔ３を設ければよい。それにより、その領域に厚い第３レジスト部１１３が形成され、その部分の画素電極７上に反射画素電極７１としての第１導電膜１０３を残存させることができる。

なお、画素電極７上に形成する反射画素電極７１の面積あるいはパターン形状を変えることにより、半透過電極の透過光と反射光の割合を任意に設定できる。また、画素電極７のほぼ全面に反射画素電極７１を形成すると、全反射型のＴＦＴ基板２００を作製することもできる。

＜実施の形態４＞
図３３は、実施の形態４に係るＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３４は、その断面構成を示す図である。図３４では、図３３に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。なお、当該ＴＦＴ基板２００の全体構成は、実施の形態１（図１）と同様である。

図３４において、Ｘ１−Ｘ２線に沿った断面は、画素２０４の形成領域（画素部）に対応し、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と画素電極７および対向電極８の形成領域である「画像表示部」とを含んでいる。また、Ｙ１−Ｙ２線に沿った断面は、ゲート端子４２およびゲート端子パッド４３の形成領域（ゲート端子部）に対応し、Ｚ１−Ｚ２線に沿った断面は、ソース端子５２およびソース端子パッド５３の形成領域（ソース端子部）に対応する。

図３３および図３４でも、実施の形態１，２（図２、図３、図１１および図１２）で説明したものと同様の機能を有する要素にはそれと同一符号を付してあるので、それらの説明は省略する。

実施の形態４のＴＦＴ基板２００の構成は、実施の形態２（図１１および図１２）に似ているが、実施の形態２の場合とは、画素電極７と対向電極８の構成および上下関係が逆になっている。すなわち、対向電極８が、第１導電膜からなる平板状の電極となっており、画素電極７が、第３導電膜からなる格子状の電極となっている。そして、画素電極７が対向電極８の上に層間絶縁膜３２を介して対向するように配置されている。

対向電極８に共通電位を供給する共通配線９１は、第１導電膜を用いて対向電極８と一体的に形成されており、ソース配線５１の下を通って図３３の横方向（ゲート配線４１の延在方向）に隣接する画素の対向電極８にも接続している。つまり、各画素の対向電極８は、共通配線９１を介して横方向に連結されている。言い換えれば、対向電極８は共通配線９１の一部としても機能している。

このように対向電極８を共通配線９１の一部として用いることにより、対向電極８は画素部のほぼ全域に形成することができる。また、共通配線９１が対向電極８と一体的に形成されるため、共通電極９に対向電極８との接続に用いる共通配線９１を設ける必要がなく、その接続のためのコンタクトホール１４（共通電極コンタクトホール）も不要である。

一方、画素電極７は、同じく第３導電膜で形成されるドレイン電極６と一体的に形成されている。そのため、画素電極７とドレイン電極６とを接続させるためのコンタクトホール１３（画素電極コンタクトホール）も不要である。

また、実施の形態４のＴＦＴ基板２００では、実施の形態２（図１１および図１２）と同様に、半導体チャネル膜２と同層の半導体膜１０１とゲート絶縁膜３１と同層の第１絶縁膜１０２との積層構造が、第１導電膜１０３または第２導電膜１０４からなる各要素、すなわちゲート配線４１、対向電極８、共通配線９１、ゲート端子４２、ソース端子５２の下にも形成された構成となっている。

次に、実施の形態４に係るＴＦＴ基板２００の製造方法について、図３５〜図３８を参照しつつ説明する。図３５および図３６はＴＦＴ基板２００の製造方法の各工程を示す平面工程図であり、図３７および図３８はＴＦＴ基板２００の製造方法の各工程を示す断面工程図である。なお、図３５および図３６は、それぞれ図３７および図３８に対応した平面図となっている。これらの図において、図３３および図３４に示した要素に対応する要素には、それと同一符号を付してある。

まず、基板１の表面を洗浄液または純水を用いて洗浄する。そして洗浄された基板１上に、半導体チャネル膜２の材料としての半導体膜１０１と、ゲート絶縁膜３１の材料としての第１絶縁膜１０２と、ゲート電極４および対向電極８などの材料としての第１導電膜１０３および第２導電膜１０４とを、この順に積層した積層膜を形成する。

本実施の形態においても、実施の形態１と同様に、半導体膜１０１には酸化物半導体であるＩｎＧａＺｎＯ膜、第１絶縁膜１０２には酸化シリコン（ＳｉＯ）膜、第１導電膜１０３には光透過性のＩＴＯ膜、第２導電膜１０４にはアルミニウム（Ａｌ）系合金であるＡｌ−３ｍｏｌ％Ｎｉ膜をそれぞれ用いた。また、これらの厚さおよび形成手法も実施の形態１と同様でよい。

その後、実施の形態２で図１５〜図２１を用いて説明したものと同様の方法、すなわち、ハーフトーン露光の技術を用いた１回目の写真製版工程によりレジストパターンを形成し、そのレジストパターンをマスクとするエッチングと当該レジストパターンのアッシング（薄膜化）を繰り返す方法により、上記の積層膜をパターニングする。ただし、第１導電膜１０３を用いて画素電極７ではなく対向電極８を形成し、ゲート配線４１と平行に延在する共通配線９１を対向電極８と一体的に形成する。

それにより、図３５および図３７のように、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、対向電極８、共通配線９１、ゲート端子４２およびソース端子５２が形成される。ゲート電極４およびゲート配線４１は第１導電膜１０３および第２導電膜１０４の積層構造となり、対向電極８、共通配線９１、ゲート端子４２およびソース端子５２は第１導電膜１０３の単層構造となる。また、ゲート配線４１、対向電極８、共通配線９１、ゲート端子４２、ソース端子５２の下には、半導体膜１０１および第１絶縁膜１０２が残る。

以降の工程も、実施の形態２とほぼ同様である。ただし、第３導電膜を用いて対向電極８ではなく画素電極７を形成し、その画素電極７をドレイン電極６と一体的に形成する必要がある。また、コンタクトホール１３（画素電極コンタクトホール）およびコンタクトホール１４（共通電極コンタクトホール）は形成しない。

すなわち、半導体チャネル膜２、ゲート絶縁膜３１、ゲート電極４、ゲート配線４１、対向電極８、共通配線９１、ゲート端子４２およびソース端子５２の形成後、それらを覆うように、基板１上の全面に、第２絶縁膜を成膜して層間絶縁膜３２を形成する。そして、２回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、図３６および図３８のように、層間絶縁膜３２およびゲート絶縁膜３１にコンタクトホール１１，１２，１５，１６を形成する。

続いて、層間絶縁膜３２の上に、第３導電膜と第４導電膜をこの順に積層した積層膜を形成し、３回目の写真製版工程によりレジストパターンを形成し、それをマスクにするエッチングにより、第３導電膜と第４導電膜をパターニングして、ソース電極５、ソース配線５１、ドレイン電極６、画素電極７、ゲート端子パッド４３およびソース端子パッド５３を形成する。この工程でも、ハーフトーン露光の技術を応用し、ドレイン電極６、画素電極７、ゲート端子パッド４３およびソース端子パッド５３の各形成領域では第４導電膜が除去され、ソース電極５およびソース配線５１の各形成領域では第４導電膜が残存するようにする。つまり、ソース電極５およびソース配線５１は、第３導電膜と第４導電膜とからなる積層構造となり、ドレイン電極６、画素電極７、ゲート端子パッド４３およびソース端子パッド５３は、第３導電膜の単層構造となる。

その結果、図３３および図３４に示した構成のＴＦＴ基板２００が形成される。このように、実施の形態４のＴＦＴ基板２００は、３回の写真製版工程で生産性良く形成することができる。

液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成し、別途作成した対向基板をその上に貼り合わせる。そして、スペーサによってＴＦＴ基板２００と対向基板との間に形成された隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによってＦＦＳ方式のＬＣＤが完成する。

実施の形態３に係るＴＦＴ基板２００においても、実施の形態１，２と同様の効果が得られる。また、対向電極８を第１導電膜で形成し、各画素の対向電極８を連結して共通配線９１の一部として機能させているため、対向電極８と共通配線９１を個別に配設する必要がない。そのため、対向電極８を画素部のほぼ全域に形成して、画素表示部の面積を広くすることができる。よって、より明るく表示品位の高いＦＦＳ方式のＬＣＤを実現することができる。これにより、バックライトユニットの出射光を低減させても高輝度の表示が可能となるので、消費電力を低減化にも寄与できる。

＜実施の形態４の変形例＞
図３９は、実施の形態４の変形例に係るＴＦＴ基板２００の断面図である。実施の形態４のＴＦＴ基板２００に対しては、図３９に示すように、対向電極８上の一定の面積に、光を反射する反射対向電極８１を設けることで半透過型のＴＦＴ基板２００を作製することも可能である。

この反射対向電極８１は、第２導電膜１０４（例えばＡｌ−３ｍｏｌ％Ｎｉ膜などの金属膜）を用いて形成できるため、製造工程の増加は伴わない。すなわち、１回目の写真製版工程のハーフトーン露光において、反射対向電極８１の形成領域に対応する部分に遮光領域Ｔ３を設ければよい。それにより、その領域に厚い第３レジスト部１１３が形成され、その部分の対向電極８上に反射対向電極８１としての第１導電膜１０３を残存させることができる。

なお、対向電極８上に形成する反射対向電極８１の面積あるいはパターン形状を変えることにより、半透過電極の透過光と反射光の割合を任意に設定できる。また、対向電極８のほぼ全面に反射対向電極８１を形成すると、全反射型のＴＦＴ基板２００を作製することもできる。

反射対向電極８１は共通配線９１の一部としても機能するため、反射対向電極８１を形成する第２導電膜としては、Ａｌ系合金膜やＡｇ（銀）系合金膜のような光反射率が高く（４００ｎｍ〜８００ｎｍの可視光領域で７０％以上）、電気抵抗が低い（比抵抗値が１０μΩｃｍ以下）ものを使用することが望ましい。

また、図４０のように、共通配線９１上にも第２導電膜１０４を残存させることで、共通配線９１を第１導電膜１０３と第２導電膜１０４との積層構造にし、且つ、共通配線９１上の第２導電膜１０４と反射対向電極８１とを一体的に形成して、反射対向電極８１が横方向（ゲート配線４１の延在方向）に連結するように構成すれば、さらに共通配線９１を低抵抗化でき、大型パネルへ好適に適用することが可能になる。

この手法は、実施の形態３（図２６，図２７）における共通配線９１にも適用できる。すなわち、実施の形態３の共通配線９１の上に第４導電膜を残存させ、共通配線９１を第３導電膜と第４導電膜との積層構造にすれば、共通配線９１を低抵抗化できる。この構成は、実施の形態３において、第３導電膜および第４導電膜からなる積層膜上に、ハーフトーン露光によってレジストパターンを形成する際、共通配線９１の形成領域にレジストパターンの厚い部分が形成されるようにすれば実現できる。

＜その他の変形例＞
なお、以上の実施の形態１〜４およびこれらの変形例においては、第２および第４導電膜として、Ａｌ−３ｍｏｌ％Ｎｉ膜を用いたが、これに限るものではない。例えば、一般的な金属膜として公知のＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕおよびこれらの合金を幅広く用いることができる。本発明では、これらの金属膜をエッチング加工する場合に、ＴＦＴのチャネル層の表面が第１絶縁膜で覆われて保護された状態となっているので、これらの金属膜を酸系薬液を用いてエッチング加工する場合でも、従来のようにチャネル層が酸系薬液に暴露されることがない。したがって、ＴＦＴのチャネル層に酸系薬液に対する耐性が乏しい酸化物系の半導体膜を用いた場合でも、チャネル層がエッチングされて消失することがない。したがって、高性能な酸化物半導体膜をチャネル層に用いたＴＦＴ基板２００を容易に実現することが可能である。

また、半導体チャネル膜２として、ＩｎＧａＺｎＯからなる酸化物半導体を用いたが、これに限らず、例えば他にもＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆ（ハフニウム）ＺｎＯ系、ＩｎＺｒ（ジルコニウム）ＺｎＯ系、ＩｎＭｇ（マグネシウム）ＺｎＯ系、ＩｎＹ（イットリウム）ＺｎＯ系、ＺｎＳｎＯ系のような酸化物半導体膜を用いることができる。これらの酸化物半導体材料を用いた場合でも、本実施例におけるＩｎＧａＺｎＯ系酸化物半導体膜と同様の効果を得ることができる。

また、層間絶縁膜３２を形成する第２絶縁膜として、樹脂からなる平坦化膜を適用してもよい。例えば図４１は、実施の形態４のＴＦＴ基板２００において層間絶縁膜３２に平坦化膜を適用した変形例を示す断面図である。層間絶縁膜３２の上面が概ね段差のない平坦な面となるため、その上に形成するソース電極５、ドレイン電極６および対向電極８（実施の形態１〜３では画素電極７）が段差部で断線することを防止でき、製品の歩留りを向上させることができる。また、ＴＦＴ基板２００に水平な方向の電界（横電界電解）により配向するＴＦＴ−ＬＣＤの液晶の配向面を揃えることができるため、コントラストの高い高品質の表示特性が得られるという利点もある。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 基板、２ 半導体チャネル膜、３１ ゲート絶縁膜、３２ 層間絶縁膜、４ ゲート電極、４１ ゲート配線、４２ ゲート端子、４３ ゲート端子パッド、５ ソース電極、５１ ソース配線、５２ ソース端子、５３ ソース端子パッド、６ ドレイン電極、８ 対向電極、８１ 反射対向電極、７ 画素電極、７１ 反射画素電極、９ 共通電極、９１ 共通配線、１１〜１６ コンタクトホール、１０１ 半導体膜、１０２ 第１絶縁膜、１０３ 第１導電膜、１０４ 第２導電膜、１１０ フォトレジスト、１１１ 第１レジスト部、１１２ 第２レジスト部、１１３ 第３レジスト部、１２４ フォトマスク、２００ ＴＦＴ基板、２０１ ＴＦＴ、２０２ 表示領域、２０３ 額縁領域、２０４ 画素、２０５ 走査信号駆動回路、２０６ 表示信号駆動回路、２０７、２０８ 外部配線、２０９ 保持容量。

Claims (22)

1. 基板と、
   前記基板上に形成された薄膜トランジスタと、
   前記薄膜トランジスタのゲート電極に接続したゲート配線と、
   前記薄膜トランジスタのソース電極に接続したソース配線と、
   前記薄膜トランジスタのドレイン電極に接続した画素電極と、
   前記画素電極に対向配置される対向電極と、
   前記対向電極に一定電位を供給する共通配線と、
   を備えるアクティブマトリックス基板であって、
   前記薄膜トランジスタは、
   前記基板上に形成された半導体膜からなる半導体チャネル膜と、
   前記半導体チャネル膜上に形成された第１絶縁膜からなるゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された第１導電膜とその上の第２導電膜との積層膜からなる前記ゲート電極と、
   前記半導体チャネル膜、前記ゲート絶縁膜および前記ゲート電極上に形成された第２絶縁膜からなる層間絶縁膜と、
   前記層間絶縁膜上に形成された第３導電膜とその上の第４導電膜との積層膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ソース電極と、
   前記第３導電膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ドレイン電極と、
   を備え、
   前記ゲート配線は、前記第１導電膜と前記第２導電膜との積層膜からなり、前記ゲート電極と接続するように形成されており、
   前記ソース配線は、前記第３導電膜と前記第４導電膜との積層膜からなり、前記ソース配線と接続するように形成されており、
   前記画素電極は、前記第１導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ドレイン電極と接続しており、
   前記対向電極は、前記第３導電膜からなり、前記層間絶縁膜を介して前記画素電極の上に形成されている
   ことを特徴とするアクティブマトリックス基板。
2. 前記共通配線は、前記第１導電膜と前記第２導電膜との積層膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記対向電極と接続している
   請求項１記載のアクティブマトリックス基板。
3. 前記ゲート配線および前記画素電極の下に、前記半導体膜および前記第１絶縁膜が残存している
   請求項１記載のアクティブマトリックス基板。
4. 前記共通配線は、前記第１導電膜と前記第２導電膜との積層膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記対向電極と接続しており、
   前記共通配線の下にも、前記半導体膜および前記第１絶縁膜が残存している
   請求項３記載のアクティブマトリックス基板。
5. 前記共通配線は、前記第３導電膜からなり、前記対向電極と一体的に形成されている
   請求項３記載のアクティブマトリックス基板。
6. 前記半導体膜は光透過性の酸化物半導体からなり、その膜厚が２０ｎｍ以上１５０ｎｍ以下である
   請求項３から請求項５のいずれか一項記載のアクティブマトリックス基板。
7. 前記ゲート配線の端部に設けられた前記第１導電膜からなるゲート端子と、
   前記第３導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ゲート端子に接続するゲート端子パッドと、
   前記ソース配線の端部に設けられた前記第１導電膜からなるソース端子と、
   前記第３導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ソース端子に接続するソース端子パッドと、
   をさらに備える
   請求項１から請求項６のいずれか一項記載のアクティブマトリックス基板。
8. 前記半導体膜は光透過性の酸化物半導体からなり、
   前記第１導電膜は光透過性の導電膜からなる
   請求項１から請求項７のいずれか一項記載のアクティブマトリックス基板。
9. 前記対向電極は、スリットを有する格子状または櫛歯状である
   請求項１から請求項８のいずれか一項記載のアクティブマトリックス基板。
10. 前記第２導電膜は光を反射する金属膜からなり、
    前記画素電極の少なくとも一部の上に、前記第２導電膜からなる反射画素電極が形成されている
    請求項１から請求項９のいずれか一項記載のアクティブマトリックス基板。
11. 基板と、
    前記基板上に形成された薄膜トランジスタと、
    前記薄膜トランジスタのゲート電極に接続したゲート配線と、
    前記薄膜トランジスタのソース電極に接続したソース配線と、
    前記薄膜トランジスタのドレイン電極に接続した画素電極と、
    前記画素電極に対向配置される対向電極と、
    前記対向電極に一定電位を供給する共通配線と、
    を備えるアクティブマトリックス基板であって、
    前記薄膜トランジスタは、
    前記基板上に形成された半導体膜からなる半導体チャネル膜と、
    前記半導体チャネル膜上に形成された第１絶縁膜からなるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された第１導電膜とその上の第２導電膜との積層膜からなる前記ゲート電極と、
    前記半導体チャネル膜、前記ゲート絶縁膜および前記ゲート電極上に形成された第２絶縁膜からなる層間絶縁膜と、
    前記層間絶縁膜上に形成された第３導電膜とその上の第４導電膜との積層膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ソース電極と、
    前記第３導電膜からなり、前記層間絶縁膜および前記ゲート絶縁膜に形成されたコンタクトホールを通して前記半導体チャネル膜に接続する前記ドレイン電極と、
    を備え、
    前記ゲート配線は、前記第１導電膜と前記第２導電膜との積層膜からなり、前記ゲート電極と接続するように形成されており、
    前記ソース配線は、前記第３導電膜と前記第４導電膜との積層膜からなり、前記ソース配線と接続するように形成されており、
    前記画素電極は、前記第３導電膜からなり、前記ドレイン電極と接続するように形成されており、
    前記対向電極は、前記第１導電膜からなり、前記層間絶縁膜を介して前記画素電極の下に形成されており、
    前記共通配線は、前記第１導電膜からなり、前記対向電極と一体的に形成されている
    ことを特徴とするアクティブマトリックス基板。
12. 前記ゲート配線、前記対向電極および前記共通配線の下に、前記半導体膜および前記第１絶縁膜が残存している
    請求項１１記載のアクティブマトリックス基板。
13. 前記半導体膜は光透過性の酸化物半導体からなり、その膜厚が２０ｎｍ以上１５０ｎｍ以下である
    請求項１２記載のアクティブマトリックス基板。
14. 前記ゲート配線の端部に設けられた前記第１導電膜からなるゲート端子と、
    前記第３導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ゲート端子に接続するゲート端子パッドと、
    前記ソース配線の端部に設けられた前記第１導電膜からなるソース端子と、
    前記第３導電膜からなり、前記層間絶縁膜に形成されたコンタクトホールを通して前記ソース端子に接続するソース端子パッドと、
    をさらに備える
    請求項１１から請求項１３のいずれか一項記載のアクティブマトリックス基板。
15. 前記半導体膜は光透過性の酸化物半導体からなり、
    前記第１導電膜は光透過性の導電膜からなる
    請求項１１から請求項１４のいずれか一項記載のアクティブマトリックス基板。
16. 前記画素電極は、スリットを有する格子状または櫛歯状である
    請求項１１から請求項１５のいずれか一項記載のアクティブマトリックス基板。
17. 前記第２導電膜は光を反射する金属膜からなり、
    前記対向電極の少なくとも一部の上に、前記第２導電膜からなる反射共通電極が形成されている
    請求項１１から請求項１６のいずれか一項記載のアクティブマトリックス基板。
18. 薄膜トランジスタと、
    前記薄膜トランジスタのゲート電極に接続したゲート配線と、
    前記薄膜トランジスタのドレイン電極に接続した画素電極と、
    前記画素電極に対向配置される対向電極と、
    を備えるアクティブマトリックス基板の製造方法であって、
    （ａ）基板上に、半導体膜、第１絶縁膜、第１導電膜および第２導電膜がこの順に積層した第１積層膜を形成する工程と、
    （ｂ）前記第１積層膜上に、前記薄膜トランジスタの半導体チャネル膜の形成領域を覆う第１レジスト部と、前記画素電極または前記対向電極の片方となる第１電極の形成領域を覆い前記第１レジスト部よりも厚い第２レジスト部と、前記ゲート電極および前記ゲート配線の形成領域を覆い前記第２レジスト部よりも厚い第３レジスト部とを有する第１レジストパターンを形成する第１の写真製版工程と、
    （ｃ）前記第１レジストパターンをマスクにして前記半導体膜、前記第１絶縁膜、前記第１導電膜および前記第２導電膜をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記第１レジストパターンを薄膜化して前記第１レジスト部を除去してから、残りの前記第２レジスト部および前記第３レジスト部を有する前記第１レジストパターンをマスクにして前記第１導電膜および前記第２導電膜をパターニングする工程と、
    （ｅ）前記工程（ｄ）の後、前記第１レジストパターンをさらに薄膜化して前記第２レジスト部を除去してから、残りの前記第３レジスト部を有する前記第１レジストパターンをマスクにして前記第２導電膜をパターニングする工程と、
    を備えることを特徴とするアクティブマトリックス基板の製造方法。
19. 前記アクティブマトリックス基板は、前記薄膜トランジスタのソース電極に接続したソース配線をさらに備えており、
    （ｆ）前記第１レジストパターンを除去した後、前記基板上に第２絶縁膜を形成する工程と、
    （ｇ）前記第２絶縁膜上に第２レジストパターンを形成する第２の写真製版工程と、
    （ｈ）前記第２レジストパターンをマスクにして、前記第１絶縁膜および前記第２絶縁膜をパターニングして、コンタクトホールを形成する工程と、
    （ｉ）前記コンタクトホール内を含む前記第２絶縁膜上に、第３導電膜および第４導電膜をこの順に積層した第２積層膜を形成する工程と、
    （ｊ）前記第２積層膜上に、前記画素電極または前記対向電極のもう片方となる第２電極および前記ドレイン電極の形成領域を覆う第１レジスト部と、前記ソース電極およびソース配線の形成領域を覆い前記第１レジスト部よりも厚い第２レジスト部とを有する第３レジストパターンを形成する第３の写真製版工程と、
    （ｋ）前記第３レジストパターンをマスクにして前記第３導電膜および前記第４導電膜をパターニングする工程と、
    （ｌ）前記工程（ｋ）の後、前記第３レジストパターンを薄膜化して前記第１レジスト部のレジストパターンを除去してから、残りの前記第２レジスト部を有する前記第３レジストパターンをマスクにして前記第４導電膜をパターニングする工程と、
    をさらに備える
    請求項１８記載のアクティブマトリックス基板の製造方法。
20. 前記アクティブマトリックス基板は、
    前記ゲート配線の端部に設けられたゲート端子および前記ゲート端子の上に接続するゲート端子パッドと、
    前記ソース配線の端部に設けられたソース端子および前記ソース端子の上に接続するソース端子パッドをさらに備えており、
    前記ゲート端子および前記ソース端子は、前記第１積層膜を用いて形成され、
    前記工程（ｂ）において、前記ゲート端子および前記ソース端子の形成領域は、前記第１レジストパターンの前記第２レジスト部により覆われ、
    前記ゲート端子パッドおよび前記ソース端子パッドは、前記第２積層膜を用いて形成され、
    前記工程（ｊ）において、前記ゲート端子パッドおよび前記ソース端子パッドの形成領域は、前記第３レジストパターンの前記第１レジスト部により覆われる
    請求項１９記載のアクティブマトリックス基板の製造方法。
21. 前記アクティブマトリックス基板は、前記対向電極に一定電位を供給する共通配線をさらに備えており、
    前記共通配線は、前記第１積層膜を用いて形成され、
    前記工程（ｂ）において、前記共通配線の形成領域は、前記第１レジストパターンの前記第２レジスト部または前記第３レジスト部により覆われる
    請求項１８から請求項２０のいずれか一項記載のアクティブマトリックス基板の製造方法。
22. 前記アクティブマトリックス基板は、前記対向電極に一定電位を供給する共通配線をさらに備えており、
    前記共通配線は、前記第２積層膜を用いて形成され、
    前記工程（ｊ）において、前記対向電極の形成領域は、前記第２レジストパターンの前記第１レジスト部または前記第２レジスト部により覆われる
    請求項１８から請求項２０のいずれか一項記載のアクティブマトリックス基板の製造方法。

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