JP2014507065A5 - - Google Patents

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TSVビアのための共形酸化物キャップ
低温酸化物層が、PECVDプロセスで低温でTEOSを使用して高いアスペクト比の貫通孔44に堆積される場合、結果として生じた酸化物層は、貫通孔44の高いアスペクト比に起因して下の構造への共形性が不十分であることがある。例えば、少なくとも約10のアスペクト比を有する貫通孔44は、貫通孔44の内部に非共形被覆を発生させることがある。この問題は、貫通孔44の限界寸法(CD)サイズが、さらに、小さい、例えば、約5ミクロン未満のCDである場合に悪化する。そのような高いアスペクト比で小さいCDの貫通孔44では、少なくとも約1000オングストロームの厚さをもつより厚いPECVD堆積酸化物層が、貫通孔44の底部壁49に堆積される。さらに、表面46に隣接する貫通孔44の上部のエッジおよび角部の酸化物オーバーハングが、見通し線堆積の不足に起因して後続のPVD堆積ステップ中に不十分なステップカバレッジをもたらすことがあり、貫通孔44への導体または金属材料の堆積中にボイドをもたらすこともある。これらの理由で、より共形な酸化物層が高いアスペクト比の貫通孔44にとって望ましい。共形酸化物層を熱CVDベースプロセスで堆積して、高いアスペクト比の貫通孔44の側壁48および底部壁49でさえ少なくとも約50%の共形である被覆を設けることができる。しかし、不利なことには、基板18の上面46の共形の酸化物層の酸化物厚さは、一般に、低温PECVD酸化物層の厚さよりも薄い。貫通孔44の底部壁49の共形酸化物層をエッチング除去するための後続のエッチングプロセスのエッチング速度は、孔44の底部で有効ラジカルが欠乏することに起因して上面46で、より速い。したがって、酸化物層の開口エッチングの間、上面46の共形酸化物層と低温パッシベーション窒化ケイ素層との両方がエッチング除去されるようになることがあり、望ましくない。
他のバージョンでは、基板18は堆積チャンバ34aの堆積ゾーン30aに移送され、窒化ケイ素を含むキャッピング層が堆積される。このプロセスでは、基板18は、再度、堆積チャンバ34aの堆積ゾーン30aに移送される。シラン(SiH)を含むケイ素含有前駆体と、アンモニア(NH)を含む窒素含有ガスとを含む堆積ガス40aが、基板18が入っている堆積ゾーン30aに導入される。1つのバージョンでは、シランは、約10sccmから約1000sccm、例えば、約100sccmの流量で供給される。アンモニアは、約100から約6000sccm、例えば、約450sccmの流量で供給される。その上、窒素は、約1000から約10000sccm、例えば、約10000sccmの流量で供給することができる。堆積ゾーン30aのガス圧力は、約1Torrから約6Torr、例えば、約3.5Torrの圧力に維持される。堆積プロセスの間、基板18は、約250℃未満、例えば、約100℃から約200℃、例えば、約180℃の温度に維持される。基板18は、約5mm(およそ200ミル)から約13mm(およそ500ミル)の、ガス分配器36aからの間隔に保持される。プラズマは、13.6MHzの周波数の電流をプロセス電極38a1、b1に約10ワットから約100ワット、例えば、約75ワットの電力レベルで印加することによって維持される。さらなる別のバージョンでは、PECVD低温酸化物層を含む酸化物キャップが、シリコンプレート20に貫通孔44をエッチングする前にパッシベーション窒化ケイ素層の上に堆積される。図4Dは、基板18において上部表面46または貫通孔44の底部壁49に様々なプロセスで堆積された層の厚さを示すグラフである。
さらなる別のバージョンでは、シリコンプレート20の表面の化学機械研磨に対応するためにシーリング層64は十分な厚さに堆積される。シーリング層64の十分な厚さは、約1ミクロンから約6ミクロンを含む。シーリング層64は、以下で説明するような後続のエッチングプロセスの間にシリコンプレート20の表面46を過度にエッチングしないようにするために使用することができる。
酸化物ライナ45およびオプションとしてのシーリング層64の堆積の後、図2に示す通り、反応性イオンエッチング(RIE)プロセスを使用して、貫通孔44の底部壁49に形成された酸化物ライナ45をエッチング除去する。このプロセスにおいて、基板18は、前に説明し、図1Eに示したものと同様のエッチングチャンバ52に、または異なるエッチングチャンバに置かれ、従来の酸化物エッチングプロセスを使用して、貫通孔44の側壁48の酸化物ライナ45を過度にエッチング除去することなしに貫通孔44の底部壁49に形成された酸化物ライナ45をエッチング除去する。貫通孔44の底部壁49の酸化物ライナ45を除去して、貫通孔44に引き続き堆積される金属導体が下のフィーチャとの電気コンタクトを形成できるようにすることが望ましい。しかし、酸化物ライナ45は、金属含有種が側壁48を通ってシリコンプレート20に拡散しないように、またはケイ素含有種が他の方向に拡散しないように側壁48に保持されることが望ましい。
酸化物エッチングプロセスの1つの例では、フッ素含有ガスなどの酸化物エッチングガス80のプラズマがエッチングチャンバ52のエッチングゾーン50に形成され、貫通孔44の底部壁49の二酸化ケイ素層28をエッチング除去する。反応性イオンエッチングプロセスは、貫通孔44の側壁48の酸化物ライナ45と比較して、第2のプレート20の表面46の酸化物ライナ45ならびに貫通孔44の底部壁の酸化物ライナ45などの、突き当たるイオンに面する平坦表面上の酸化物ライナ45を優先的にエッチング除去する。1つの実施形態では、エッチングガスは、例えば、SF、CF、NF、C、CHFなどのようなフッ素含有ガスと、アルゴンなどの希釈ガスとを含む。1つのバージョンでは、貫通孔44の底部壁49の二酸化ケイ素層28は、約20から約1000sccm、またはさらに、例えば、約50から約400sccm、またはさらに約100から約200sccmの体積流量のSF、約20から約1000sccm、またはさらに約50から約400sccm、またはさらに約100から約200sccmの流量のC、および約50から約500sccm、またはさらに、例えば、約100sccmから300sccmの流量のアルゴンを含むエッチングガスを用いてエッチング除去される。エッチングガスは、単独で、または上述で列記したガスに加えて、約50から約1000sccm、またはさらに約150から約300sccmの流量のCHFと、約50から約2000sccm、またはさらに約200から約400sccmの流量のCFとをさらに含むことができる。エッチングガス54は、約1mTorrから約500mTorr、またはさらに約10から約100mTorr、例えば、約20から約40mTorrの圧力に維持される。プラズマは、13.6MHzの周波数の電流を約200ワットから約4000ワット、例えば、約300ワットから約1000ワットの電力レベルでプロセスゾーン50のまわりのプロセス電極56a、bに印加することによって保持される。その上、プラズマは、約1000ワットから約3000ワットの電力レベルで電力をアンテナにさらに印加することによって増強することができる。
その後、金属導体68が図2に示す通り貫通孔44に堆積される。金属導体は、1つまたは複数の金属の層、元素金属もしくはそれらの合金、金属化合物、またはさらにシード層を含むことができる。このプロセスにおいて、金属導体68を貫通孔44に堆積して、孔を充填し、導電性TSV60を形成する。金属導体68は、元素金属、金属合金、金属化合物、またはそれらの混合物とすることができる。金属導体68を貫通孔44に堆積して、孔を導電体で満たし、導電体は、現在のシリコンプレート20ならびに他のシリコンプレート(図示せず)の能動および受動フィーチャの2つ以上の層を接続するための相互接続部として働く。好適な金属導体68には、アルミニウム、銅、金、チタン、タングステン、ならびにそれらの合金および化合物を含む。
金属導体68がTSV60を形成するためにシリコンプレート20の貫通孔44に堆積された後、図2に示す通り、基板18はひっくり返され、シリコンプレート20の表面上の過剰な金属導体68が化学機械研磨(CMP)プロセスで研磨除去されて、シリコンプレート20の貫通孔44に堆積された金属導体68の上部部分が露出される。好適な化学機械研磨プロセスでは、シリコンプレート20の表面は、循環研磨機92に取り付けられた研磨パッド90で研磨される。研磨スラリ94は、研磨スラリ源98に接続されたスラリディスペンサ96で供給される。基板18は研磨パッド90に対して分離されるか、または回転されるので、シリコンプレート20の表面46上の過剰な金属導体は基板18から研磨除去される。好適な研磨スラリ94は、水溶液またはアルコール溶液中に懸濁された基体粒子を含む。化学機械研磨ステップは、表面46上の金属導体68のすべてが研磨除去されるまで行われる。研磨プロセスをさらに使用して、シリコンプレート20の表面46に依然として残っている酸化物ライナ45、窒化ケイ素パッシベーション層26、または他のそのような材料のいかなる残留物も除去することができる。その結果、金属導体68の上部部分は、今では、露出されて、金属コンタクト90として働く。
自然酸化膜91の除去の後、第2の窒化ケイ素パッシベーション層を含む保護被覆97が図2に示す通り基板18の露出した表面に堆積され、図1Oに示すように貫通孔44に堆積された金属導体の上部を覆う。オプションとして、図2に示す通りパッシベーション用窒化ケイ素層の堆積に先立ってシラン浸漬ステップを使用することができる。このステップにおいて、実質的にシラン(SiH)のみまたは希釈ガスを伴うシランを含む浸漬ガスを含むプロセスガス94がプロセスゾーン92に導入される。プロセスの間、基板18は、約5mm(約200ミル)から約16.5mm(約650ミル)の、ガス分配器95からの間隔距離に維持される。基板18は、さらに、約100℃から約220℃の温度に維持される。1つの実施形態では、浸漬ガスは、約100sccmから約1000sccmの体積流量のシランと、オプションとして、約10000から約25000sccmの流量の窒素とを含む。プラズマは、約13.6MHzの周波数、例えば、約150から約1200ワットの電力レベルでの一次周波数電力を電極96a、bに印加することによってプロセスガスから形成される。その上、プラズマは、約350kHzの二次周波数および、例えば、約100から約300ワットの電力レベルで電極96a、bに電力供給することによってさらに増強することができる。プラズマを約5から約20秒の期間の間形成して、基板18の露出した表面をシランガスで浸漬し、基板表面に接着層を形成する。1つの実施形態では、例えば、シラン浸漬ステップを使用して、例えば、銅などの露出した金属導体68を浸漬する場合、シラン浸漬は、金属−Si、またはこの場合にはCu/SiN界面に沿ったCu−Si結合の形成によって接着性を増強する。界面接着エネルギーは、自然酸化物除去時間、浸漬時間、およびシラン流量と強力な相関関係がある。さらに、保護被覆97が、シリコンプレート20およびキャリア24の熱応力および反りを引き起こす過度に高い温度を避けるために低温プラズマ化学気相堆積プロセスで堆積される。保護被覆97は、さらに、金属原子がこの層を通って拡散して基板18の他の領域を汚染しないようにする良好な拡散バリアとなることができる。例えば、金属導体68が銅などの金属を含む場合、保護被覆97は、銅の拡散を防止し、さらに、良好な降伏電圧の電気分離および耐湿性を与えるように選択される。
下部層98aは、チャンバ93のプロセスゾーン92において基板18の洗浄および浸漬した表面に堆積させることができる。このプロセスでは、基板18は、約8mm(約300ミル)から約19mm(約750ミル)の、ガス分配器からの同じ間隔に維持される。基板18は、さらに、約100℃から220℃、例えば、約180℃の温度に維持される。シラン(SiH)などのケイ素含有ガスとアンモニア(NH)などの窒素含有ガスとを含むプロセスガス94がガス分配器95を通してチャンバ100に導入される。プラズマの形成を支援し、さらに、プラズマを安定化させることができる希釈ガスを、プロセスガスにさらに加えることができ、好適な希釈ガスには、窒素(N)、ヘリウム(He)、およびアルゴン(Ar)が含まれる。1つの実施形態では、プロセスガス94は、約50から約1000sccm、例えば、約650sccmの流量のシランと、約100sccmから約1000sccmの流量アンモニアと、約500から約25000sccm、例えば、約22000sccmの流量の窒素などの希釈ガスとを含む。チャンバ圧力は、約2Torrから約5.5Torr、例えば、約3.5Torrに維持される。プラズマは、13.6MHzの周波数の電流をプロセス電極96a、bに約500ワットから約1600ワット、例えば、約1100ワットの電力レベルで印加することによって維持される。その上、プラズマは、約350kHzの周波数および約10ワットから約200ワットの電力レベルの低周波電力をさらに印加することによって増強することができる。結果として生じたプラズマは、約2g/cmから約3g/cm、例えば約2.2g/cmの密度を有する窒化ケイ素層からなる下部層98aを堆積させる。

Claims (17)

  1. (a)シリコンプレートに、側壁および底部壁を含む複数の貫通孔をエッチングするステップと
    (b)前記シリコンプレートの表面ならびに前記貫通孔の前記側壁および前記底部壁に、
    (i)プロセス電極およびガス分配器を含むプロセスゾーンに前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約250℃未満の温度に維持することと、
    (iii)テトラエチルオルトシランを含むケイ素含有ガス、および酸素ガスを含む酸素前駆体を含む堆積ガスを前記プロセスゾーンに導入することと、
    (iv)前記プロセス電極に第1の周波数で電流を印加することによってプラズマを形成するために前記堆積ガスにエネルギーを与えること
    によって酸化物ライナを堆積させるステップと、
    (c)金属導体を前記貫通孔内に堆積させるステップと
    を含むシリコン貫通ビア製造方法。
  2. ステップ(a)における前記貫通孔が少なくとも約10:1のアスペクト比を有する、請求項1に記載の方法。
  3. 前記シリコンプレートが約100℃から約250℃の温度に維持される、請求項1に記載の方法。
  4. (b)が、
    (1)前記テトラエチルオルトシランを約400mg/分と約12000mg/分との間の質量流量で導入すること、または
    (2)前記堆積ガスを約2000sccmと約17000sccmとの間の質量流量で導入すること
    の少なくとも一方を含む、請求項1に記載の方法。
  5. (b)が、
    (1)前記堆積ガスを約2Torrと約8Torrとの間の圧力に維持すること、ならびに
    (2)前記プロセス電極に、約100ワットから約1200ワットの電力レベルでの前記第1の周波数、および400ワットまでの電力レベルでの二次周波数で電流を印加することによってプラズマを形成すること
    の少なくとも一方を含む、請求項1に記載の方法。
  6. ステップ(b)の後で、およびステップ(c)の前に、シーリング層が前記酸化物ライナの上に堆積され、前記シーリング層が二酸化ケイ素または窒化ケイ素を含む、請求項1に記載の方法。
  7. ステップ(c)の後に、前記シリコンプレートの前記貫通孔内に堆積された前記金属導体の上部部分を露出させるために、前記シリコンプレートをひっくり返し、前記シリコンプレートの裏面を化学機械研磨することをさらに含む、請求項1に記載の方法。
  8. (d)ステップ(c)の後に、前記貫通孔内の前記金属導体の露出した部分に形成された自然酸化膜を、
    (i)前記プロセスゾーン内にアンモニアまたは水素を含む還元ガスを導入することと、
    (ii)前記プロセス電極に電流を印加することによって還元プラズマを形成するために前記還元ガスにエネルギーを与えることと
    によって除去するステップと、
    (e)(i)窒化ケイ素を含む下部層と、
    (ii)酸化ケイ素を含む中間層と、
    (iii)窒化ケイ素を含む上部層と
    を含む保護被覆を堆積させるステップと
    をさらに含む、請求項1に記載の方法。
  9. (d)が、
    (1)約150から約1200ワットの電力レベルで前記プロセス電極に電力を印加することと、
    (2)前記還元ガスを約100から約3000sccmの堆積流量で供給することと、
    (3)前記シリコンプレートを約100℃から約220℃の温度に維持することと
    の少なくとも一つを含む、請求項8に記載の方法。
  10. 前記自然酸化膜の除去の後に、
    )1対の浸漬プロセス電極を含む浸漬プロセスゾーン中に前記シリコンプレートを準備することと、
    )前記シリコンプレートを約100℃から約220℃の浸漬温度に維持することと、
    )約100sccmと約1000sccmとの間の体積流量のシランを含む浸漬ガスを前記プロセスゾーン内に導入することと、
    )約13.6MHzの一次周波数および約150と約1200ワットとの間の電力レベルで前記浸漬プロセス電極に電力を印加することと
    を含むシラン浸漬ステップ
    をさらに含む、請求項8に記載の方法。
  11. (a)シリコンプレートに複数の貫通孔をエッチングすることと、前記複数の貫通孔のそれぞれ少なくとも約10:1のアスペクト比の側壁および底部壁を含み、
    (b)前複数の貫通孔のそれぞれの前記側壁および前記底部壁に、
    (i)プロセス電極およびガス分配器を含むプロセスゾーンに前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約250℃未満の温度に維持することと、
    (ii)テトラエチルオルトシランを含むケイ素含有ガス、および酸素ガスを含む酸素前駆体を含む堆積ガスを前記プロセスゾーン内に導入することと、
    (i)前記プロセス電極に第1の周波数で電流を印加することによってプラズマを形成するために前記堆積ガスにエネルギーを与えることと
    によって酸化物ライナを堆積させることと、
    (c)金属導体を前記貫通孔内に堆積させることと、
    (d)プラズマを形成するために還元ガスにエネルギーを与えることによって前記貫通孔内の前記金属導体の露出した部分に形成された自然酸化膜を除去することと
    を含み、前記還元ガスは、約100sccmと約3000sccmとの間の体積流量のアンモニアまたは水素、および約10000sccmと約20000sccmとの間の体積流量の窒素を含むシリコン貫通ビア製造方法。
  12. (a)シリコンプレートに複数の貫通孔をエッチングすることと、前記複数の貫通孔それぞれ少なくとも約10:1のアスペクト比の側壁および底部壁を含み、
    (b)前複数の貫通孔のそれぞれの前記側壁および前記底部壁に、
    (i)プロセス電極およびガス分配器を含むプロセスゾーン内に前記シリコンプレートを準備することと、
    (ii)テトラエチルオルトシランを含むケイ素含有ガス、および酸素ガスを含む酸素前駆体を含む堆積ガスを前記プロセスゾーン内に導入することと、
    (iii)前記プロセス電極に第1の周波数で電流を印加することによってプラズマを形成するために前記堆積ガスにエネルギーを与えることと
    によって酸化物ライナを堆積させることと、
    (c)金属導体を前記貫通孔内に堆積させることと、
    (d)(c)の後に、
    (i)前記シリコンプレートを約100℃から約220℃の温度に維持することと、
    (ii)プラズマを形成するために約100sccmと約1000sccmとの間の体積流量のシランを含む浸漬ガスにエネルギーを与えることと
    を含むシラン浸漬ステップを行うことと
    を含むシリコン貫通ビア製造方法。
  13. 前記浸漬ガスが約1000から約25000sccmの流量の窒素を含む、請求項12に記載の方法。
  14. 前記シラン浸漬の後に、前記貫通孔内に堆積された前記金属導体の上に保護被覆を堆積させることをさらに含む、請求項12に記載の方法。
  15. (1)約0.5ミクロンから約6ミクロンの厚さで設けられる、酸化ケイ素または窒化ケイ素の単一層、
    (2)窒化ケイ素層および酸化ケイ素層、または
    (3)(i)約200Åから約1500Åの厚さの窒化ケイ素層を含む下部層、(ii)約0.5ミクロンから約3ミクロンの厚さの酸化ケイ素からなる中央層、および(iii)約0.5ミクロンから約3ミクロンの厚さの窒化ケイ素を含む上部層
    のうちの少なくとも1つを含む保護被覆を堆積させることをさらに含む、請求項12に記載の方法。
  16. (a)シリコンプレートに、それぞれが側壁および底部壁を含む複数の貫通孔をエッチングするステップと、
    (b)前記シリコンプレートの表面ならびに前記複数の貫通孔のそれぞれの前記側壁および前記底部壁に、
    (i)プロセス電極およびガス分配器を含むプロセスゾーンに前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約250℃未満の温度に維持することと、
    (iii)テトラエチルオルトシランを含むケイ素含有ガス、および酸素ガスを含む酸素前駆体を含む堆積ガスを前記プロセスゾーンに導入することと、
    (iv)前記プロセス電極に電流を印加することによってプラズマを形成するために前記堆積ガスにエネルギーを与えることと
    によって酸化物ライナを堆積させるステップと、
    (c)金属導体を前記貫通孔内に堆積させるステップと
    (d)(i)1対の還元プロセス電極を含む還元プロセスゾーン中に前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約100℃から約220℃の還元温度に維持することと、
    (iii)約100sccmから約3000sccmまでの体積流量のアンモニアまたは水素、および約1000sccmから約20000sccmまでの体積流量の窒素ガスを含む還元ガスを、前記還元プロセスゾーン内に導入することと、
    (iv)約13.6MHzの周波数および約150から約1200ワットまでの電力レベルで前記還元プロセス電極に電力を印加することと
    によって、前記貫通孔内の前記金属導体の露出した部分に形成された自然酸化膜を除去するステップと
    を含むシリコン貫通ビア製造方法。
  17. (a)シリコンプレートに、それぞれが側壁および底部壁を含む複数の貫通孔をエッチングするステップと、
    (b)前記シリコンプレートの表面ならびに前記複数の貫通孔のそれぞれの前記側壁および前記底部壁に、
    (i)プロセス電極およびガス分配器を含むプロセスゾーンに前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約250℃未満の温度に維持することと、
    (iii)テトラエチルオルトシランを含むケイ素含有ガス、および酸素ガスを含む酸素前駆体を含む堆積ガスを前記プロセスゾーンに導入することと、
    (iv)前記プロセス電極に電流を印加することによってプラズマを形成するために前記堆積ガスにエネルギーを与えることと
    によって酸化物ライナを堆積させるステップと、
    (c)金属導体を前記貫通孔内に堆積させるステップと
    (d)(i)1対の還元プロセス電極を含む還元プロセスゾーン中に前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約100℃から約220℃の還元温度に維持することと、
    (iii)約100sccmから約3000sccmまでの体積流量のアンモニアまたは水素を含む還元ガスを、前記還元プロセスゾーン内に導入することと、
    (iv)約13.6MHzの第1の周波数および約150から約1200ワットまでの第1の電力レベルで前記還元プロセス電極に電力を印加することと
    によって、前記貫通孔内の前記金属導体の露出した部分に形成された自然酸化膜を除去するステップと
    (e)前記自然酸化膜の除去の後に、
    (i)1対の浸漬プロセス電極を含む浸漬プロセスゾーン中に前記シリコンプレートを準備することと、
    (ii)前記シリコンプレートを約100℃から約220℃の浸漬温度に維持することと、
    (iii)約100sccmと約1000sccmとの間の体積流量のシランを含む浸漬ガスを前記浸漬プロセスゾーン内に導入することと、
    (iv)約13.6MHzの二次周波数および約150から約1200ワットの第2の電力レベルで前記浸漬プロセス電極に電力を印加することと
    を行うステップと
    を含む、シリコン貫通ビア製造方法。
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JP2013546200A Pending JP2014507065A (ja) 2010-12-22 2011-12-09 シリコンウエハのシリコン貫通ビアの製造

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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009055450A1 (en) * 2007-10-25 2009-04-30 Applied Materials, Inc. Adhesion improvement of dielectric barrier to copper by the addition of thin interface layer
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8487410B2 (en) * 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US8816505B2 (en) * 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
SE538062C2 (sv) * 2012-09-27 2016-02-23 Silex Microsystems Ab Kemiskt pläterad metallvia genom kisel
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US10020187B2 (en) * 2012-11-26 2018-07-10 Applied Materials, Inc. Apparatus and methods for backside passivation
US9157014B2 (en) 2012-11-29 2015-10-13 Micron Technology, Inc. Adhesives including a filler material and related methods
US9564398B2 (en) 2013-03-12 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chemical direct pattern plating interconnect metallization and metal structure produced by the same
TWI578592B (zh) * 2013-03-12 2017-04-11 應用材料股份有限公司 有機發光二極體元件及包括其之封裝結構的沉積方法
US8945978B2 (en) * 2013-06-28 2015-02-03 Sunpower Corporation Formation of metal structures in solar cells
US20150017798A1 (en) * 2013-07-11 2015-01-15 United Microelectronics Corp. Method of manufacturing through-silicon-via
US9362111B2 (en) 2014-02-18 2016-06-07 Applied Materials, Inc. Hermetic CVD-cap with improved step coverage in high aspect ratio structures
US9613842B2 (en) * 2014-02-19 2017-04-04 Globalfoundries Inc. Wafer handler and methods of manufacture
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10373820B2 (en) * 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
JP6710783B2 (ja) * 2016-06-15 2020-06-17 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 高出力プラズマエッチングプロセスのためのガス分配プレートアセンブリ
US10541218B2 (en) * 2016-11-29 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer structure and fabrication method therefor
CN110178201B (zh) * 2017-01-13 2023-06-16 应用材料公司 用于低温氮化硅膜的方法及设备
JP2019057634A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体装置の製造方法
JP7133975B2 (ja) * 2018-05-11 2022-09-09 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US11427912B2 (en) * 2018-06-25 2022-08-30 Applied Materials, Inc. High temperature rotation module for a processing chamber
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US20210035767A1 (en) * 2019-07-29 2021-02-04 Applied Materials, Inc. Methods for repairing a recess of a chamber component
USD884855S1 (en) * 2019-10-30 2020-05-19 Applied Materials, Inc. Heater pedestal
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4872947A (en) 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US4892753A (en) 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
JP3017627B2 (ja) * 1993-11-15 2000-03-13 アプライド マテリアルズ インコーポレイテッド 薄膜形成方法
JPH09199501A (ja) * 1995-10-02 1997-07-31 Applied Materials Inc SiF4を用いて安定な弗素ドープ膜を堆積するプロセス及び装置
US6040198A (en) * 1995-11-30 2000-03-21 Fujitsu Limited Element concentration measuring method and apparatus, and semiconductor device fabrication method and apparatus
US5573962A (en) 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process
US5795820A (en) * 1996-07-01 1998-08-18 Advanced Micro Devices Method for simplifying the manufacture of an interlayer dielectric stack
US5691215A (en) 1996-08-26 1997-11-25 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with insulator filled shallow trenches planarized via use of negative photoresist and de-focus exposure
US5691250A (en) 1996-08-29 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd Method of forming a metal contact to a novel polysilicon contact extension
US5710076A (en) 1996-09-03 1998-01-20 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with global planarization of insulator filled shallow trenches, via the use of a bottom anti-reflective coating
US5858882A (en) 1997-03-24 1999-01-12 Vanguard International Semiconductor Corporation In-situ low wafer temperature oxidized gas plasma surface treatment process
US5792690A (en) 1997-05-15 1998-08-11 Vanguard International Semiconductor Corporation Method of fabricating a DRAM cell with an area equal to four times the used minimum feature
US20010000160A1 (en) 1997-08-14 2001-04-05 Infineon Technologies Ag Method for treatment of semiconductor substrates
US6177350B1 (en) 1998-04-14 2001-01-23 Applied Materials, Inc. Method for forming a multilayered aluminum-comprising structure on a substrate
US20010049181A1 (en) * 1998-11-17 2001-12-06 Sudha Rathi Plasma treatment for cooper oxide reduction
US6355571B1 (en) 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US6274426B1 (en) 1999-02-25 2001-08-14 Taiwan Semiconductor Manufacturing Company Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure
US6277757B1 (en) 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
US6426285B1 (en) 1999-11-03 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to solve intermetallic dielectric cracks in integrated circuit devices
US6352938B2 (en) * 1999-12-09 2002-03-05 United Microelectronics Corp. Method of removing photoresist and reducing native oxide in dual damascene copper process
US6503851B2 (en) 2000-08-31 2003-01-07 Micron Technology, Inc. Use of linear injectors to deposit uniform selective ozone TEOS oxide film by pulsing reactants on and off
US6521302B1 (en) * 2000-09-26 2003-02-18 Applied Materials, Inc. Method of reducing plasma-induced damage
US6555467B2 (en) 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect
US6492245B1 (en) 2001-10-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming air gap isolation between a bit line contact structure and a capacitor under bit line structure
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
US7411352B2 (en) * 2002-09-19 2008-08-12 Applied Process Technologies, Inc. Dual plasma beam sources and method
KR100497111B1 (ko) * 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
WO2004109770A2 (en) 2003-06-05 2004-12-16 Oticon A/S Through wafer via process and amplifier with through wafer via
US7049230B2 (en) * 2003-11-26 2006-05-23 Hynix Semiconductor Inc. Method of forming a contact plug in a semiconductor device
JP4408713B2 (ja) * 2004-02-03 2010-02-03 Necエレクトロニクス株式会社 半導体装置の製造方法
US7220687B2 (en) * 2004-06-25 2007-05-22 Applied Materials, Inc. Method to improve water-barrier performance by changing film surface morphology
US7429529B2 (en) 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7414315B2 (en) * 2005-10-31 2008-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene structure with high moisture-resistant oxide and method for making the same
US7465669B2 (en) * 2005-11-12 2008-12-16 Applied Materials, Inc. Method of fabricating a silicon nitride stack
US7371695B2 (en) * 2006-01-04 2008-05-13 Promos Technologies Pte. Ltd. Use of TEOS oxides in integrated circuit fabrication processes
US7524755B2 (en) * 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
JP4425235B2 (ja) * 2006-03-28 2010-03-03 三洋電機株式会社 半導体装置及びその製造方法
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
JP5277552B2 (ja) * 2007-03-19 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5595644B2 (ja) * 2008-06-26 2014-09-24 スパンション エルエルシー 半導体装置及びその製造方法
US7910473B2 (en) 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
JP2010161215A (ja) * 2009-01-08 2010-07-22 Sharp Corp 半導体装置及びその製造方法
US8263497B2 (en) 2009-01-13 2012-09-11 International Business Machines Corporation High-yield method of exposing and contacting through-silicon vias
US8344513B2 (en) * 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
KR100937945B1 (ko) * 2009-08-05 2010-01-21 주식회사 아토 반도체 소자의 제조 방법
US7943514B2 (en) * 2009-09-03 2011-05-17 Texas Instruments Incorporated Integrated circuits having TSVs including metal gettering dielectric liners
US8927433B2 (en) 2009-12-18 2015-01-06 Electronics And Telecommunications Research Institute Conductive via hole and method for forming conductive via hole
GB0922647D0 (en) * 2009-12-24 2010-02-10 Aviza Technologies Ltd Methods of depositing SiO² films
US20110318502A1 (en) 2009-12-24 2011-12-29 Spp Process Technology Systems Uk Limited Methods of depositing sio2 films
US8492816B2 (en) * 2010-01-11 2013-07-23 International Business Machines Corporation Deep trench decoupling capacitor

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