JP2014195117A - 連続マイクロビアレーザ穿孔を用いて多層基板コア構造を形成する方法および当該方法に従って形成された基板コア構造 - Google Patents

連続マイクロビアレーザ穿孔を用いて多層基板コア構造を形成する方法および当該方法に従って形成された基板コア構造 Download PDF

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Abstract

【課題】基板コア構造製造方法および当該方法に従って形成される基板コア構造を提供する。
【解決手段】開始絶縁層１０を貫通するように第１のビア開口群をレーザ穿孔する段階と、第１のビア開口群を導電材料で充填して第１の導電ビア群１８を設ける段階と、開始絶縁層の互いに対向し合う面に第１および第２のパターニング導電層を設ける段階と、第１のパターニング導電層１９の上に補完的絶縁層２６を設ける段階と、補完的絶縁層２６を貫通するように第２のビア開口群をレーザ穿孔する段階と、第２のビア開口群を導電材料で充填して第２の導電ビア群３０を設ける段階と、補完的絶縁層の露出面に補完的パターニング導電層３６を設ける段階とを備え、第２の導電ビア群３０は、互いに対向し合う面において、第１のパターニング導電層１９および補完的パターニング導電層３６と接している。
【選択図】図９Ｈ

Description

本発明の実施形態は概して、多層基板コア構造の製造技術に関する。特に、そのようなボードをその内部にマイクロビアをレーザ穿孔することによって製造する方法に関する。
多層基板コア構造（ＭＰＷＢ）は従来、銅被覆コアを最初に準備することによって製造され得る。銅被覆コア（ＣＣＬ）は、用途の要件に応じて一面または二面が銅で被覆されている積層体であってよい。そのような製造プロセスの一例を、図１から図８において図示する。図１に示すように、絶縁積層体１２と、上側銅膜１４０と、下側銅膜１６０とを備える二面型ＣＣＬ１０１がまず準備される。図２に示すように、上側銅膜１４０および下側銅膜１６０は、積層体１２０に与えられる予定の所定のインターコネクトパターンに従って、例えばエッチング技術を用いて事前パターニングされて、パターニング銅膜１５０および１７０が得られる。その後、図３に示すように、誘電体層、例えば、ＡＢＦ層１９０および２１０（層間絶縁用フィルム）が、パターニング銅膜１５０および１６０の上に積層されて、図４に示すように、第１の中間積層体１８０が得られる。図４に示すように、第１の中間積層体１８０にはその後、機械的穿孔作業およびデスミア処理によって貫通孔２０１が設けられて、第２の中間積層体２２０が得られる。デスミア処理は、デスミア溶液を用いてボードを処理して、穿孔作業によって発生するスミアを溶解または除去することを含む。図５に示すように、その後で貫通孔２０１ならびに中間積層体２２０の上面および下面にメッキ処理が施されて、メッキ貫通孔（ＰＴＨ）２６０を有するメッキ中間積層体２４０が得られる。図６に示すように、メッキ中間積層体２４０にはその後で、銅のような導電材料２５０を用いてＰＴＨプラギング（閉塞）処理を実施するとしてよい。その結果、プラギング中間積層体２８０が得られる。続いて、図７に図示するように、プラギング中間積層体２８０には、銅のような導電材料を用いて蓋メッキを行うとしてよく、この結果として上面および下面に蓋メッキ２７０および２９０が設けられる。このメッキ処理は、図６に示す積層体２８０の上に設けられている上側メッキおよび下側メッキに対して行われ、蓋メッキ中間積層体３００が得られる。その後、蓋メッキ中間積層体３０の上面および下面に設けられている銅を、例えばエッチングによって、パターニングすることによって、図８に示すような配線ボード３２０が得られる。
先行技術に係る基板は通常、厚みが大きいコア（例えば、約０．７ｍｍの厚みを持つもの、積層または導電層を含まない）を基礎としてその上に作成される。先行技術に係るコア積層プロセスは、時間が長くかかってしまう可能性がある。４層から成るコアを一例として挙げると、先行技術に係る製造プロセスのマクロ的処理段階は、コア焼成および洗浄、コア銅パターニング、銅粗面化、ＡＢＦ積層、メッキ貫通孔穿孔、デスミア処理、銅メッキ、銅粗面化、メッキ貫通孔プラギング、表面平坦化、銅メッキ、および最後の銅パターニングの全てを含み得る。しかし、機械的に行われるメッキ貫通孔穿孔は、先行技術に係る多層基板コア構造の製造において最も高価なプロセスとなり得る。上述したようにプラギング処理が必要となることから、先行技術では、製造コストがさらに増加し得る。
問題点として、先行技術に係る基板コア構造の基板コア構造は、高価になってしまう可能性があり、機械的穿孔技術が利用される結果製造コストが高くなってしまう可能性がある点が挙げられる。基板コア構造のコストおよび製造コストは、基板コア構造が小型化されて将来の用途のためにサイズ調整される場合には、跳ね上がってしまい得る。さらに、機械的穿孔は、約１５０ミクロン未満の孔を形成するのには適していない。
先行技術では、費用対効果が高く、適切で、信頼性の高い、多層基板コア構造製造方法が得られない。
先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。 先行技術に係る基板コア構造形成の各段階を示す図である。
第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。 第１の実施形態に係る基板コア構造形成の各段階を示す図である。
第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。 第２の実施形態に係る基板コア構造形成の各段階を示す図である。
図９Ｈまたは図１０Ｈのいずれかに図示する基板コアが組み込まれたシステムの実施形態を示す概略図である。
図示を簡潔および明確にすることを目的として、図中に示す構成要素は必ずしも実寸に即してはいない。例えば、構成要素の一部の寸法は、明確な図示を目的として、ほかの構成要素に比べて強調されている場合がある。それが適切と考えられる場合は、複数の図面にわたって対応するまたは同様の構成要素を示すべく同じ参照番号を繰り返し用いる場合がある。
以下に記載する詳細な説明では、基板コア構造を製造する方法、例えば、基板コア構造、当該方法に従って形成された基板コア構造、および、当該基板コア構造を備えるシステムが開示される。説明に当たっては、本発明を実施し得る具体的な実施形態を例示する添付図面を参照する。これら以外にも実施形態が存在し得ること、および、本発明の範囲および精神を逸脱することなく構造を変更し得ることを理解されたい。
本発明で使用する場合、「上」、「上方」、「下方」、および「隣接」という用語は、ある構成要素と他の構成要素との間の相対的な位置関係を表すものとする。このため、第１の構成要素は、第２の構成要素の上、上方、または下方に配設されている場合、第２の構成要素と直接接触しているとしてもよいし、または、その間に１以上の構成要素が介在するとしてもよい。さらに、第１の構成要素は、第２の構成要素の隣に、または隣接するように配設される場合、第２の構成要素と直接接触しているとしてもよいし、または、その間に１以上の構成要素が介在するとしてもよい。また、本明細書では、図面および／または構成要素は、選択的に言及する場合がある。例えば、図面Ｘ／Ｙが構成要素Ａ／Ｂを示すと記載されている場合、この記載は、図面Ｘが構成要素Ａを示し、図面Ｙが構成要素Ｂを示す、ことを意味する。また、本明細書において使用する場合、「層」という用語は、単一の材料から成る層、複数の異なる成分の混合物から成る層、複数のさまざまなサブ層から成る層を意味するとしてよい。尚、サブ層は、上述した「層」の定義と同様に定義される。
上述およびその他の実施形態は、図９Ａから図１１を参照しつつ以下で説明する。図９Ａから図９Ｈは、導電層のサブトラクティブパターニングを含む第１の実施形態に係る多層基板コア構造製造方法の各段階を示す図である。図１０Ａから図１０Ｈは、例えば、微細な線幅および線間（Ｆｉｎｅ Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ：ＦＬＳ）ルーティングのために、導電層のセミアディティブパターニングを含む第２の実施形態に係る多層基板コア構造製造方法の各段階を示す図である。図１１は、実施形態に係る多層基板コア構造が組み込まれたシステムを示す図である。しかし、これらの図面は、本発明の説明および理解を目的として供されているものであるので、本発明を限定するものと解釈されるべきではない。
図９Ａおよび図１０Ａを参照しつつ説明すると、方法の実施形態は、開始絶縁層１０を準備する段階を備える。開始絶縁層は、公知のコア絶縁／誘電材料、例えば、ガラスエポキシ樹脂またはビスマレイミドトリアジン（ＢＴ）、またはＡＢＦのうちいずれかを含むとしてよい。開始絶縁層は、繊維強化ガラスエポキシ樹脂を含むのが好ましい。一実施形態によると、図９Ａおよび図１０Ａに示すように、開始絶縁層１０の上に、銅、銀、またはニッケルから成る初期導電層１２が設けられるとしてよい。図９Ａおよび図１０Ａに示す実施形態によると、開始絶縁層１０は、従来の銅被覆コア（ＣＣＬ）１４の一部であってよい。第１の実施形態によると、初期導電層１２は、例えば、厚みが約５０ミクロンから約７０ミクロンの間にあり、図１０Ａに示す第２の実施形態によると、初期導電層１２は、厚みが約１ミクロンから約２ミクロンの間にあるとしてよい。
次に図９Ｂおよび図１０Ｂを参照しつつ説明すると、実施形態は、図示されるように、開始絶縁層１０を貫通するように第１のビア開口群１４をレーザ穿孔する段階を含む。図示されている実施形態によると、ビアは導電層１２に到達する。レーザ穿孔するために、二酸化炭素ガスレーザビーム、紫外線レーザビーム、または、エキシマレーザビームを利用するとしてよい。例えば、一実施形態では、ガラス繊維強化開始絶縁層に対して、パワー範囲が約１ｍＪから約１０ｍＪの範囲内にあり、パルス幅が約１ｍｓから約１００ｍｓの範囲内にある二酸化炭素レーザを利用する。レーザ穿孔パラメータは、何よりも、レーザ穿孔の対象である材料、当該材料の厚み、および、形成される予定のビアの寸法に応じて決定される。
続いて図９Ｃおよび図１０Ｃを参照しつつ説明すると、実施形態は、図示されるように、第１のビア開口群１４を導電材料１６で充填して第１の導電ビア群１８を形成する段階を含む。好ましい実施形態によると、導電材料１６は、選択的高速無電解メッキによって与えられるとしてよい。導電材料１６は銅を含むのが好ましいが、ニッケルおよび／または銀を含むとしてもよい。図１０Ｃに示す実施形態によると、導電材料１６は、選択的高速無電解メッキによって与えられるとしてもよい。公知であるように、選択的高速無電解銅メッキは、触媒を含む無電解メッキ溶液を用いて実行するとしてよい。つまり、無電解メッキ溶液は、触媒が含まれていない溶液と比べて、メッキされるべき材料の堆積率が格段に高くなるような量で任意の物質を触媒として含む。当該触媒はさらに、選択的高速無電解メッキを実現可能とするべく、初期導電層の銅領域にのみ当該触媒を堆積させる特性を持つ。
続いて図９Ｄおよび図９Ｅならびに図１０Ｄおよび図１０Ｅを参照しつつ説明すると、方法の実施形態は、開始絶縁層１０の一の面に第１のパターニング導電層１９を設けて、開始絶縁層１０の別の面に第２のパターニング導電層２０を設ける段階を備える。図９Ｄおよび図９Ｅに示す第１の実施形態によると、第１のパターニング導電層を設ける段階は、エッチングによって初期導電層１２をパターニングする段階を含み、第２のパターニング導電層を設ける段階は、開始絶縁層１０の、初期導電層１２が設けられている面とは逆の面に第２の導電層２４を設けて、例えばエッチングによって第２の導電層２４をパターニングする段階を含む。第２の導電層２４は、開始絶縁層１０に積層されるのが好ましい。図１０Ｄおよび図１０Ｅに示す第２の実施形態によると、第１のパターニング導電層１９を設ける段階は、第１のビア開口群１４を充填した後で初期導電層１２を例えばエッチングによって除去して、セミアディティブ法によって、第１のパターニング導電層１９および第２のパターニング導電層２０を設ける段階を含む。初期導電層１２の除去は、当業者が想到し得るように、急速エッチング（ｑｕｉｃｋ ｅｔｃｈ）処理を用いて、行うのが好ましい。セミアディティブ法は、公知の処理であり、例えば、必要に応じてデスミア処理を実行して、開始絶縁層１０の表面を粗面化した後で、開始絶縁層１０に対して無電解メッキを実行して、無電解メッキ膜（不図示）、例えば無電解銅メッキ膜を、開始絶縁層１０に形成するとしてよい。そして、無電解メッキ膜にフォトレジストを堆積させて、当該フォトレジストを露光して現像し、開始絶縁層１０の上に、第１および／または第２のパターニング導電層のパターンに対応する非マスク領域を残すように、レジストパターンを形成するとしてよい。電解メッキを用いることで、無電解メッキ膜は、シード層として利用され、電解メッキ膜が非マスク領域に積層されるとしてよい。その後、レジストパターンをエッチングによって除去して、その後、それまでレジストパターンによって被覆されていた無電解メッキ膜を、エッチングによって除去するとしてよい。このようにして、第１および第２のパターニング導電層１９および２０が、図１０Ｅに示す第２の実施形態では、形成されるとしてよい。
続いて図９Ｆおよび図１０Ｆを参照しつつ説明すると、方法の実施形態は、第１のパターニング導電層１９に補完的絶縁層２６を設ける段階を備える。一部の実施形態によると、図９Ｆおよび図１０Ｆに示すように、第２のパターニング導電層２０に追加で補完的絶縁層２８を設けるとしてもよい。当該実施形態に係る補完的絶縁層は、上述した開始絶縁層に用いられたのと同じ材料を含むとしてよい。一実施形態によると、当該実施形態に係る補完的絶縁層は、対応するパターニング導電層に対して補完的絶縁層を積層することによって設けられるとしてよい。
続いて図９Ｇおよび図１０Ｇを参照しつつ説明すると、方法の実施形態は、第１の補完的絶縁層２６を貫通するように第２の導電ビア群３０を設ける段階と、補完的絶縁層２６の露出面３２に補完的パターニング導電層３６を設ける段階とを備える。第２の導電ビア群３０は、一の面において第１のパターニング導電層１９に接し、別の面において補完的パターニング導電層３６に接する。第２の導電ビア群３０を設ける段階は、補完的絶縁層２６を貫通するように第２のビア開口群３４をレーザ穿孔する段階を有するとしてよい。第２のビア開口群は、第１のパターニング導電層に到達する。その後、第２のビア開口群３４を、銅、銀および／またはニッケルのような導電材料で充填して、第２の導電ビア群３０を形成するとしてよい。レーザ穿孔は、例えば、図９Ｂおよび図１０Ｂを参照して上述した方法と同様の方法で実行されるとしてよく、第２のビア開口群に導電材料を充填する工程は、図９Ｇに示す実施形態については、例えば図９Ｃを参照しつつ説明した方法と同様の方法で（高速無電解メッキを用いる）、図１０Ｇに示す実施形態については、例えば図１０Ｃを参照しつつ上述した方法と同様の方法で（選択的高速無電解メッキを用いる）実行されるとしてよい。補完的パターニング導電層３６は、図９Ｇに示す実施形態については、例えば図９Ｅを参照しつつ上述した方法と同様の方法で（導電層を積層して、当該導電層をエッチングする方法）、図１０Ｇに示す実施形態については、例えば図１０Ｅを参照しつつ上述した方法と同様の方法で（セミアディティブ法を用いる方法）配設するとしてよい。
さらに図９Ｇおよび図１０Ｇを参照しつつ説明すると、方法の一実施形態によると、任意で、補完的絶縁層２６を第１の補完的絶縁層として、当該実施形態は、第２のパターニング導電層２０に第２の補完的絶縁層２８を設ける段階と、第３の導電ビア群３８を設ける段階と、第２の補完的絶縁層２８の露出面４１に第２の補完的パターニング導電層４０を設ける段階とを備える。この後者の方法の実施形態によると、第３の導電ビア群３８は、一の面において第２の補完的パターニング導電層２８と接し、別の面において第２のパターニング導電層２０と接する。第２の補完的絶縁層２８は、一実施形態によると、図９Ｆおよび図１０Ｆを参照しつつ上述した第１の補完的絶縁層２６を設ける方法と同様の方法で、設けられるとしてよい。また、第３の導電ビア群３８は、図９Ｇの実施形態については、例えば図９Ｃを参照しつつ上述した第１の導電ビア群１８を設ける方法と同様の方法で（高速無電解メッキを用いる）、図１０Ｇに示す実施形態については、例えば図１０Ｃを参照しつつ上述した第１の導電ビア群１８を設ける方法と同様の方法で（選択的高速無電解メッキを用いる）、設けられるとしてよい。
実施形態によると、ビア開口をレーザによって穿孔すると、図９Ｈおよび図１０Ｈに示すように、構造が円錐状となり得るレーザ穿孔されたビア開口が形成され、さらに、基板コア構造の任意の各層内で、それぞれが順次延伸する導電ビアが最終的に形成される。これは、先行技術に係るプリントされた貫通孔の場合のように、基板コア構造の厚み全体を貫通するように延伸するものとは対照的である。上述したような実施形態に係る層単位で形成される導電ビア、または、それぞれが順次形成される導電ビアによって、図示されているように、ずれたビアを設けることが可能となる。
図９Ｈおよび図１０Ｈに示す基板コア構造には、補完的絶縁層の数が２つ、導電ビア群は３つ、パターニング導電層群は４つのみであるが、実施形態はこれに限定されないことに留意されたい。実施形態の範囲には、所望の基板コア構造を実現するために必要な数の補完的絶縁層、対応する導電ビア群、および対応するパターニング導電層群を設けることが含まれる。上述したようにさまざまな構成要素、例えば、補完的絶縁層、導電ビア群、およびパターニング導電層群を設けることは、図９Ａから図９Ｈに示した第１の実施形態について上述した方法、または、図１０Ａから図１０Ｈに示した第２の実施形態について上述した方法のいずれを用いて実行するとしてもよい。さらに、第２の実施形態については、開始絶縁層１０の上に初期導電層１２を設ける構成が好ましいとして説明したが、第２の実施形態はこれに限定されず、初期導電層１２を設けずに図１０Ａから図１０Ｈに示す処理フローを含むとしてよい。
図９Ｈおよび図１０Ｈを参照しつつ説明すると、方法の実施形態は、開始絶縁層１０、第１の導電ビア群１８、第１のパターニング導電層１９、第２のパターニング導電層２０、１以上の補完的絶縁層２６および２８、１以上の追加の導電ビア群（例えば、第２および第３の導電ビア群３０および３８）、および１以上の補完的パターニング導電層３６および４０から成る構造に対して、ホットプレス処理を施して、導電ビアをパターニング導電層のパッド部分に結合させることを備えるとしてよい。このホットプレス処理は、当業者が想到し得る公知のホットプレス方法のうち任意の１つの方法に従って行われるとしてよい。圧力を高くして、実施形態において、金属結合に必要な温度を大幅に、例えば、約摂氏４００度から約摂氏１５０度まで、開始絶縁層および補完的絶縁層の材料が耐え得る限りにおいて、低減させるのが好ましいとしてよい。実施形態に係るホットプレス処理の最高温度は、約摂氏２６０度を超えないのが好ましい。
実施形態は、任意で高速無電解金属メッキによって金属化されるレーザ穿孔ビア開口を用いる多層基板コア構造を形成することが出来る方法を提供するという効果を奏する。実施形態は、新たな多層基板コア構造、および、高コストのメッキ貫通孔構造に代えて低コストのレーザ穿孔マイクロビアが設けられる当該多層基板コア構造を形成する方法を提供する。パターニングの微細度の要件に応じて、２つの異なる方法実施形態が提案されており、一方の方法は図９Ａから図９Ｈを参照しつつ上述し、他方の方法は図１０Ａから図１０Ｈを参照しつつ上述した。図９Ａから図９Ｈを参照しつつ例示した第１の実施形態に係る方法は、厚みの大きい銅等の厚みの大きい導電層（例えば、厚みが約５０ミクロンから約７０ミクロンの間である銅）および中程度の線幅と線間（例えば、線幅および線間が約３０ミクロン以上）の場合のサブトラクティブパターニングに対応する。図１０Ａから図１０Ｈを参照しつつ例示した第２の実施形態に係る方法は、厚みの小さい銅等の厚みの小さい導電層（例えば、厚みが約２ミクロン未満である銅導電層）および微細な線幅と線間（例えば、線幅および線間が約３０ミクロン未満）の場合のセミアディティブパターニング（ＳＡＰ）法に対応する。実施形態は、何よりも、以下の問題を解決するという効果を奏する。（１）高コストな機械的に穿孔されるメッキ貫通孔に代えて、低コストなレーザ穿孔マイクロビアを設けることによって、機械的穿孔技術を用いる先行技術に係る基板コア構造の高コストの問題を解決する（２）低コストな処理且つ処理時間の短縮化を実現することによって、銅等から成る導電層を貫通するようにレーザ穿孔する必要があるという問題を解決し、いずれの導電層についても貫通するようにレーザ穿孔する必要がない、信頼性の高いレーザ穿孔ビアコア構造を実現する。一実施形態によると、先行技術に係るメッキ貫通孔構造に代えて、レーザ穿孔されたマイクロビアを設けるだけではなく、コア誘電材料の厚みが低減されるので（実施形態によると、ビアの寸法、ならびに、線幅および線間が概して小さくなるので）、先行技術に係る方法よりも低コストな製造方法が提供される。また、実施形態に係るレーザ穿孔によって、ビアサイズおよびピッチが小さいので、ビアの小型化およびピッチの縮小が可能となり、先行技術にかかる構成に比べて、開始絶縁層の接続密度を高くすることが可能となる。
このため、低コストで、設計が改善されると共に小型化が調整可能となる。レーザ穿孔は、位置合わせ精度が高く（１５μｍのＰＯＲ）、スループットが高く（最高で約２０００ビア／秒）、作成可能なビアのサイズが広範囲にわたり（約５０ミクロンから約３００ミクロンの間）、コストが低い（１０００個のビアにつき約２セント）という特徴を持つ。位置合わせ精度が高く、且つ、ビアサイズが小さいことから、ビアピッチを約１５０ミクロンにまで小さくすることができ、約４００ミクロンという通常のメッキ貫通孔のピッチよりも遥かに小さくすることができる。さらに、実施形態によれば、（ピッチ、パッドサイズ、ビア寸法が小型化され得るので）構造を小型化し得る要因があり、（絶縁層の厚みにおけるルーティングがより微細になり得る可能性があることから、より厚みの小さい絶縁層が実現され得る可能性があり、および／または、絶縁層の量が低減され得る可能性があるので）ｚ軸方向の高さを低減し得る基板コア構造基板構造が提供される。実施形態はさらに、（先行技術に係るメッキ貫通孔の場合にそうであるように）全絶縁層の厚み全体を直進して通過するように延伸するビアに限定されない限りにおいて、コアにおけるルーティングを柔軟に実現可能であり、むしろ、ビアが各絶縁層において別個に設けられているので、コアルーティング構成について多くの可能性が得られる。上述の構成は、先行技術に比べて、基板コア構造の設計を改善すると共に性能を向上させ得るという効果を奏し得る。また、一実施形態に係るビアの充填は、誘電領域ではなく銅パッドに対して選択的高速無電解銅メッキを利用しているが、このような構成は、銅領域のみに触媒が植え付けられるように触媒を適切に選択すれば実現可能である。従来の無電解メッキの速度、例えば、無電解銅メッキの速度は、遅い（約４ミクロン／時間から約５ミクロン／時間）場合があったが、高速無電解銅メッキ方法のような高速無電解メッキ方法によって、メッキ速度については、１時間あたり２ミクロンという高速を達成し得る。また、一実施形態によると、ホットプレス処理を利用することによって、ビア（銅、ニッケル、または銀のいずれであっても）とパッド、たとえば銅パッドとの間に形成される金属結合の信頼性を高めることができるという効果が得られる。
図１１は、本発明の実施形態が利用され得るシステム９００のうち１つを示す図である。一実施形態によると、電子アセンブリ１０００は、図９Ｈの構造１００または図１０Ｈの構造２００のような、基板コア構造を備えるとしてよい。アセンブリ１０００はさらに、マイクロプロセッサを備えるとしてよい。別の実施形態によると、電子アセンブリ１０００は、特定用途向けＩＣ（ＡＳＩＣ）を備えるとしてよい。チップセット（例えば、グラフィクスチップセット、サウンドチップセットおよび制御チップセット）内の集積回路もまた、本発明の実施形態に従ってパッケージングされるとしてよい。
図１１に図示される実施形態について、システム９００はさらに、メインメモリ１００２、グラフィクスプロセッサ１００４、大容量ストレージデバイス１００６、および／または、入出力モジュール１００８を備え、これらの構成要素は互いに図示されているようにバス１０１０によって結合されている。メモリ１００２の例は、これらに限定されないが、スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。大容量ストレージデバイス１００６の例は、これらに限定されないが、ハードディスクドライブ、コンパクトディスクドライブ（ＣＤ）、ＤＶＤ等を含む。入出力モジュール１００８の例は、これらに限定されないが、キーボード、カーソル制御装置、ディスプレイ、ネットワークインターフェース等を含む。バス１０１０の例は、これらに限定されないが、ＰＣＩ（周辺機器制御インターフェース：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｎｔｒｏｌ Ｉｎｔｅｒｆａｃｅ）バス、業界標準アーキテクチャ（ＩＳＡ）バス等を含む。さまざまな実施形態によると、システム９０は、無線携帯電話、携帯情報端末（ＰＤＡ）、ポケット型ＰＣ、タブレットＰＣ、ノートブックＰＣ、デスクトップコンピュータ、セットトップボックス、メディアセンターＰＣ、ＤＶＤプレーヤ、およびサーバであってよい。
上述したさまざまな実施形態は、本発明を例示する目的で記載したに過ぎず、本発明を限定するものではない。本発明の実施形態を詳細に説明したが、特許請求の範囲によって定義される本発明は、本発明の精神または範囲から逸脱することなく多くの点で変更することが可能であるので、上記に記載した具体的且つ詳細な内容に限定されるものではないと理解されたい。
上述したさまざまな実施形態は、本発明を例示する目的で記載したに過ぎず、本発明を限定するものではない。本発明の実施形態を詳細に説明したが、特許請求の範囲によって定義される本発明は、本発明の精神または範囲から逸脱することなく多くの点で変更することが可能であるので、上記に記載した具体的且つ詳細な内容に限定されるものではないと理解されたい。
［項目１］
基板コア構造を製造する方法であって、
開始絶縁層を準備する段階と、
前記開始絶縁層を貫通するように第１のビア開口群をレーザ穿孔する段階と、
第１の導電ビア群を設けるべく、前記第１のビア開口群を導電材料で充填する段階と、
前記開始絶縁層の一の面に第１のパターニング導電層を設けて、前記開始絶縁層の別の面に第２のパターニング導電層を設ける段階と、
前記第１のパターニング導電層の上に補完的絶縁層を設ける段階と、
前記補完的絶縁層を貫通するように第２のビア開口群をレーザ穿孔する段階と、
第２の導電ビア群を設けるべく、前記第２のビア開口群を導電材料で充填する段階と、
前記補完的絶縁層の露出面に補完的パターニング導電層を設ける段階と
を備え、
前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接しており、別の面において前記第２のパターニング導電層と接しており、
前記第２のビア開口群は、前記第１のパターニング導電層に到達しており、
前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接しており、別の面において前記補完的パターニング導電層と接している
方法。
［項目２］
レーザ穿孔の前に、前記開始絶縁層の一の面に初期導電層を設ける段階
をさらに備え、
充填する段階は、前記初期導電層まで到達するように前記第１の導電ビア群を設ける段階を有する
項目１に記載の方法。
［項目３］
前記補完的絶縁層を設ける段階は、前記補完的絶縁層を積層する段階を有する
項目１に記載の方法。
［項目４］
前記第１のビア開口群を充填する段階および前記第２のビア開口群を充填する段階は、高速無電解メッキを用いる段階を有する
項目１に記載の方法。
［項目５］
高速無電解メッキは、高速無電解銅メッキを含む
項目４に記載の方法。
［項目６］
前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
項目１に記載の方法。
［項目７］
前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
項目１に記載の方法。
［項目８］
前記第１のパターニング導電層を設ける段階は、エッチングによって初期導電層をパターニングする段階を有し、
前記第２のパターニング導電層を設ける段階は、
前記開始絶縁層の前記別の面に第２の導電層を設ける段階と、
エッチングによって前記第２の導電層をパターニングする段階と
を有する
項目１に記載の方法。
［項目９］
第２の導電層を設ける段階は、前記第２の導電層を積層する段階を有する
項目８に記載の方法。
［項目１０］
前記第１のパターニング導電層を設ける段階は、
前記第１のビア開口群を充填した後、初期導電層をエッチングによって除去する段階と、
セミアディティブ法を用いて前記第１のパターニング導電層を設ける段階と
を有し、
セミアディティブ法を用いて前記第２のパターニング導電層を設ける
項目２に記載の方法。
［項目１１］
前記初期導電層の厚みは、約１ミクロンから約２ミクロンの間である
項目１０に記載の方法。
［項目１２］
前記初期導電層を除去する段階は、前記初期導電層をｑ−エッチングする段階を有する
項目１０に記載の方法。
［項目１３］
前記第１のビア開口群を充填する段階および前記第２のビア開口群を充填する段階は、選択的高速無電解銅メッキを用いる段階を有する
項目１０に記載の方法。
［項目１４］
前記開始絶縁層、前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記補完的絶縁層、前記第２の導電ビア群、および前記補完的パターニング導電層を含む集合体に対してホットプレス処理を施して、前記第１および第２の導電ビア群を前記第１および第２のパターニング導電層のパッド部分に接合する段階
をさらに備える項目１に記載の方法。
［項目１５］
前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記方法はさらに、
前記第２のパターニング導電層に第２の補完的絶縁層を設ける段階と、
前記第２の補完的絶縁層を貫通するように第３のビア開口群をレーザ穿孔する段階と、
前記第３のビア開口群を導電材料で充填して第３の導電ビア群を設ける段階と、
前記第２の補完的絶縁層の露出面に対して第２の補完的パターニング導電層を設ける段階と
を備え、
前記第３のビア開口群は、前記第２のパターニング導電層に到達し、
前記第３の導電ビア群は、一の面において前記第２の補完的パターニング導電層と接し、別の面において前記第２のパターニング導電層と接する
項目１に記載の方法。
［項目１６］
開始絶縁層と、
前記開始絶縁層を貫通するように設けられている第１の導電ビア群と、
前記開始絶縁層の一の面に設けられている第１のパターニング導電層と、
前記開始絶縁層の別の面に設けられている第２のパターニング導電層と、
前記第１のパターニング導電層および前記第２のパターニング導電層のうち少なくとも１つに設けられる補完的絶縁層と、
前記補完的絶縁層を貫通するように設けられる第２の導電ビア群と、
前記補完的絶縁層の露出面に設けられる補完的パターニング導電層と
を備え、
前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記第２のパターニング導電層と接し、
前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記補完的パターニング導電層と接し、
前記第１の導電ビア群および前記第２の導電ビア群は、対応するレーザ穿孔されたビア開口に設けられている
多層基板コア構造。
［項目１７］
前記第１の導電ビア群および前記第２の導電ビア群は、高速無電解メッキされた導電材料を含む
項目１６に記載の基板コア構造。
［項目１８］
前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記基板コア構造はさらに、
前記第２のパターニング導電層に設けられる第２の補完的絶縁層と、
前記第２の補完的絶縁層を貫通するように設けられる第３の導電ビア群と
を備え、
前記第３の導電ビア群は、前記第２のパターニング導電層に到達しており、
前記第３の導電ビア群は、前記第２の補完的絶縁層の対応するレーザ穿孔されたビア開口内に設けられている
項目１６に記載の基板コア構造。
［項目１９］
前記第３の導電ビア群は、高速無電解メッキされた導電材料を含む
項目１８に記載の基板コア構造。
［項目２０］
前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
項目１６に記載の基板コア構造。
［項目２１］
前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
項目１６に記載の基板コア構造。
［項目２２］
前記ビアのうち少なくとも一部は、互いにずれている
項目１６に記載の基板コア構造。
［項目２３］
電子アセンブリと、
前記電子アセンブリに結合されているメインメモリと
を備えるシステムであって、
前記電子アセンブリは、多層基板コア構造を有し、
前記多層基板コア構造は、
開始絶縁層と、
前記開始絶縁層を貫通するように設けられている第１の導電ビア群と、
前記開始絶縁層の一の面に設けられている第１のパターニング導電層と、
前記開始絶縁層の別の面に設けられている第２のパターニング導電層と、
前記第１のパターニング導電層に設けられる補完的絶縁層と、
前記補完的絶縁層を貫通するように設けられる第２の導電ビア群と、
前記補完的絶縁層の露出面に設けられる補完的パターニング導電層と
を含み、
前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記第２のパターニング導電層と接し、
前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記補完的パターニング導電層と接し、
前記第１の導電ビア群および前記第２の導電ビア群は、対応するレーザ穿孔されたビア開口に設けられている
システム。
［項目２４］
前記第１の導電ビア群および前記第２の導電ビア群は、高速無電解メッキされた導電材料を含む
項目２３に記載のシステム。
［項目２５］
前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記基板コア構造はさらに、
前記第２のパターニング導電層に設けられる第２の補完的絶縁層と、
前記第２の補完的絶縁層を貫通するように設けられる第３の導電ビア群と
を含み、
前記第３の導電ビア群は、前記第２のパターニング導電層に到達しており、
前記第３の導電ビア群は、対応するレーザ穿孔されたビア開口内に設けられている
項目２３に記載のシステム。
［項目２６］
前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
項目２３に記載のシステム。
［項目２７］
前記第３の導電ビア群は、高速無電解メッキされた導電材料を含む
項目２５に記載のシステム。
［項目２８］
前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
項目２３に記載のシステム。
［項目２９］
前記ビアのうち少なくとも一部は、互いにずれている
項目２３に記載のシステム。

Claims (29)

  1. 基板コア構造を製造する方法であって、
    開始絶縁層を準備する段階と、
    前記開始絶縁層を貫通するように第１のビア開口群をレーザ穿孔する段階と、
    第１の導電ビア群を設けるべく、前記第１のビア開口群を導電材料で充填する段階と、
    前記開始絶縁層の一の面に第１のパターニング導電層を設けて、前記開始絶縁層の別の面に第２のパターニング導電層を設ける段階と、
    前記第１のパターニング導電層の上に補完的絶縁層を設ける段階と、
    前記補完的絶縁層を貫通するように第２のビア開口群をレーザ穿孔する段階と、
    第２の導電ビア群を設けるべく、前記第２のビア開口群を導電材料で充填する段階と、
    前記補完的絶縁層の露出面に補完的パターニング導電層を設ける段階と
    を備え、
    前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接しており、別の面において前記第２のパターニング導電層と接しており、
    前記第２のビア開口群は、前記第１のパターニング導電層に到達しており、
    前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接しており、別の面において前記補完的パターニング導電層と接している
    方法。
  2. レーザ穿孔の前に、前記開始絶縁層の一の面に初期導電層を設ける段階
    をさらに備え、
    充填する段階は、前記初期導電層まで到達するように前記第１の導電ビア群を設ける段階を有する
    請求項１に記載の方法。
  3. 前記補完的絶縁層を設ける段階は、前記補完的絶縁層を積層する段階を有する
    請求項１に記載の方法。
  4. 前記第１のビア開口群を充填する段階および前記第２のビア開口群を充填する段階は、高速無電解メッキを用いる段階を有する
    請求項１に記載の方法。
  5. 高速無電解メッキは、高速無電解銅メッキを含む
    請求項４に記載の方法。
  6. 前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
    請求項１に記載の方法。
  7. 前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
    請求項１に記載の方法。
  8. 前記第１のパターニング導電層を設ける段階は、エッチングによって初期導電層をパターニングする段階を有し、
    前記第２のパターニング導電層を設ける段階は、
    前記開始絶縁層の前記別の面に第２の導電層を設ける段階と、
    エッチングによって前記第２の導電層をパターニングする段階と
    を有する
    請求項１に記載の方法。
  9. 第２の導電層を設ける段階は、前記第２の導電層を積層する段階を有する
    請求項８に記載の方法。
  10. 前記第１のパターニング導電層を設ける段階は、
    前記第１のビア開口群を充填した後、初期導電層をエッチングによって除去する段階と、
    セミアディティブ法を用いて前記第１のパターニング導電層を設ける段階と
    を有し、
    セミアディティブ法を用いて前記第２のパターニング導電層を設ける
    請求項２に記載の方法。
  11. 前記初期導電層の厚みは、約１ミクロンから約２ミクロンの間である
    請求項１０に記載の方法。
  12. 前記初期導電層を除去する段階は、前記初期導電層をｑ−エッチングする段階を有する
    請求項１０に記載の方法。
  13. 前記第１のビア開口群を充填する段階および前記第２のビア開口群を充填する段階は、選択的高速無電解銅メッキを用いる段階を有する
    請求項１０に記載の方法。
  14. 前記開始絶縁層、前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記補完的絶縁層、前記第２の導電ビア群、および前記補完的パターニング導電層を含む集合体に対してホットプレス処理を施して、前記第１および第２の導電ビア群を前記第１および第２のパターニング導電層のパッド部分に接合する段階
    をさらに備える請求項１に記載の方法。
  15. 前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記方法はさらに、
    前記第２のパターニング導電層に第２の補完的絶縁層を設ける段階と、
    前記第２の補完的絶縁層を貫通するように第３のビア開口群をレーザ穿孔する段階と、
    前記第３のビア開口群を導電材料で充填して第３の導電ビア群を設ける段階と、
    前記第２の補完的絶縁層の露出面に対して第２の補完的パターニング導電層を設ける段階と
    を備え、
    前記第３のビア開口群は、前記第２のパターニング導電層に到達し、
    前記第３の導電ビア群は、一の面において前記第２の補完的パターニング導電層と接し、別の面において前記第２のパターニング導電層と接する
    請求項１に記載の方法。
  16. 開始絶縁層と、
    前記開始絶縁層を貫通するように設けられている第１の導電ビア群と、
    前記開始絶縁層の一の面に設けられている第１のパターニング導電層と、
    前記開始絶縁層の別の面に設けられている第２のパターニング導電層と、
    前記第１のパターニング導電層および前記第２のパターニング導電層のうち少なくとも１つに設けられる補完的絶縁層と、
    前記補完的絶縁層を貫通するように設けられる第２の導電ビア群と、
    前記補完的絶縁層の露出面に設けられる補完的パターニング導電層と
    を備え、
    前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記第２のパターニング導電層と接し、
    前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記補完的パターニング導電層と接し、
    前記第１の導電ビア群および前記第２の導電ビア群は、対応するレーザ穿孔されたビア開口に設けられている
    多層基板コア構造。
  17. 前記第１の導電ビア群および前記第２の導電ビア群は、高速無電解メッキされた導電材料を含む
    請求項１６に記載の基板コア構造。
  18. 前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記基板コア構造はさらに、
    前記第２のパターニング導電層に設けられる第２の補完的絶縁層と、
    前記第２の補完的絶縁層を貫通するように設けられる第３の導電ビア群と
    を備え、
    前記第３の導電ビア群は、前記第２のパターニング導電層に到達しており、
    前記第３の導電ビア群は、前記第２の補完的絶縁層の対応するレーザ穿孔されたビア開口内に設けられている
    請求項１６に記載の基板コア構造。
  19. 前記第３の導電ビア群は、高速無電解メッキされた導電材料を含む
    請求項１８に記載の基板コア構造。
  20. 前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
    請求項１６に記載の基板コア構造。
  21. 前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
    請求項１６に記載の基板コア構造。
  22. 前記ビアのうち少なくとも一部は、互いにずれている
    請求項１６に記載の基板コア構造。
  23. 電子アセンブリと、
    前記電子アセンブリに結合されているメインメモリと
    を備えるシステムであって、
    前記電子アセンブリは、多層基板コア構造を有し、
    前記多層基板コア構造は、
    開始絶縁層と、
    前記開始絶縁層を貫通するように設けられている第１の導電ビア群と、
    前記開始絶縁層の一の面に設けられている第１のパターニング導電層と、
    前記開始絶縁層の別の面に設けられている第２のパターニング導電層と、
    前記第１のパターニング導電層に設けられる補完的絶縁層と、
    前記補完的絶縁層を貫通するように設けられる第２の導電ビア群と、
    前記補完的絶縁層の露出面に設けられる補完的パターニング導電層と
    を含み、
    前記第１の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記第２のパターニング導電層と接し、
    前記第２の導電ビア群は、一の面において前記第１のパターニング導電層と接し、別の面において前記補完的パターニング導電層と接し、
    前記第１の導電ビア群および前記第２の導電ビア群は、対応するレーザ穿孔されたビア開口に設けられている
    システム。
  24. 前記第１の導電ビア群および前記第２の導電ビア群は、高速無電解メッキされた導電材料を含む
    請求項２３に記載のシステム。
  25. 前記補完的絶縁層は、第１の補完的絶縁層であり、前記補完的パターニング導電層は、第１の補完的パターニング導電層であり、前記基板コア構造はさらに、
    前記第２のパターニング導電層に設けられる第２の補完的絶縁層と、
    前記第２の補完的絶縁層を貫通するように設けられる第３の導電ビア群と
    を含み、
    前記第３の導電ビア群は、前記第２のパターニング導電層に到達しており、
    前記第３の導電ビア群は、対応するレーザ穿孔されたビア開口内に設けられている
    請求項２３に記載のシステム。
  26. 前記第１の導電ビア群、前記第１のパターニング導電層、前記第２のパターニング導電層、前記第２の導電ビア群、および前記補完的パターニング導電層はそれぞれ、銅、ニッケルおよび銀のうち少なくとも１つを含む
    請求項２３に記載のシステム。
  27. 前記第３の導電ビア群は、高速無電解メッキされた導電材料を含む
    請求項２５に記載のシステム。
  28. 前記開始絶縁層および前記補完的絶縁層はそれぞれ、ガラスエポキシ樹脂およびビスマレイミドトリアジン（ＢＴ）のうち少なくとも１つを含む
    請求項２３に記載のシステム。
  29. 前記ビアのうち少なくとも一部は、互いにずれている
    請求項２３に記載のシステム。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907841B1 (ko) * 2004-09-24 2009-07-14 이비덴 가부시키가이샤 도금 방법 및 도금 장치
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US20090224410A1 (en) * 2008-03-07 2009-09-10 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core fabricated with printed circuit board manufacturing techniques
US7791174B2 (en) * 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US9289132B2 (en) 2008-10-07 2016-03-22 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US9123614B2 (en) 2008-10-07 2015-09-01 Mc10, Inc. Methods and applications of non-planar imaging arrays
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8886334B2 (en) * 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
WO2011041727A1 (en) 2009-10-01 2011-04-07 Mc10, Inc. Protective cases with integrated electronics
US20110218756A1 (en) * 2009-10-01 2011-09-08 Mc10, Inc. Methods and apparatus for conformal sensing of force and/or acceleration at a person's head
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8127979B1 (en) 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US8552564B2 (en) 2010-12-09 2013-10-08 Intel Corporation Hybrid-core through holes and vias
KR102000302B1 (ko) * 2011-05-27 2019-07-15 엠씨10, 인크 전자, 광학, 및/또는 기계 장치 및 시스템, 그리고 이를 제조하기 위한 방법
TWI419627B (zh) * 2011-10-12 2013-12-11 Subtron Technology Co Ltd 線路板結構及其製作方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
US9226402B2 (en) 2012-06-11 2015-12-29 Mc10, Inc. Strain isolation structures for stretchable electronics
JP2015521894A (ja) 2012-07-05 2015-08-03 エムシー１０ インコーポレイテッドＭｃ１０，Ｉｎｃ． 流量センシングを含むカテーテルデバイス
US9295842B2 (en) 2012-07-05 2016-03-29 Mc10, Inc. Catheter or guidewire device including flow sensing and use thereof
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
JP2016500869A (ja) 2012-10-09 2016-01-14 エムシー１０ インコーポレイテッドＭｃ１０，Ｉｎｃ． 衣類と一体化されたコンフォーマル電子回路
US20140123487A1 (en) * 2012-11-08 2014-05-08 Boardtek Electronics Corporation Printed circuit board manufacturing method
US9661760B2 (en) * 2012-11-08 2017-05-23 Boardtek Electronics Corporation Printed circuit board and manufacturing method thereof
US9706647B2 (en) 2013-05-14 2017-07-11 Mc10, Inc. Conformal electronics including nested serpentine interconnects
EP3030873A4 (en) 2013-08-05 2017-07-05 Mc10, Inc. Flexible temperature sensor including conformable electronics
CA2925387A1 (en) 2013-10-07 2015-04-16 Mc10, Inc. Conformal sensor systems for sensing and analysis
EP3071096A4 (en) 2013-11-22 2017-08-09 Mc10, Inc. Conformal sensor systems for sensing and analysis of cardiac activity
CA2935372C (en) 2014-01-06 2023-08-08 Mc10, Inc. Encapsulated conformal electronic systems and devices, and methods of making and using the same
JP6637896B2 (ja) 2014-03-04 2020-01-29 エムシー１０ インコーポレイテッドＭｃ１０，Ｉｎｃ． 電子デバイス用の可撓性を有するマルチパート封止ハウジングを備えるコンフォーマルなｉｃデバイス
US9899330B2 (en) 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US10297572B2 (en) 2014-10-06 2019-05-21 Mc10, Inc. Discrete flexible interconnects for modules of integrated circuits
USD781270S1 (en) 2014-10-15 2017-03-14 Mc10, Inc. Electronic device having antenna
CN104363719B (zh) * 2014-11-28 2017-09-22 广州杰赛科技股份有限公司 一种具有盲孔的电路板的制作方法
CN107530004A (zh) 2015-02-20 2018-01-02 Mc10股份有限公司 基于贴身状况、位置和/或取向的可穿戴式设备的自动检测和构造
WO2016140961A1 (en) 2015-03-02 2016-09-09 Mc10, Inc. Perspiration sensor
WO2017015000A1 (en) 2015-07-17 2017-01-26 Mc10, Inc. Conductive stiffener, method of making a conductive stiffener, and conductive adhesive and encapsulation layers
US10709384B2 (en) 2015-08-19 2020-07-14 Mc10, Inc. Wearable heat flux devices and methods of use
WO2017052633A1 (en) * 2015-09-25 2017-03-30 Vivek Raghunathan Thin electronic package elements using laser spallation
EP4079383A3 (en) 2015-10-01 2023-02-22 Medidata Solutions, Inc. Method and system for interacting with a virtual environment
US10532211B2 (en) 2015-10-05 2020-01-14 Mc10, Inc. Method and system for neuromodulation and stimulation
WO2017147053A1 (en) 2016-02-22 2017-08-31 Mc10, Inc. System, device, and method for coupled hub and sensor node on-body acquisition of sensor information
CN115175014A (zh) 2016-02-22 2022-10-11 美谛达解决方案公司 贴身传感器系统
CN109310340A (zh) 2016-04-19 2019-02-05 Mc10股份有限公司 用于测量汗液的方法和系统
US10447347B2 (en) 2016-08-12 2019-10-15 Mc10, Inc. Wireless charger and high speed data off-loader
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US20220418106A1 (en) * 2019-12-04 2022-12-29 Lg Innotek Co., Ltd. Printed circuit board

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005515612A (ja) * 2001-05-15 2005-05-26 インテル・コーポレーション 高密度配線構造を有する電子パッケージ及び関連の方法
WO2007007857A1 (ja) * 2005-07-07 2007-01-18 Ibiden Co., Ltd. 多層プリント配線板

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133597A (en) 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
JPS6432657A (en) 1987-07-29 1989-02-02 Hitachi Chemical Co Ltd High heat-dissipating semiconductor element loader
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
CA2119050C (en) * 1993-03-18 1999-11-23 Nayan H. Joshi Self accelerating and replenishing non-formaldehyde immersion coating method and composition
US5904499A (en) * 1994-12-22 1999-05-18 Pace; Benedict G Package for power semiconductor chips
US5780143A (en) 1995-03-01 1998-07-14 Tokuyama Corporation Circuit board
US5710071A (en) 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
US5826330A (en) 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
US6631558B2 (en) 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
AU3301197A (en) 1996-06-05 1998-01-05 Larry W. Burgess Blind via laser drilling system
WO1997047165A1 (fr) 1996-06-07 1997-12-11 Asahi Kasei Kogyo Kabushiki Kaisha Feuille de metal porteuse de resine pour tableau de cablage multicouche, procede de fabrication de cette feuille, tableau de cablage multicouche, et dispositif electronique
DE19681758B4 (de) 1996-06-14 2006-09-14 Ibiden Co., Ltd. Einseitiges Schaltkreissubstrat für mehrlagige Schaltkreisplatine, mehrlagige Schaltkreisplatine und Verfahren zur Herstellung selbiger
JP3395621B2 (ja) 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
SG76530A1 (en) 1997-03-03 2000-11-21 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers
JP2000012723A (ja) 1998-06-23 2000-01-14 Nitto Denko Corp 回路基板の実装構造体およびそれに用いる多層回路基板
US6165892A (en) 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
MY144574A (en) * 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
EP1020543A1 (en) * 1999-01-15 2000-07-19 Interuniversitair Micro-Elektronica Centrum Vzw Deposition of copper on an activated surface of a substrate
TW411737B (en) 1999-03-09 2000-11-11 Unimicron Technology Corp A 2-stage process to form micro via
US6613413B1 (en) 1999-04-26 2003-09-02 International Business Machines Corporation Porous power and ground planes for reduced PCB delamination and better reliability
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
JP4172120B2 (ja) * 1999-06-29 2008-10-29 ソニー株式会社 通信装置及び通信方法、通信端末装置
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
CN1199536C (zh) * 1999-10-26 2005-04-27 伊比登株式会社 多层印刷配线板及多层印刷配线板的制造方法
JP4300687B2 (ja) 1999-10-28 2009-07-22 味の素株式会社 接着フィルムを用いた多層プリント配線板の製造法
JP2001193743A (ja) 1999-11-02 2001-07-17 Nsk Ltd 転がり軸受
TW468050B (en) 2000-06-07 2001-12-11 Macronix Int Co Ltd Peak detector
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP3760101B2 (ja) * 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
US6424282B1 (en) * 2001-03-09 2002-07-23 Sony Corporation Method and apparatus for noise compensation in digital to analog converters
EP1286579B1 (en) 2001-03-14 2008-08-06 Ibiden Co., Ltd. Multilayer printed wiring board
US6800947B2 (en) * 2001-06-27 2004-10-05 Intel Corporation Flexible tape electronics packaging
JP2003017862A (ja) * 2001-07-02 2003-01-17 Nitto Denko Corp 多層配線基板の製造方法
JP2003069226A (ja) 2001-08-23 2003-03-07 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
JP3807312B2 (ja) * 2002-01-18 2006-08-09 富士通株式会社 プリント基板とその製造方法
US7038142B2 (en) 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
JP3969192B2 (ja) * 2002-05-30 2007-09-05 株式会社デンソー 多層配線基板の製造方法
CN1326155C (zh) 2002-05-31 2007-07-11 大自达电线股份有限公司 导电糊、使用其的多层基板及其制造方法
JP2004051755A (ja) * 2002-07-18 2004-02-19 Ricoh Co Ltd 弾性導電樹脂及び弾性導電接合構造
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
KR100712764B1 (ko) * 2002-08-23 2007-04-30 니폰 제온 가부시키가이샤 회로 기판, 회로 기판을 이용한 전자기기 및 회로 기판의제조 방법
TW561803B (en) * 2002-10-24 2003-11-11 Advanced Semiconductor Eng Circuit substrate and manufacturing method thereof
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
GB2420912B (en) * 2002-12-11 2006-07-26 Dainippon Printing Co Ltd Multilayer wiring board and manufacture method thereof
US7436050B2 (en) * 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
US20070048447A1 (en) * 2005-08-31 2007-03-01 Alan Lee System and method for forming patterned copper lines through electroless copper plating
JP4153328B2 (ja) 2003-02-25 2008-09-24 日本シイエムケイ株式会社 多層プリント配線板の製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR101162522B1 (ko) 2003-04-07 2012-07-09 이비덴 가부시키가이샤 다층프린트배선판
US7070207B2 (en) 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
US7579251B2 (en) 2003-05-15 2009-08-25 Fujitsu Limited Aerosol deposition process
JP2005005417A (ja) 2003-06-11 2005-01-06 Shinko Seisakusho:Kk 多層プリント配線板およびその製造方法
JP2005123397A (ja) 2003-10-16 2005-05-12 Mitsubishi Electric Corp 多層プリント配線板の製造方法
US7981362B2 (en) * 2003-11-04 2011-07-19 Meso Scale Technologies, Llc Modular assay plates, reader systems and methods for test measurements
US7015571B2 (en) 2003-11-12 2006-03-21 Advanced Semiconductor Engineering, Inc. Multi-chips module assembly package
US7211289B2 (en) 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
US7842948B2 (en) * 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
DE112005000522T5 (de) 2004-03-03 2007-01-18 Shinko Electric Industries Co., Ltd. Platinen-Herstellungsverfahren und Platine
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006019361A (ja) 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
EP1622435A1 (en) * 2004-07-28 2006-02-01 ATOTECH Deutschland GmbH Method of manufacturing an electronic circuit assembly using direct write techniques
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
DE102004043005A1 (de) * 2004-09-02 2006-03-09 Biotronik Vi Patent Ag Signalverarbeitungsvorrichtung für physiologische Signale
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
WO2006040847A1 (ja) 2004-10-14 2006-04-20 Ibiden Co., Ltd. プリント配線板及びプリント配線板の製造方法
JP4608297B2 (ja) * 2004-12-06 2011-01-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層配線基板の製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4955263B2 (ja) 2004-12-15 2012-06-20 イビデン株式会社 プリント配線板
WO2006070807A1 (ja) 2004-12-28 2006-07-06 Ngk Spark Plug Co., Ltd. 配線基板及び配線基板の製造方法
KR20060089635A (ko) * 2005-02-04 2006-08-09 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 구리 배선층의 형성방법
US7348857B1 (en) * 2005-02-28 2008-03-25 Marvell Semiconductor Israel Ltd. Monitoring and compensating for real time local circuit speed in an integrated circuit
US20060220167A1 (en) 2005-03-31 2006-10-05 Intel Corporation IC package with prefabricated film capacitor
US7968803B2 (en) * 2005-07-15 2011-06-28 Panasonic Corporation Wiring substrate, wiring material, copper-clad laminate, and method of manufacturing the wiring substrate
US7683266B2 (en) * 2005-07-29 2010-03-23 Sanyo Electric Co., Ltd. Circuit board and circuit apparatus using the same
JP4467489B2 (ja) 2005-08-30 2010-05-26 三洋電機株式会社 回路基板およびそれを用いた回路装置
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
JP2007081157A (ja) * 2005-09-14 2007-03-29 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
KR100722599B1 (ko) 2005-09-26 2007-05-28 삼성전기주식회사 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 및 그제조방법
KR101232139B1 (ko) 2005-12-13 2013-02-12 엘지디스플레이 주식회사 액정 표시 장치
US20070148420A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Method of making a substrate using laser assisted metallization and patterning with electroless plating without electrolytic plating
JP2007220803A (ja) * 2006-02-15 2007-08-30 Shinko Electric Ind Co Ltd 多層配線基板及びその接続方法
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
TWI333684B (en) * 2006-11-07 2010-11-21 Unimicron Technology Corp Package substrate having embedded capacitor
US7674987B2 (en) 2007-03-29 2010-03-09 Ibiden Co., Ltd. Multilayer printed circuit board
US7919849B2 (en) 2007-04-04 2011-04-05 Ibiden Co., Ltd. Package substrate and device for optical communication
US7729570B2 (en) 2007-05-18 2010-06-01 Ibiden Co., Ltd. Photoelectric circuit board and device for optical communication
US8877565B2 (en) 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US8440916B2 (en) 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005515612A (ja) * 2001-05-15 2005-05-26 インテル・コーポレーション 高密度配線構造を有する電子パッケージ及び関連の方法
WO2007007857A1 (ja) * 2005-07-07 2007-01-18 Ibiden Co., Ltd. 多層プリント配線板

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