KR20100017926A - 순차적 마이크로비아 레이저 드릴링을 이용하여 다층기판 코어 구조를 형성하는 방법 및 그 방법에 따라 형성된 기판 코어 구조 - Google Patents

순차적 마이크로비아 레이저 드릴링을 이용하여 다층기판 코어 구조를 형성하는 방법 및 그 방법에 따라 형성된 기판 코어 구조 Download PDF

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Abstract

본 발명은 기판 코어 구조의 제조 방법 및 그 방법에 따라 형성된 기판 코어 구조에 관한 것으로, 상기 방법은, 개시 절연층을 관통하여 비아 개구의 제 1 세트를 레이저 드릴링하는 단계와, 도전성 비아의 제 1 세트를 마련하기 위해 비아 개구의 제 1 세트를 도전성 물질로 충전하는 단계와, 개시 절연층의 반대쪽에 제 1 및 제 2 패터닝된 도전층을 마련하는 단계와, 제 1 패터닝된 도전층 위에 보조 절연층을 마련하는 단계와, 보조 절연층을 관통하여 비아 개구의 제 2 세트를 레이저 드릴링하는 단계와, 도전성 비아의 제 2 세트를 마련하기 위해 비아 개구의 제 2 세트를 도전성 물질로 충전하는 단계와, 보조 절연층의 노출된 쪽 위의 보조 패터닝된 도전층을 마련하는 단계를 포함하고, 도전성 비아의 제 2 세트는 한쪽에서 제 1 패터닝된 도전층과 접촉하고, 다른 한쪽에서 보조 패터닝된 도전층과 접촉한다.

Description

순차적 마이크로비아 레이저 드릴링을 이용하여 다층기판 코어 구조를 형성하는 방법 및 그 방법에 따라 형성된 기판 코어 구조{A METHOD OF FORMING A MULTILAYER SUBSTRATE CORE STRUCTURE USING SEQUENTIAL MICROVIA LASER DRILLING AND SUBSTRATE CORE STRUCTURE FORMED ACCORDING TO THE METHOD}
본 발명의 실시예는 일반적으로 다층기판 코어 구조의 제조 분야에 관한 것으로, 특히, 레이저 드릴링 마이크로비아에 의해 그러한 기판을 제조하는 방법에 관한 것이다.
일반적으로 다층기판 코어 구조(MPWB)는 우선 구리 클래드(clad) 코어를 마련함으로써 제조될 수 있다. 응용의 필요성에 따라, 구리 클래드 코어(CCL)는 한쪽 또는 양쪽에 구리 피복된 라미네이트(laminate)일 수 있다. 그러한 제조 프로세스의 예가 도 1~8에 도시된다. 도 1에서 볼 수 있듯이, 우선 절연 라미네이트(120), 상측 및 하측 구리막(140, 160)을 각각 포함하는 양측 CCL(101)이 제공된다. 도 2에서 볼 수 있듯이, 상측 및 하측 구리막(140, 160)은, 패터닝된 구리막(150, 170)을 제공하기 위해, 에칭 등에 의해 라미네이트(120) 위에 제공될 사전 결정된 상호 연결 패턴에 따라 미리 패터닝된다. 그 후, 도 4에 도시된 바와 같은 제 1 중간 라미네이트(180)를 마련하기 위해, 도 3에 도시된 바와 같이, ABF층(190, 210)(아지노모토 빌드업 필름) 등의 유연체층이 패터닝된 구리막(150, 160) 위에 적층된다. 도 4에 도시된 바와 같이, 제 2 중간 라미네이트(220)를 마련하기 위해, 기계적 드릴링(mechanical drilling) 및 디스미어링(des-mearing)에 의해 제 1 중간 라미네이트(180)에 스루홀(201)이 마련된다. 디스미어링은 드릴에 의해 생긴 임의의 얼룩을 녹이고 제거하기 위해 기판에 처리하는 디스미어(desmear) 방식을 이용하는 것을 포함한다. 그 후, 도 5에 도시된 바와 같이, 스루홀(201), 중간 라미네이트(220)의 상측 및 하측 표면이 도금되어, 도금된 스루홀(260)을 갖는 도금된 중간 라미네이트(240)를 마련한다. 그 후에, 도 6에 도시된 바와 같이, 도금된 중간 라미네이트(240)는 구리 등의 도전성 물질(250)로 PTH 플러깅되게 되어 플러깅된 중간 라미네이트(280)를 생성할 수 있다. 다음 단계에서, 도 7에 도시하는 바와 같이, 플러깅된 중간 라미네이트(280)는 구리 등의 도전성 물질로 도금된 뚜껑으로 덮여, 그 상측 및 하측 표면에 뚜껑(270, 290)이 마련되고, 도 6의 라미네이트(280)에 존재하는 상측 및 하측 도금에 발생하는 도금은 도금된 중간 라미네이트(300)의 뚜껑을 초래할 수 있다. 그에 따라, 도금된 중간 라미네이트(300)의 뚜껑의 상측 및 하측 표면에 존재하는 구리가 에칭 등에 의해 패터닝되어, 도 8에 도시된 배선 기판(320)을 초래한다.
종래기술의 기판은 일반적으로 두꺼운 코어의 기부(base)(예컨대, 대략 0.7mm의 두께를 갖는 기부(어떠한 설치 또는 도전층을 포함하지 않음))에 생성된 다. 종래의 코어 빌드업 프로세스는 시간이 오래 걸릴 수 있다. 예컨대 4층 코어의 경우, 종래기술의 제조 프로세스의 대규모의 처리 단계는, 코어 베이킹 및 클리닝, 코어 구리 패터닝, 구리 러프닝(roughening), ABF 적층, 도금된 스루홀 드릴링, 디스미어, 구리 도금, 구리 러프닝, 도금된 스루홀 플러깅, 표면 평탄화, 구리 도금, 마지막으로 구리 패터닝을 모두 포함할 수 있다. 그러나, 기계적인 도금 스루홀 드릴링은 종래기술의 다층기판 코어 구조의 제조에서 가장 비싼 단일 프로세스일 수 있다. 상술한 바와 같은 플러깅의 필요성은 종래기술에 따른 제조 비용에 그 이상을 부가할 수 있다.
불행하게도, 종래기술에 따른 기판 코어 구조는 비용이 비싸질 수 있고, 기계적 드릴링 기술의 이용의 결과로서 높은 제조 비용을 초래할 수 있다. 기판 코어 구조가 장래 애플리케이션을 위해 소형화 및 크기 조정되면 이들 비용은 급등할 수 있다. 부가하여, 기계적 드릴링은 대략 150미크론(micron) 미만의 홀을 생성하는 것에는 적합하지 않다.
종래기술은 비용효율이 높고, 적당하고 신뢰성 있게 다층기판 코어 구조를 제공하는 방법을 제공하지 못하였다.
다음의 상세한 설명에서, 기판 코어 구조의 제조 방법, 그 방법에 따라 제조된 기판 코어 구조, 및 그 기판 코어 구조를 포함하는 시스템이 개시된다. 설명을 위해 도시되는 첨부 도면을 참고하여, 본 발명은 특정 실시예에 의해 실시될 수 있다. 본 발명의 사상과 범위 내에서, 다른 실시예가 존재할 수 있고, 다른 구조적 변경이 이루어질 수 있음이 이해될 것이다.
도 1 내지 8은 종래기술에 따른 기판 코어 구조를 형성하는 단계를 나타내는 도면,
도 9(a)~9(h)는 실시예 1에 따른 기판 코어 구조를 형성하는 단계를 나타내는 도면,
도 10(a)~10(h)는 실시예 2에 따른 기판 코어 구조를 형성하는 단계를 나타내는 도면,
도 11은 도 9(h) 또는 10(h) 중 하나에 도시된 바와 같은 기판 코어를 통합한 시스템의 실시예의 개략도이다.
도해의 단순화 및 명료성을 위해, 도면의 구성요소는 실제 규격대로 그려진 것은 아니다. 예컨대, 일부 구성요소의 크기는 명료성을 위해 다른 구성요소에 비해 과장될 수 있다. 적절하다고 간주되면, 대응하는 또는 유사한 구성요소를 나타내기 위해 도면 사이에서 참조부호는 반복된다.
여기서 사용되는 "위", "아래" 및 "인접하는"이라는 용어는 하나의 구성 요소의 다른 구성요소에 대한 위치를 말한다. 그래서, 제 2 구성요소 위 또는 아래에 배치된 제 1 구성요소는 제 2 구성요소와 직접 연결될 수 있고, 또는 하나 이상의 개재된 구성요소를 포함할 수 있다. 부가하여, 제 2 구성요소 다음에 또는 제 2 구성요소에 인접하여 배치된 제 1 구성요소는 제 2 구성요소와 직접 연결될 수 있고, 또는 하나 이상의 개재된 구성요소를 포함할 수 있다. 부가하여, 그 설명에서, 도면 및/또는 구성요소는 대안으로 불릴 수 있다. 그 경우에, 예컨대, 구성요소 A/B를 나타내는 도면 X/Y에 관한 설명은, 도면 X가 구성요소 A를 도시하고 도면 Y가 구성요소 B를 도시하는 것을 의미한다. 부가하여, 여기서 사용된 "층(layer)"은 단일 물질로 이루어진 층, 상이한 성분의 혼합물로 이루어진 층, 여러가지 서브레이어로 이루어진 층을 말할 수 있고, 또한 각 서브레이어는 상술한 바와 같은 레이어와 동일한 정의를 갖는다.
여기서 이 실시예 및 다른 실시예의 관점은 이하에 도 9(a)~도 11과 관련하여 설명될 것이다. 도 9(a)~9(h)는 도전층의 서브트랙티브(subtractive) 패터닝을 포함하는 방법 실시예 1에 따른 다층기판 코어 구조의 제조 단계를 도시하고, 도 10(a)~10(b)는 FLS(fine line and space) 라우팅 등의 도전층의 세미애디티브(semi-additive) 패터닝을 포함하는 방법 실시예 2에 따른 다층기판 코어 구조의 제조 단계를 도시한다. 도 11은 일 실시예에 따른 다층기판 코어 구조를 통합한 시스템을 도시한다. 그러나 도면은 설명 및 이해를 돕기 위한 것으로 의도되므로, 한정하려는 것이 아니다.
도 9(a) 및 도 10(a)를 참조하면, 방법 실시예는 개시 절연층(starting insulating layer)(10)을 마련하는 것을 포함한다. 개시 절연층은, 예컨대, 유리 에폭시 수지 또는 비스말레이드-트리아진(BT) 또는 ABF 등의 잘 알려진 코어 절연/유전체 물질 중 임의의 하나를 포함할 수 있다. 바람직하게는, 개시 절연층은 섬유 강화 유리 에폭시 수지를 포함한다. 일 실시예에 따르면, 도 9(a) 및 10(a)에 도시된 바와 같이, 개시 절연층(10)은 그 위에 구리로 이루어진 것 또는 은 또는 니켈로 이루어진 것 등의 초기 도전층(12)을 포함할 수 있다. 도 9(a) 및 10(a)의 도시된 실시예에서, 개시 절연층(10)은 종래의 구리 클래드 코어 또는 CCL(14)의 일부일 수 있다. 실시예 1에서, 초기 도전층(12)는, 예컨대, 대략 50~70미크론 사이의 두께를 가질 수 있는 반면, 도 10(a)에서 도시된 바와 같은 실시예 2에서, 초기 도전층(12)은 대략 1~2미크론 사이의 두께를 가질 수 있다.
다음에 도 9(b) 및 10(b)를 참조하면, 실시예는 도시한 바와 같은 개시 절연층(10)을 관통하여 비아 개구(via opening)(14)의 제 1 세트를 레이저 드릴링하는 것을 포함한다. 도시된 실시예에서, 비아는 도전층(12)으로 확장된다. 레이저 드릴링에는, 카본 다이옥사이드 가스 레이저빔, 자외선 레이저빔 또는 엑시머 레이저빔이 이용될 수 있다. 예컨대, 일 실시예는 대략 1~10mJ 사이의 전력(power) 범위 및 대략 1~100ms 사이의 펄스폭을 갖는 개시 절연층을 강화한 유리 섬유에 카본 다이옥사이드 레이저를 이용하는 것을 고려한다. 레이저 드릴링 파라미터의 판정은 특히 레이저 드릴링되는 물질의 기능, 그 두께, 및 제공되어야 할 비아의 크기 등에 의할 것이다.
다음에 도 9(c) 및 10(c)를 참조하면, 실시예는 도시된 도전성 비아(18)의 제 1 세트를 마련하기 위해, 도전성 물질(16)로 비아 개구(14)의 제 1 세트를 충전 하는 것을 포함한다. 바람직한 실시예에 따르면, 도전성 물질(16)의 준비는 선택적인 신속한 무전해 도금(electroless plating)에 의해 이루어질 수 있다. 바람직하게는, 도전성 물질(16)은 구리를 포함하지만, 니켈 및/또는 은을 포함할 수도 있다. 도 10(c)의 실시예에서는, 도전성 물질(16)의 준비는 선택적인 신속한 무전해 도금에 의해 이루어질 수도 있다. 공지된 바와 같이, 선택적인 신속한 무전해 구리 도금은 내부에 촉매를 포함하는 무전해 도금 방식을 이용함으로써 달성될 수 있다, 즉, 그 물질은, 촉매가 존재하지 않는 경우의 방식과 비교하여, 도금될 물질의 실질적으로 증가된 퇴적율이 얻어지는 양으로 존재하고, 선택적인 신속한 무전해 도금의 준비를 하기 위해, 촉매는 자체적으로 초기 도전층의 구리 영역위에만 퇴적하는 특성을 더 갖는다.
다음에 한편으로 도 9(d) 및 9(e)를 참조하고, 다른 한편으로 도 10(d) 및 10(e)를 참조하면, 방법 실시예는 개시 절연층(10)의 한쪽에 제 1 패터닝된 도전층(19)을 마련하고, 개시 절연층(10)의 다른 한쪽에 제 2 패터닝된 도전층(20)을 마련하는 것을 포함한다. 도 9(d) 및 9(e)에 도시된 바와 같은 실시예 1에 따르면, 제 1 패터닝된 도전층을 마련하는 것은 에칭에 의해 초기 도전층(12)을 패터닝하는 것을 포함하고, 제 2 패터닝된 도전층을 마련하는 것은 개시 절연층(10)의, 초기 도전층(12)을 포함하는 쪽과 반대쪽 위에 제 2 도전층(24)을 마련하고, 그 후 예컨대, 에칭 등에 의해 제 2 도전층(24)을 패터닝하는 것을 포함한다. 바람직하게는, 개시 절연층(10) 위에 제 2 도전층(24)을 적층함으로써 제 2 도전층(24)이 마련된다. 도 10(d) 및 10(e)에 도시된 바와 같은 실시예 2에 따르면, 제 1 패터닝된 도 전층(19)을 마련하는 것은, 비아 개구(14)의 제 1 세트를 충전한 후에 초기 도전층(12)을, 예컨대, 에칭 등에 의해 제거하고, 그 후, 세미애디티브 프로세스를 이용함으로써 제 1 패터닝된 도전층(19) 및 제 2 패터닝된 도전층(20)을 마련하는 것을 포함한다. 초기 도전층(12)의 제거는 바람직하게는 당업자에게 알려져 있는 바와 같은 퀵에치 프로세스(quick-etch process)를 이용하여 이루어질 수 있다. 세미애디티브 프로세스는, 예컨대, 디스미어 처리가 개시 절연층(10)의 표면을 거칠게 할 필요에 따라 실행될 수 있고, 그 후 개시 절연층(10) 위에 무전해 구리 도금막 등의 무전해 도금막(도시하지 않음)을 형성하기 위해, 개시 절연층(10) 위에 무전해 도금이 실행될 수 있는 것에 따른 공지의 프로세스이다. 그러면, 포토레지스트가 무전해 도금막 위에 퇴적될 수 있고, 이것은 포토레지스트가 광에 노출되어 현상되고, 이에 따라, 레지스트 패턴이 형성되어 개시 절연층(10), 제 1 및/또는 제 2 패터닝된 도전층의 패턴에 대응하는 비마스크 영역 위에 남겨질 수 있다. 전기도금법(electroplating)에 의해, 비마스크 영역에 전기 도금막을 적층하는 시드층으로서 무전해 도금막이 이용될 수 있다. 그 후 레지스트 패턴이 에칭에 의해 제거되고, 이에 따라 그 때까지 레지스트 패턴으로 덮여 있던 무전해 도금막이 에칭에 의해 제거될 수 있다. 이런 방법으로, 제 1 및 제 2 패터닝된 도전층(19, 20)은 도 10(e)에 도시된 실시예 2에 따라 형성될 수 있다.
다음에 도 9(f) 및 10(f)를 참조하면, 방법 실시예는 제 1 패터닝된 도전층(19) 위에 보조 절연층(26)을 마련하는 것을 포함한다. 일부 실시예에서, 도 9(f) 및 10(f)에 도시된 바와 같이, 추가의 보조 절연층(28)은 도시된 제 2 패터닝 된 도전층(20) 위에 마련될 수 있다. 실시예에 따른 보조 절연층은 상술한 바와 같은 개시 절연층에 이용된 것과 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 실시예에 따른 보조 절연층의 마련은 대응하는 패터닝된 도전층 위에 보조 절연층을 적층하는 것을 포함한다.
다음에 도 9(g) 및 10(g)를 참조하면, 방법 실시예는 제 1 보조 절연층(26)을 관통하여 도전성 비아(30)의 제 2 세트를 마련하는 것과, 보조 절연층(26)의 노출된 쪽(32) 위에 보조의 패터닝된 도전층(36)을 마련하는 것을 포함하고, 도전성 비아(30)의 제 2 세트는 그 한쪽에서 제 1 패터닝된 도전층(19)과 접촉하고, 그 다른쪽에서 보조 패터닝된 도전층(36)과 접촉한다. 도전성 비아(30)의 제 2 세트의 마련은 보조 절연층(26)을 관통하여 비아 개구(34)의 제 2 세트를 레이저 드릴링(laser drilling)하는 것을 포함할 수 있고, 그 비아 개구의 제 2 세트는 제 1 패터닝된 도전층으로 확장된다. 그 후에, 도전성 비아(30)의 제 2 세트를 마련하기 위해, 비아 개구(34)의 제 2 세트가 구리, 은 및/또는 니켈 등의 도전성 물질로 충전될 수 있다. 레이저 드릴링은, 예컨대, 도 9(b) 및 10(b)와 관련하여 상술한 바와 동일한 방식으로 수행될 수 있고, 비아 개구의 제 2 세트로의 도전성 물질의 충전은, 예컨대, 도 9(c)와 관련하여 상술한 바와 동일한 방식으로(신속한 무전해 도금에 의해) 도 9(g)의 실시예에 대해, 또한, 예컨대, 도 10(c)와 관련하여 상술한 바와 동일한 방식으로(선택적인 신속한 무전해 도금에 의해) 도 10(g)의 실시예에 대해 더 실행될 수 있다. 보조 패터닝된 도전층(36)의 마련은, 예컨대, 도 9(e)와 관련하여 상술한 바와 동일한 방식으로(도전층의 적층에 후속한 도전층의 에칭 에 의해) 도 9(g)의 실시예에 대해, 또한, 예컨대, 도 10(e)와 관련하여 상술한 바와 같은 방식으로(세미애디티브 프로세스를 이용함으로써) 도 10(g)의 실시예에 대해 실행될 수 있다.
선택적으로, 도 9(g) 및 10(g)를 다시 참조하면, 방법 실시예에 따르면, 보조 절연층(26)은 제 1 보조 절연층이고, 방법 실시예는 제 2 보조 절연층(28)을 제 2 패터닝된 도전층(20) 위에 마련하는 것, 도전성 비아(38)의 제 3 세트를 마련하는 것, 제 2 보조 절연층(28)의 노출된 쪽(41) 위에 제 2 보조 패터닝된 도전층(40)을 마련하는 것을 포함한다. 후자의 방법 실시예에 따르면, 도전성 비아(38)의 제 3 세트는 한쪽에서 제 2 보조 패터닝된 도전층(40)에 접촉하고, 다른 한쪽에서 제 2 패터닝된 도전층(20)에 접촉한다. 제 2 보조 절연층(28)의 마련은 도 9(f) 및 10(f)와 관련하여 제 1 보조 절연층(26)에 대해 상술한 것과 동일한 방식으로 실시예에 따라 이루어질 수 있다. 부가하여, 도성성 비아(38)의 제 3 세트의 마련은, 예컨대, 도 9(c)와 관련하여 도전성 비아(18)의 제 1 세트에 대해 상술한 것과 동일한 방식(신속한 무전해 도금)으로 도 9(g)의 실시예에 대해, 또한, 예컨대, 도 10(c)와 관련하여 도전성 비아(18)의 제 1 세트에 대해 상술한 것과 동일한 방식으로(선택적인 신속한 무전해 도금에 의해) 도 10(g)의 실시예에 대해 실행될 수 있다.
실시예에 따르면, 비아 개구의 레이저 드릴링은, 도 9(h) 및 10(h)에 도시된 바와 같이, 원뿔 구조로 나타날 수 있는 레이저 드릴링된 비아 개구를 초래하고, 또한 그 결과로서, 종래의 인쇄된 스루홀의 경우에 기판 코어 구조의 전체 두께에 걸쳐 확장시키는 것과 대조적으로, 기판 코어 구조의 각각의 주어진 층에 순차적으로 확장될 수 있는 도전성 비아를 초래한다. 실시예에 따라 도전성 비아의 상기 층 단위 또는 순차적으로 배치된 구성이 도시와 같은 엇갈린 비아를 마련할 수 있게 한다.
도 9(h) 및 10(h)에 도시된 기판 코어 구조는 각각 두개의 보조 절연층, 3개의 도전성 비아의 세트, 4개의 패터닝된 도전층의 세트만을 도시하지만, 실시예가 그렇게 한정되는 것은 아니며, 그 범위 내에서, 바람직한 기판 코어 구조에 도달하기 위해 필요한 만큼의 보조 절연층, 대응하는 도전성 비아의 세트, 대응하는 패터닝된 도전층의 세트를 마련하는 것도 포함한다. 보조 절연층, 도전성 비아의 세트, 패터닝된 도전층의 세트를 포함하여 상술한 여러가지 구성요소의 마련은, 도 9(a)~9(h)에 도시된 바와 같은 실시예 1과 관련하여, 또는 도 10(a)~10(h)에 도시된 실시예 2와 관련하여 상술한 바와 같이 이루어질 수 있다. 부가하여, 실시예 2는 개시 절연층(10) 위에 초기 도전층(12)을 마련하는 선택에 관련하여 설명되지만, 실시예 2는 그렇게 한정되는 것이 아니고, 초기 도전층(12) 없는 도 10(a)~10(h)에 도시된 프로세스 흐름을 포함한다.
이제 도 9(h) 및 10(h)를 참조하면, 방법 실시예는 패터닝된 도전층의 패드 부분에 도전성 비아를 결합시키기 위해, 개시 절연층(10), 도전성 비아(18)의 제 1 세트, 제 1 패터닝된 도전층(19), 제 2 패터닝된 도전층(20), 하나 이상의 보조 절연층(26, 28), 도전성 비아의 하나 이상의 추가적 세트(예컨대, 도전성 비아(30, 38)의 제 2 및 제 3 세트 등) 및 하나 이상의 보조 패터닝된 도전층(36, 40)을 조 합하여, 열 압착(hot pressing)하는 것을 포함할 수 있다. 열 압착은 당업자에게 알려져 있을 공지의 열 압착 방법 중 임의의 하나에 따라 이루어질 수 있다. 바람직하게는, 압력이 증가함에 따라, 야금 결합(metallurgical bonding)을 형성하기 위해 필요한 온도는, 개시 절연층 및 보조 절연층의 물질이 견딜 수 있는 범위로, 예컨대, 대략 400℃로부터 대략 150℃로 감소하는 등, 실시예에 대해 훨씬 감소될 수 있다. 바람직하게는, 실시예에 따른 열 압착시의 최대 온도는 대략 260℃를 초과하지 않을 것이다.
유리하게는, 실시예는 신속한 무전해 금속 도금에 의해 선택적으로 금속화되는 레이저 드릴링된 비아 개구를 이용하여 다층기판 코어 구조를 형성할 수 있게 하는 방법을 제공한다. 실시예는 값비싼 도금된 스루홀 구조를 저렴한 레이저 드릴링된 마이크로비아로 대체하는 신규의 다층기판 코어 구조 및 그것의 제조 방법을 다룬다. 패터닝의 세밀함에 대한 요구에 따라, 한편으로 도 9(a)~9(i), 또 다른 한편으로 도 10(a)~10(i)와 관련하여 상술한 바와 같이, 두가지 상이한 방법 실시예가 제안된다. 도 9(a)~9(i)와 관련하여 예를 들어 설명한 바와 같은 방법 실시예 1은 두꺼운 구리(예컨대, 대략 50~70미크론 사이의 두께를 갖는 구리) 등의 두꺼운 도전층, 및 보통의 라인앤드스페이스(line and space) 특징(예컨대, 대략 30미크론 이상의 라인앤드스페이스 특징)에 대한 서브트랙티브 패터닝에 대응한다. 도 10(a)~10(i)와 관련하여 예를 들어 설명한 바와 같은 방법 실시예 2는 얇은 구리(예컨대, 대략 2미크론 미만의 두께를 갖는 구리 도전층) 등의 얇은 도전층, 및 미세한 라인앤드스페이스 특징(예컨대, 대략 30미크론 미만의 라인앤드스페이스 특 징)에 대한 세미애디티브 패터닝(SAP) 프로세스에 대응한다. 실시예들은 특히, (1) 값비싼 기계적 드릴링된 도금 스루홀을 저렴한 레이저 드릴링된 마이크로비아로 대체함으로써 기계적 드릴링 기술을 이용하는, 비용이 비싼 종래의 기판 코어 구조, (2) 저렴한 비용, 더 짧은 처리 시간, 임의의 도전층을 통한 레이저 드릴링의 필요성을 미연에 방지하는 레이저 드릴링된 비아 코어 구조의 높은 신뢰성을 달성함으로써, 구리 등의 도전층을 통한 레이저 드릴링에 대한 요구의 문제를 효과적으로 해결한다. 일 실시예는 종래의 도금 스루홀 방식을 레이저 드릴링된 마이크로비아로 대체하는 것뿐만 아니라, (실시예에 따르면 일반적으로 감소된 비아 크기 및 라인앤드스페이스 특징이 가능한 것에 의해) 코어 유전체 물질의 두께를 줄임으로써, 종래 방법보다 더 저렴한 제조 방법을 제공한다. 부가하여, 실시예에 따른 레이저 드릴링은 종래 구조와 비교하여 개시 절연층의 접속 밀도를 더 높게 하고, 따라서 작은 비아 크기 및 피치에 의해, 더 작은 크기의 비아 및 더 작은 피치를 가능하게 하며, 이런 방식으로 개선된 디자인 및 저렴한 가격으로 비례적 소형화가 가능해진다. 레이저 드릴링은 정렬 정확도(15㎛ POR) 및 스루풋(대략 2000비아/초까지 가능)이 높고, 가능한 비아 크기가 광범위하며(대략 50미크론~300미크론 등), 저렴한(1000비아당 대략 2센트) 것에 특징이 있다. 높은 정렬 정확도와 작은 비아 크기의 조합은 비아 피치를 대략 150미크론과 같이 낮게 할 수 있고, 이들 피치는 일반적으로 도금된 스루홀 피치가 대략 400미크론인 것보다 더 작은 것이다. 또한, 실시예는 잠재적으로 더 작은 폼 팩터(잠재적으로 더 작은 피치, 패드 사이즈, 비아 크기에 의해) 및 잠재적으로 더 작은 z 높이(z-height)(더 얇은 절연층 및/또는 더 적은 양의 절연층의 이용으로 이어질 수 있는 절연층의 두께에 따른 잠재적으로 더 세밀한 라우팅에 의해)를 갖는 기판 코어 구조로 되게 한다. 실시예는 절연층의 총 두께에 의해 직선으로 확장되는 비아에 한정되지 않을 정도까지 유연한 코어 라우팅을 가능하게 하지만, 비아는 각 절연층에 개별적으로 마련되기 때문에 코아 라우팅 구성과 관련하여 더 많은 가능성을 실현하게 한다. 상기는 종래에 비해 개선된 기판 코어 구조 디자인 및 잠재적 성능 이익으로 유리하게 이어진다. 부가하여, 유전체 영역 위가 아닌 구리 패드 위에 선택적인 신속한 무전해 구리 도금을 이용하는 실시예에 따른 비아 충전은 촉매의 적절한 선택에 의해 유리하게 가능해져 구리 영역만이 촉매로 시드(seed)될 수 있다. 무전해 구리 도금 속도 등의 종래의 무전해 도금 속도는 느릴 수 있는(대략 4~5미크론/시간) 반면, 신속한 무전해 구리 도금 방식 등의 고속 또는 신속한 무전해 도금 방식은 시간당 2미크론과 같이 빠른 속도로 도금할 수 있다. 부가적으로, 일 실시예에 따르면, 열 압착을 이용하는 것은 비아(구리, 니켈, 은 중 어느 것이든)와 구리 패드 등의 패드 사이의 확실한 야금 결합을 유리하게 형성하게 한다.
도 11을 참조하면, 본 발명의 실시예가 이용될 수 있는 많은 가능한 시스템(900) 중 하나를 도시한다. 일 실시예에서, 전자 어셈블리(electronic assembly, 1000)는 도 9(h)의 구조(100) 또는 도 10(h)의 구조(200) 등의 기판 코어 구조를 포함할 수 있다. 어셈블리(1000)는 마이크로프로세서를 더 포함할 수 있다. 대안적 실시예에서 전자 어셈블리(1000)는 주문형반도체(ASIC)를 포함할 수 있다. 칩셋(예컨대, 그래픽, 사운드 및 제어 칩셋)에 갖춰진 집적 회로는 본 발명의 실시예에 따 라 패키징될 수도 있다.
도 11에 의해 나타낸 실시예에 대해, 시스템(900)은 도시와 같이 버스(1010)에 의해 서로 연결된 메인 메모리(1002), 그래픽 프로세서(1004), 매스스토리지 장치(1006) 및/또는 입출력 모듈(1008)을 포함할 수도 있다. 메모리(1002)의 예는 스태틱 랜덤 액세스 메모리(SRAM) 및 다이나믹 랜덤 액세스 메모리(DRAM)를 포함할 수 있지만, 이것에 한정되는 것은 아니다. 매스스토리지 장치(1006)의 예는 하드디스크 드라이브, 컴팩트 디스크 드라이브(CD), DVD(digital versatile disk drive) 등을 포함하지만 이것에 한정되는 것은 아니다. 입출력 모듈(1008)의 예는 키보드, 커서 제어 장치, 디스플레이, 네트워크 인터페이스 등을 포함하지만 이것에 한정되는 것은 아니다. 버스(1010)의 예는 주변 제어 인터페이스(PCI) 버스, 산업 표준 구조(ISA) 버스 등을 포함하지만 이것에 한정되는 것은 아니다. 여러가지 실시예에서, 시스템(900)은 무선 이동전화, 개인휴대단말기, 포켓 PC, 태블릿 PC, 노트북 PC, 데스크탑 컴퓨터, 셋탑박스, 미디어센터 PC, DVD 플레이어, 서버 등일 수 있다.
상술한 여러가지 실시예는 예로서 설명된 것이며 한정하려는 것이 아니다. 따라서 본 발명의 실시예가 상세히 기술되었지만, 첨부된 청구범위에 의해 정의된 본 발명은, 본 발명의 사상과 범위 내에서 수많은 변경이 가능하므로, 상술한 설명에 언급된 특정 실시예에 의해 한정되는 것이 아님을 이해할 것이다.

Claims (29)

  1. 개시 절연층(starting insulating layer)을 마련하는 단계와,
    상기 개시 절연층을 관통하여 비아 개구(via openings)의 제 1 세트를 레이저 드릴링하는 단계와,
    도전성 비아의 제 1 세트를 마련하기 위해 상기 비아 개구의 제 1 세트를 도전성 물질로 충전하는 단계와,
    상기 개시 절연층의 한쪽 위에 제 1 패터닝된 도전층(first patterned conductive layer)을 마련하고, 상기 개시 절연층의 다른 쪽 위에 제 2 패터닝된 도전층을 마련하는 단계와,
    상기 제 1 패터닝된 도전층 위에 보조 절연층을 마련하는 단계와,
    상기 제 1 패터닝된 도전층으로 확장되는 비아 개구의 제 2 세트를 상기 보조 절연층을 관통하여 레이저 드릴링하는 단계와,
    도전성 비아의 제 2 세트를 마련하기 위해 상기 비아 개구의 제 2 세트를 도전성 물질로 충전하는 단계와,
    상기 보조 절연층의 노출된 쪽 위에 보조 패터닝된 도전층을 마련하는 단계
    를 포함하고,
    상기 도전성 비아의 제 1 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접촉하고, 다른 한쪽에서 상기 제 2 패터닝된 도전층과 접촉하며
    상기 도전성 비아의 제 2 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접 촉하고, 다른 한쪽에서 상기 보조 패터닝된 도전층과 접촉하는
    기판 코어 구조의 제조 방법.
  2. 제 1 항에 있어서,
    상기 레이저 드릴링하는 단계 이전에 상기 개시 절연층의 한쪽에 초기 도전층을 마련하는 단계를 더 포함하고,
    상기 충전하는 단계는 상기 초기 도전층으로 확장되는 상기 도전성 비아의 제 1 세트를 마련하는 것을 포함하는
    기판 코어 구조의 제조 방법.
  3. 제 1 항에 있어서,
    상기 보조 절연층을 마련하는 단계는 상기 보조 절연층을 적층하는 것을 포함하는 기판 코어 구조의 제조 방법.
  4. 제 1 항에 있어서,
    상기 비아 개구의 제 1 세트의 충전 및 상기 비아 개구의 제 2 세트의 충전단계는 고속 무전해 도금(fast electroless plating)을 이용하는 것을 포함하는 기 판 코어 구조의 제조 방법.
  5. 제 4 항에 있어서,
    상기 고속 무전해 도금은 고속 무전해 구리 도금을 포함하는 기판 코어 구조의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전성 비아의 제 1 세트, 상기 제 1 패터닝된 도전층, 상기 제 2 패터닝된 도전층, 상기 도전성 비아의 제 2 세트 및 상기 보조 패터닝된 도전층 각각은 구리, 니켈 및 은 중 적어도 하나를 포함하는 기판 코어 구조의 제조 방법.
  7. 제 1 항에 있어서,
    상기 개시 절연층 및 상기 보조 절연층 각각은 유리 에폭시 수지 및 비스말레이드 트리아진(BT) 중 적어도 하나를 포함하는 기판 코어 구조의 제조 방법.
  8. 제 1 항에 있어서,
    제 1 패터닝된 도전층을 마련하는 단계는 에칭에 의해 상기 초기 도전층을 패터닝하는 것을 포함하고,
    상기 제 2 패터닝된 도전층을 마련하는 단계는,
    상기 개시 절연층의 상기 다른 쪽 위에 제 2 도전층을 마련하고,
    상기 제 2 도전층을 에칭에 의해 패터닝하는 것을 포함하는
    기판 코어 구조의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 도전층을 마련하는 단계는 상기 제 2 도전층을 적층하는 것을 포함하는 기판 코어 구조의 제조 방법.
  10. 제 2 항에 있어서,
    상기 제 1 패터닝된 도전층을 마련하는 단계는,
    상기 비아 개구의 제 1 세트를 충전한 후 상기 초기 도전층을 에칭에 의해 제거하고,
    세미애디티브 프로세스를 이용하여 상기 제 1 패터닝된 도전층을 마련하고,
    세미애디티브(semi-additive) 프로세스를 이용하여 상기 제 2 패터닝된 도전층을 마련하는 것을 포함하는
    기판 코어 구조의 제조 방법.
  11. 제 10 항에 있어서,
    상기 초기 도전층은 대략 1~2미크론의 두께를 갖는 기판 코어 구조의 제조 방법.
  12. 제 10 항에 있어서,
    상기 초기 도전층을 제거하는 것은 상기 초기 도전층을 q-에칭(q-etch)하는 것을 포함하는 기판 코어 구조의 제조 방법.
  13. 제 10 항에 있어서,
    상기 비아 개구의 제 1 세트의 충전 및 상기 비아 개구의 제 2 세트의 충전은 선택적인 고속 무전해 구리 도금을 이용하는 것을 포함하는 기판 코어 구조의 제조 방법.
  14. 제 1 항에 있어서,
    상기 도전성 비아를 상기 패터닝된 도전층의 패드 부분에 결합시키기 위해, 상기 개시 절연층, 상기 도전성 비아의 제 1 세트, 상기 제 1 패터닝된 도전층, 상기 제 2 패터닝된 도전층, 상기 보조 절연층, 상기 도전성 비아의 제 2 세트 및 상기 보조 패터닝된 도전층의 조합을 열 압착(hot pressing)시키는 단계를 더 포함하는 기판 코어 구조의 제조 방법.
  15. 제 1 항에 있어서,
    상기 보조 절연층은 제 1 보조 절연층이고, 상기 보조 패터닝된 도전층은 제 1 보조 패터닝된 도전층이며,
    상기 방법은,
    상기 제 2 패터닝된 도전층 위에 제 2 보조 절연층을 마련하는 단계와,
    상기 제 2 패터닝된 도전층까지 확장되는 비아 개구의 제 3 세트를 상기 제 2 보조 절연층을 관통하여 레이저 드릴링하는 단계와,
    상기 도전성 비아의 제 3 세트를 마련하기 위해 상기 비아 개구의 제 3 세트를 도전성 물질로 충전하는 단계와,
    상기 제 2 보조 절연층의 노출된 쪽 위에 제 2 보조 패터닝된 도전층을 마련하는 단계를 더 포함하고,
    상기 도전성 비아의 제 3 세트는 한쪽에서 상기 제 2 보조 패터닝된 도전층에 접촉하고, 다른 한쪽에서 상기 제 2 패터닝된 도전층에 접촉하는
    기판 코어 구조의 제조 방법.
  16. 개시 절연층과,
    상기 개시 절연층을 관통하는 도전성 비아의 제 1 세트와,
    상기 개시 절연층의 한쪽의 제 1 패터닝된 도전층과, 상기 개시 절연층의 다른 쪽의 제 2 패터닝된 도전층과,
    상기 제 1 패터닝된 도전층 및 상기 제 2 패터닝된 도전층 중 적어도 한쪽 위의 보조 절연층과,
    상기 보조 절연층을 관통하는 도전성 비아의 제 2 세트와,
    상기 보조 절연층의 노출된 쪽 위의 보조 패터닝된 도전층
    을 포함하며,
    상기 도전성 비아의 제 1 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접촉하고, 다른 한쪽에서 상기 제 2 패터닝된 도전층과 접촉하고,
    상기 도전성 비아의 제 2 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접촉하고, 다른 한쪽에서 상기 보조 패터닝된 도전층과 접촉하고,
    상기 도전성 비아의 제 1 세트 및 상기 도전성 비아의 제 2 세트는 대응하는 레이저 드릴링된 비아 개구에 마련되는
    다층기판 코어 구조.
  17. 제 16 항에 있어서,
    상기 도전성 비아의 제 1 세트 및 상기 도전성 비아의 제 2 세트는 고속 무전해 도금 도전성 물질을 포함하는 다층기판 코어 구조.
  18. 제 16 항에 있어서,
    상기 보조 절연층은 제 1 보조 절연층이고, 상기 보조 패터닝된 도전층은 제 1 보조 패터닝된 도전층이며,
    상기 다층기판 코어 구조는,
    상기 제 2 패터닝된 도전층 위의 제 2 보조 절연층과,
    상기 제 2 패터닝된 도전층까지 확장되는, 상기 제 2 보조 절연층을 관통하는 도전성 비아의 제 3 세트를 더 포함하고,
    상기 도전성 비아의 제 3 세트는 상기 제 2 보조 절연층의 대응하는 레이저 드릴링된 비아 개구에 마련되는
    다층기판 코어 구조.
  19. 제 18 항에 있어서,
    상기 도전성 비아의 제 3 세트는 고속 무전해 도금 도전성 물질을 포함하는 다층기판 코어 구조.
  20. 제 16 항에 있어서,
    상기 도전성 비아의 제 1 세트, 상기 제 1 패터닝된 도전층, 상기 제 2 패터닝된 도전층, 상기 도전성 비아의 제 2 세트 및 상기 보조 패터닝된 도전층은 각각 구리, 니켈, 은 중 적어도 하나를 포함하는 다층기판 코어 구조.
  21. 제 16 항에 있어서,
    상기 개시 절연층 및 상기 보조 절연층은 각각 유리 에폭시 수지 및 비스말레이미드-트리아진(BT) 중 적어도 하나를 포함하는 다층기판 코어 구조.
  22. 제 16 항에 있어서,
    상기 비아의 적어도 일부는 서로에 대해 엇갈려 있는(staggered) 다층기판 코어 구조.
  23. 다층기판 코어 구조를 포함하는 전자 어셈블리(electronic assembly) 및 상 기 전자 어셈블리에 접속된 메인 메모리를 포함하되,
    상기 다층 기판 코어 구조는
    개시 절연층과,
    상기 개시 절연층을 관통하는 도전성 비아의 제 1 세트와,
    상기 개시 절연층의 한쪽의 제 1 패터닝된 도전층과, 상기 개시 절연층의 다른 쪽의 제 2 패터닝된 도전층과,
    상기 제 1 패터닝된 도전층 위의 보조 절연층과,
    상기 보조 절연층을 관통하는 도전성 비아의 제 2 세트와,
    상기 보조 절연층의 노출된 쪽 위의 보조 패터닝된 도전층
    을 포함하며,
    상기 도전성 비아의 제 1 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접촉하고, 다른 한쪽에서 상기 제 2 패터닝된 도전층과 접촉하며,
    상기 도전성 비아의 제 2 세트는 한쪽에서 상기 제 1 패터닝된 도전층과 접촉하고 다른 한쪽에서 상기 보조 패터닝된 도전층과 접촉하며,
    상기 도전성 비아의 제 1 세트 및 상기 도전성 비아의 제 2 세트는 대응하는 레이저 드릴링된 비아 개구에 마련되는
    시스템.
  24. 제 23 항에 있어서,
    상기 도전성 비아의 제 1 세트 및 상기 도전성 비아의 제 2 세트는 고속 무전해 도금 도전성 물질을 포함하는 시스템.
  25. 제 23 항에 있어서,
    상기 보조 절연층은 제 1 보조 절연층이고, 상기 보조 패터닝된 도전층은 제 1 보조 패터닝된 도전층이며,
    상기 다층기판 코어 구조는,
    상기 제 2 패터닝된 도전층 위의 제 2 보조 절연층과,
    상기 제 2 패터닝된 도전층까지 확장되는, 상기 제 2 보조 절연층을 관통하는 도전성 비아의 제 3 세트를 더 포함하고,
    상기 도전성 비아의 제 3 세트는 대응하는 레이저 드릴링된 비아 개구에 마련되는
    시스템.
  26. 제 23 항에 있어서,
    상기 도전성 비아의 제 1 세트, 상기 제 1 패터닝된 도전층, 상기 제 2 패터닝된 도전층, 상기 도전성 비아의 제 2 세트 및 상기 보조 패터닝된 도전층은 각각 구리, 니켈, 은 중 적어도 하나를 포함하는 시스템.
  27. 제 25 항에 있어서,
    상기 도전성 비아의 제 3 세트는 고속 무전해 도금된 도전성 물질을 포함하는 시스템.
  28. 제 23 항에 있어서,
    상기 개시 절연층 및 상기 보조 절연층은 각각 유리 에폭시 수지 및 비스말레이미드-트리아진(BT) 중 적어도 하나를 포함하는 시스템.
  29. 제 23 항에 있어서,
    상기 비아의 적어도 일부는 서로에 대해 엇갈려 있는 시스템.
KR1020097027069A 2007-06-28 2008-06-23 순차적 마이크로비아 레이저 드릴링을 이용하여 다층기판 코어 구조체를 형성하는 방법 및 그 방법에 따라 형성된 기판 코어 구조체 KR101134714B1 (ko)

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WO (1) WO2009006065A1 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907841B1 (ko) * 2004-09-24 2009-07-14 이비덴 가부시키가이샤 도금 방법 및 도금 장치
US8877565B2 (en) 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US8440916B2 (en) 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US20090224410A1 (en) * 2008-03-07 2009-09-10 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core fabricated with printed circuit board manufacturing techniques
US7791174B2 (en) * 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US9123614B2 (en) 2008-10-07 2015-09-01 Mc10, Inc. Methods and applications of non-planar imaging arrays
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
WO2010042653A1 (en) 2008-10-07 2010-04-15 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US20110218756A1 (en) * 2009-10-01 2011-09-08 Mc10, Inc. Methods and apparatus for conformal sensing of force and/or acceleration at a person's head
US9723122B2 (en) 2009-10-01 2017-08-01 Mc10, Inc. Protective cases with integrated electronics
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8127979B1 (en) 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US8552564B2 (en) * 2010-12-09 2013-10-08 Intel Corporation Hybrid-core through holes and vias
US9159635B2 (en) 2011-05-27 2015-10-13 Mc10, Inc. Flexible electronic structure
TWI419627B (zh) * 2011-10-12 2013-12-11 Subtron Technology Co Ltd 線路板結構及其製作方法
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9226402B2 (en) 2012-06-11 2015-12-29 Mc10, Inc. Strain isolation structures for stretchable electronics
WO2014007871A1 (en) 2012-07-05 2014-01-09 Mc10, Inc. Catheter device including flow sensing
US9295842B2 (en) 2012-07-05 2016-03-29 Mc10, Inc. Catheter or guidewire device including flow sensing and use thereof
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US9082025B2 (en) 2012-10-09 2015-07-14 Mc10, Inc. Conformal electronics integrated with apparel
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US20140123487A1 (en) * 2012-11-08 2014-05-08 Boardtek Electronics Corporation Printed circuit board manufacturing method
US9661760B2 (en) * 2012-11-08 2017-05-23 Boardtek Electronics Corporation Printed circuit board and manufacturing method thereof
US9706647B2 (en) 2013-05-14 2017-07-11 Mc10, Inc. Conformal electronics including nested serpentine interconnects
KR20160040670A (ko) 2013-08-05 2016-04-14 엠씨10, 인크 곡면부착형 전자기기를 포함하는 유연한 온도 센서
CA2925387A1 (en) 2013-10-07 2015-04-16 Mc10, Inc. Conformal sensor systems for sensing and analysis
KR102365120B1 (ko) 2013-11-22 2022-02-18 메디데이타 솔루션즈, 인코포레이티드 심장 활동 감지 및 분석용 등각 센서 시스템
CA2935372C (en) 2014-01-06 2023-08-08 Mc10, Inc. Encapsulated conformal electronic systems and devices, and methods of making and using the same
KR20160129007A (ko) 2014-03-04 2016-11-08 엠씨10, 인크 전자 디바이스를 위한 다부분 유연성 봉지 하우징
US9899330B2 (en) 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US10297572B2 (en) 2014-10-06 2019-05-21 Mc10, Inc. Discrete flexible interconnects for modules of integrated circuits
USD781270S1 (en) 2014-10-15 2017-03-14 Mc10, Inc. Electronic device having antenna
CN104363719B (zh) * 2014-11-28 2017-09-22 广州杰赛科技股份有限公司 一种具有盲孔的电路板的制作方法
US10477354B2 (en) 2015-02-20 2019-11-12 Mc10, Inc. Automated detection and configuration of wearable devices based on on-body status, location, and/or orientation
WO2016140961A1 (en) 2015-03-02 2016-09-09 Mc10, Inc. Perspiration sensor
US10653332B2 (en) 2015-07-17 2020-05-19 Mc10, Inc. Conductive stiffener, method of making a conductive stiffener, and conductive adhesive and encapsulation layers
US10709384B2 (en) 2015-08-19 2020-07-14 Mc10, Inc. Wearable heat flux devices and methods of use
DE112015006970T5 (de) * 2015-09-25 2018-09-20 Intel Corporation Dünne Elemente für Elektronikgehäuse, unter Verwendung von Laserspallation
WO2017059215A1 (en) 2015-10-01 2017-04-06 Mc10, Inc. Method and system for interacting with a virtual environment
WO2017062508A1 (en) 2015-10-05 2017-04-13 Mc10, Inc. Method and System for Neuromodulation and Stimulation
EP3420732B8 (en) 2016-02-22 2020-12-30 Medidata Solutions, Inc. System, devices, and method for on-body data and power transmission
CN108781313B (zh) 2016-02-22 2022-04-08 美谛达解决方案公司 用以贴身获取传感器信息的耦接的集线器和传感器节点的系统、装置和方法
CN109310340A (zh) 2016-04-19 2019-02-05 Mc10股份有限公司 用于测量汗液的方法和系统
US10447347B2 (en) 2016-08-12 2019-10-15 Mc10, Inc. Wireless charger and high speed data off-loader
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
WO2021112499A1 (ko) * 2019-12-04 2021-06-10 엘지이노텍 주식회사 인쇄회로기판

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133597A (en) * 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
JPS6432657A (en) 1987-07-29 1989-02-02 Hitachi Chemical Co Ltd High heat-dissipating semiconductor element loader
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
DE69426732T3 (de) * 1993-03-18 2010-11-25 Atotech Deutschland Gmbh Sich selbstbeschleunigendes und sich selbst auffrischendes Verfahren zur Tauchbeschichtung ohne Formaldehyd
US5904499A (en) * 1994-12-22 1999-05-18 Pace; Benedict G Package for power semiconductor chips
US5780143A (en) * 1995-03-01 1998-07-14 Tokuyama Corporation Circuit board
US5710071A (en) * 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
US5826330A (en) * 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
AU3301197A (en) * 1996-06-05 1998-01-05 Larry W. Burgess Blind via laser drilling system
US6631558B2 (en) * 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
KR100280911B1 (ko) * 1996-06-07 2001-02-01 야마모토 카즈모토 다층배선판용 수지부착 금속박, 그의 제조방법, 다층배선판 및전자장치
US6320140B1 (en) * 1996-06-14 2001-11-20 Ibiden Co., Ltd. One-sided circuit board for multi-layer printed wiring board, multi-layer printed wiring board, and method of its production
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
TW398165B (en) * 1997-03-03 2000-07-11 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers
JP2000012723A (ja) * 1998-06-23 2000-01-14 Nitto Denko Corp 回路基板の実装構造体およびそれに用いる多層回路基板
US6165892A (en) * 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
MY144503A (en) * 1998-09-14 2011-09-30 Ibiden Co Ltd Printed circuit board and method for its production
EP1020543A1 (en) * 1999-01-15 2000-07-19 Interuniversitair Micro-Elektronica Centrum Vzw Deposition of copper on an activated surface of a substrate
TW411737B (en) * 1999-03-09 2000-11-11 Unimicron Technology Corp A 2-stage process to form micro via
US6613413B1 (en) * 1999-04-26 2003-09-02 International Business Machines Corporation Porous power and ground planes for reduced PCB delamination and better reliability
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
JP4172120B2 (ja) * 1999-06-29 2008-10-29 ソニー株式会社 通信装置及び通信方法、通信端末装置
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
EP1162867B1 (en) * 1999-10-26 2006-04-05 Ibiden Co., Ltd. Multilayer printed wiring board and method of producing multilayer printed wiring board
JP4300687B2 (ja) * 1999-10-28 2009-07-22 味の素株式会社 接着フィルムを用いた多層プリント配線板の製造法
JP2001193743A (ja) 1999-11-02 2001-07-17 Nsk Ltd 転がり軸受
TW468050B (en) 2000-06-07 2001-12-11 Macronix Int Co Ltd Peak detector
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP3760101B2 (ja) * 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
US6424282B1 (en) * 2001-03-09 2002-07-23 Sony Corporation Method and apparatus for noise compensation in digital to analog converters
DE60232383D1 (de) * 2001-03-14 2009-06-25 Ibiden Co Ltd Mehrschichtige Leiterplatte
US6664483B2 (en) * 2001-05-15 2003-12-16 Intel Corporation Electronic package with high density interconnect and associated methods
US6800947B2 (en) * 2001-06-27 2004-10-05 Intel Corporation Flexible tape electronics packaging
JP2003017862A (ja) * 2001-07-02 2003-01-17 Nitto Denko Corp 多層配線基板の製造方法
JP2003069226A (ja) 2001-08-23 2003-03-07 Toppan Printing Co Ltd 半導体装置用基板及びその製造方法
JP3807312B2 (ja) * 2002-01-18 2006-08-09 富士通株式会社 プリント基板とその製造方法
US7038142B2 (en) * 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
JP3969192B2 (ja) * 2002-05-30 2007-09-05 株式会社デンソー 多層配線基板の製造方法
WO2003105160A1 (ja) * 2002-05-31 2003-12-18 タツタ電線株式会社 導電性ペースト、これを用いた多層基板及びその製造方法
JP2004051755A (ja) * 2002-07-18 2004-02-19 Ricoh Co Ltd 弾性導電樹脂及び弾性導電接合構造
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
CN100563404C (zh) * 2002-08-23 2009-11-25 日本瑞翁株式会社 电路衬底、使用电路衬底的电子设备及电路衬底的制造方法
TW561803B (en) * 2002-10-24 2003-11-11 Advanced Semiconductor Eng Circuit substrate and manufacturing method thereof
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
US7091589B2 (en) * 2002-12-11 2006-08-15 Dai Nippon Printing Co., Ltd. Multilayer wiring board and manufacture method thereof
US7436050B2 (en) * 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
US20070048447A1 (en) * 2005-08-31 2007-03-01 Alan Lee System and method for forming patterned copper lines through electroless copper plating
JP4153328B2 (ja) 2003-02-25 2008-09-24 日本シイエムケイ株式会社 多層プリント配線板の製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US8129625B2 (en) * 2003-04-07 2012-03-06 Ibiden Co., Ltd. Multilayer printed wiring board
US7070207B2 (en) * 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
US7579251B2 (en) * 2003-05-15 2009-08-25 Fujitsu Limited Aerosol deposition process
JP2005005417A (ja) 2003-06-11 2005-01-06 Shinko Seisakusho:Kk 多層プリント配線板およびその製造方法
JP2005123397A (ja) 2003-10-16 2005-05-12 Mitsubishi Electric Corp 多層プリント配線板の製造方法
US7981362B2 (en) * 2003-11-04 2011-07-19 Meso Scale Technologies, Llc Modular assay plates, reader systems and methods for test measurements
US7015571B2 (en) * 2003-11-12 2006-03-21 Advanced Semiconductor Engineering, Inc. Multi-chips module assembly package
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
US7842948B2 (en) * 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
DE112005000522T5 (de) * 2004-03-03 2007-01-18 Shinko Electric Industries Co., Ltd. Platinen-Herstellungsverfahren und Platine
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP2006019361A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
EP1622435A1 (en) * 2004-07-28 2006-02-01 ATOTECH Deutschland GmbH Method of manufacturing an electronic circuit assembly using direct write techniques
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
DE102004043005A1 (de) * 2004-09-02 2006-03-09 Biotronik Vi Patent Ag Signalverarbeitungsvorrichtung für physiologische Signale
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
US7943861B2 (en) * 2004-10-14 2011-05-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP4608297B2 (ja) * 2004-12-06 2011-01-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層配線基板の製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4955263B2 (ja) * 2004-12-15 2012-06-20 イビデン株式会社 プリント配線板
EP1833286A1 (en) * 2004-12-28 2007-09-12 Ngk Spark Plug Co., Ltd Wiring board and wiring board manufacturing method
KR20060089635A (ko) * 2005-02-04 2006-08-09 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 구리 배선층의 형성방법
US7348857B1 (en) * 2005-02-28 2008-03-25 Marvell Semiconductor Israel Ltd. Monitoring and compensating for real time local circuit speed in an integrated circuit
US20060220167A1 (en) * 2005-03-31 2006-10-05 Intel Corporation IC package with prefabricated film capacitor
US7834273B2 (en) 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
KR20070073730A (ko) * 2005-07-15 2007-07-10 마쯔시다덴기산교 가부시키가이샤 배선 기판, 배선 재료 및 동장 적층판 및 배선 기판의 제조방법
US7683266B2 (en) * 2005-07-29 2010-03-23 Sanyo Electric Co., Ltd. Circuit board and circuit apparatus using the same
JP4467489B2 (ja) * 2005-08-30 2010-05-26 三洋電機株式会社 回路基板およびそれを用いた回路装置
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法
JP2007081157A (ja) * 2005-09-14 2007-03-29 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
KR100722599B1 (ko) 2005-09-26 2007-05-28 삼성전기주식회사 필 도금을 이용한 전층 이너비아홀 인쇄회로기판 및 그제조방법
KR101232139B1 (ko) 2005-12-13 2013-02-12 엘지디스플레이 주식회사 액정 표시 장치
US20070148420A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Method of making a substrate using laser assisted metallization and patterning with electroless plating without electrolytic plating
JP2007220803A (ja) * 2006-02-15 2007-08-30 Shinko Electric Ind Co Ltd 多層配線基板及びその接続方法
US7682972B2 (en) * 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
TWI333684B (en) * 2006-11-07 2010-11-21 Unimicron Technology Corp Package substrate having embedded capacitor
US7674987B2 (en) 2007-03-29 2010-03-09 Ibiden Co., Ltd. Multilayer printed circuit board
US7919849B2 (en) * 2007-04-04 2011-04-05 Ibiden Co., Ltd. Package substrate and device for optical communication
US7729570B2 (en) * 2007-05-18 2010-06-01 Ibiden Co., Ltd. Photoelectric circuit board and device for optical communication
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method

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