JP2005515612A - 高密度配線構造を有する電子パッケージ及び関連の方法 - Google Patents

Abstract

電子パッケージは、フリップチップボールグリッドアレイ（ＦＣＢＧＡ）構成のＩＣ基板に結合された集積回路（ＩＣ）より成る。ＩＣは、ＩＣ基板上の対応パターンのボンディングパッドに結合するためにその周辺部に高密度配線パッドのパターンを有する。基板のボンディングパッドは、ボンディングパッドサイズ、トレース幅及びトレース間隔のような基板上の種々の幾何学的制約を考慮しながらＩＣ上に高密度配線パッドを収容するための特異な配列を有する。１つの実施例において、基板のボンディングパッドはジグザグパターンである。別の実施例において、ＩＣパッケージが結合されたプリント基板上のパッドをボンディングするための方法を用いる。パッケージを電子パッケージ、電子システム及びデータ処理システムに適用する方法だけでなく製造方法も記載されている。

Description

本発明は、一般的に、電子装置の実装に関し、さらに詳細には、集積回路ダイまたは集積回路パッケージを高密度配線構造により基板に結合した電子パッケージ及びその製造方法に関する。

集積回路（ＩＣ）は通常、有機材料またはセラミック材料の基板に物理的及び電気的に結合して組み立てることにより電子パッケージにする。より高いレベルの電子パッケージまたは「電子アセンブリ」を形成するために、１またはそれ以上のＩＣパッケージをプリント基板（ＰＣＢ）またはマザーボードのような基板に物理的及び電気的に結合する。「電子アセンブリ」は「電子システム」の一部を構成することができる。本願において、「電子システム」を「電子アセンブリ」より成る任意の製品と広義に定義する。電子システムの例には、コンピュータ（例えば、デスクトップ、ハンドヘルド、サーバーなど）、無線通信装置（例えば、セルラー電話、コードレス電話、ページャなど）、コンピュータ周辺機器（例えば、プリンタ、スキャナ、モニターなど）、娯楽装置（例えば、テレビジョン、ラジオ、ステレオ、テープ及びコンパクトディスクプレイヤ、ビデオカセットレコーダ、ＭＰ３プレイヤなど）が含まれる。

電子システムの分野の製造者は、製造コストを引き下げながら装置の性能を向上させようとする競争圧力に絶えずさらされている。これは、実装技術の世代が更新される度に、一般的にさらなる小型化及びコンパクト化を達成しながら性能を向上させければならないＩＣの実装については特にそうである。市場の圧力が装置の製造者に高性能で小型化された電子システムの製造を促すため、ＩＣ実装技術はこれらの条件をサポートする必要がある。

さらに、プロセッサのようなハイエンドＩＣの製造者は、ＩＣ上に極めて多数の端子（「バンプ」、「パッド」または「ランド」とも呼ばれる）を収容できるＩＣパッケージに対する需要に直面している。ハイエンドＩＣの内部回路の大規模化が進展するにつれて、ＩＣパッケージの基板上の対応端子に結合しなければならない端子の数がますます増加する。一部のＩＣは、多数の電源及びアース端子だけでなく比較的多数の入出力（Ｉ／Ｏ）端子を備えている。

ＩＣパッケージ基板は、一般的に、金属の配線ライン（「トレース」と呼ぶ）を提供するように選択的にパターン形成された多数の金属層と、基板の１またはそれ以上の表面上に実装された少なくとも１つの電子コンポーネントとより成る。電子コンポーネントは、電子システムの他の要素に、基板のトレースを含む階層構造の導電通路を介して機能的に接続されている。基板のトレースは通常、システムのＩＣのような電子コンポーネント間を伝送される信号を運ぶ。

「フリップチップ」技術は、それがボールグリッドアレイ（ＢＧＡ）またはピングリッドアレイ（ＰＧＡ）であれ、ＩＣを基板に結合するための広く知られた方式である。例えば、ＦＣＢＧＡパッケージを製造するには、ＩＣコンポーネントの裏返した上側表面上の導電端子またはランドを、リフロー可能な半田バンプまたはボールにより、基板の表面上のダイボンディング領域の対応ランドに直接、半田付けする。

それが単一のＩＣ実装レベルかまたはチップオンボード（ＣＯＢ）マルチチップモジュールのような高い実装レベルであるかにかかわらず、個々のＩＣダイを基板に結合するＦＣＢＧＡ方式とは別に、ＦＣＢＧＡによりＩＣパッケージをプリント基板（ＰＣＢ）またはマザーボードのような基板に結合することがよく知られている。例えば、半田バンプをＩＣパッケージ上のランドとＰＣＢ上の対応ランドとの結合に使用することができる。

プロセッサのようなＩＣの内部回路の複雑さ及びサイズが増加すると、かかるＩＣのボンディング端子またはランドの密度が増加する。通常、これは、入力信号及び／または出力信号を導通させるランドの密度の増加として顕在化する。高密度のランドを備えたＩＣを基板に実装するには、基板の信号トレースの「脱出密度」を比較的高くしなければならない。即ち、ダイボンディング領域の端縁部に沿う単位長さ当たりの、またはダイボンディング領域の単位面積当たりの、ＩＣまたはＩＣパッケージのランドに接続しなければならない基板の信号トレースの密度をますます増加する必要がある。

従って、ＩＣ基板は、ＩＣ上に高密度のランドを収容できるように高い信号トレース脱出密度を有する装着端子を備える必要がある。しかしながら、ＩＣ基板の現在の寸法設計ルールは、ＩＣ基板上のトレースの幅及び間隔の減少を制限するように働く。それらはまた、ＩＣ基板上の端子サイズの減少も制限している。

叙上の理由により、また当業者が本明細書を読んで理解すれば明らかになる他の理由により、当該技術分野では、端子サイズ及び基板トレースの幅及び間隔に関する現在の寸法設計ルールに則りながら高密度の基板端子パターンを提供する、基板上へのＩＣまたはＩＣパッケージの実装装置及び方法が求められている。

本発明の実施例の以下の詳細な説明において、本願の一部であり、本発明の特定の好ましい実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく機械的、化学的、電気的な変更及び手順の変更を行えることを理解されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。

本発明は、基板上のトレースの最小幅及び最小間隔だけでなくＩＣ基板上の端子の最小サイズを規定する寸法設計ルールとしてのパッケージ密度の制約に対する解決法を提供する。種々の実施例を図示説明する。

１つの実施例において、高密度の端子またはランドを有するＩＣダイが、ＩＣパッケージの基板のダイ装着領域上に装着される。ダイ装着領域は、個々の端子のサイズ及び端子に結合される基板上のトレースの幅及び間隔による制約を受けるが、形成されるかかる端子の密度を最大にする幾何学的パターンに配列されたそれに対応する高密度の端子またはランドより成る。

１つの実施例では、基板上の端子の配列はジグザグパターンである。他の実施例において、これらの端子の配列は、波形パターン、うねりパターン、垂直スタックパターン及びこれらのパターンの組み合わせである。

別の実施例において、実装済みＩＣが上述したように高密度の端子を有するプリント基板（ＰＣＢ）のような基板上に実装される。パッケージの基板を作製しＩＣを基板上に実装する種々の方法についても述べる。

基板の端子を上述した態様の配列にすると、高密度ＩＣの性能及びコストを、端子サイズ、トレース幅及び間隔のような基板のある特定の接続部分に適用される現在の設計ルールによる制約にかかわらず維持することができる。その結果、かかる高密度ＩＣパッケージを使用するデータ処理システムを含む電子パッケージ及び電子システムの性能、コスト、品質及び市場における販売上の優位性を向上することができる。

図１は、本発明の一実施例に従って高密度の配線構造を有する少なくとも１つの電子アセンブリ４を組み込んだ電子システム１のブロック図である。本発明の高密度配線構造は、例えば、チップの実装レベルまたはＰＣＢのレベルのような、１またはそれ以上の異なる階層レベルで実現することが可能である。

電子システム１は、本発明を利用できる電子システムの一例であるに過ぎない。この例の電子システム１は、種々のコンポーネントを結合するシステムバス２を有するデータ処理システムより成る。かかるバス２は、電子システム１の種々のコンポーネント間の通信リンクを提供するが、単一のバスまたはバスの組み合わせにより、若しくは他の任意適当な態様で実現することができる。

電子アセンブリ４はシステムバス２に結合されている。電子アセンブリ４は任意の回路または回路の組み合わせを含むことができる。一実施例において、電子アセンブリ４は任意タイプのプロセッサ６を備えている。本明細書中の用語「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、複雑命令セット計算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット計算（ＲＩＳＣ）マイクロプロセッサ、非常に長い命令ワード（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）または他の任意タイプのプロセッサまたは処理回路のような（これらに限定されない）任意タイプの計算回路を意味する。

電子アセンブリ４へ組み込める他のタイプの回路には、特注回路、アプリケーション特定集積回路（ＡＳＩＣ）またはセルラー電話、ページャ、ポータブルコンピュータ、双方向無線装置及び同様な電子システムのような無線装置に用いる１またはそれ以上の回路（通信回路７）のようなものがある。ＩＣは他の任意タイプの機能を有することができる。

電子システム１には外部回路１０があり、この外部回路はランダムアクセスメモリ（ＲＡＭ）のようなメインメモリ１２、１またはそれ以上のハードディスクドライブ１４及び／またはフロッピーディスク、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）などのような着脱自在のメディアを扱う１またはそれ以上の駆動装置のような特定用途に適した１またはそれ以上のメモリ装置を含むことができる。

電子システム１はまた、ディスプレイ装置８、スピーカ９、キーボード及び／またはコントローラ２０（マウス、トラックボール、ゲームコントローラ、音声認識装置を含む）またはユーザーが電子システム１に情報を入力しそのシステムから情報を受けることができる他の任意の装置を含むことができる。

図２は、ダイ５０がＩＣパッケージ基板６０上に装着され、この基板６０がプリント基板（ＰＣＢ）７０上に装着された従来技術の電子パッケージの断面図である。当業者であればわかるように、ダイ５０は、その底面の周辺部近くの数列の端子またはランドで終端する複数の信号導体（図示せず）を有する。これらのランドは、半田バンプまたは半田ボール５６のような適当な接続手段により基板６０上の対応ランドまたは信号ノード（図示せず）に結合することが可能である。

ダイ５０は、その中央領域のランドで終端する複数の電源導体及びアース導体（図示せず）を有する。これらのランドは、半田ボール５４のような適当な接続手段により基板６０上の対応ランド（図示せず）と結合可能である。

ＩＣパッケージ基板６０は、その上側表面上の複数の信号及び電源ランド（図示せず）と、その下側表面上の複数の信号及び電源ランド６４とを有する。ＩＣパッケージ基板６０のランド６４は、半田ボールまたはバンプ６７を介してＰＣＢ７０の対応ランド７２に結合されている。ＰＣＢ７０は、別の基板または他の実装構造に固着するためのランド７４をオプションとしてその下側表面上に備えるようにしてもよい。

図３は、ＩＣパッケージ基板の一部８０の従来技術のダイボンディング領域８２を示す上面図である。ダイボンディング領域８２は、破線８１で示す内部領域との境界を有する。

ダイボンディング領域８２は、ＩＣダイの対応バンプ（図示せず）が半田付けされた端子またはバンプ８４、８６、８８を有する。バンプ８４、８６は通常、信号ノードであり、バンプ８８は通常、電源ノードである。バンプ８４、８６、８８を円形または卵形で示したが、正方形または矩形でもよい。

ダイボンディング領域８２の周辺部から一列目及び２列目のバンプ８４は、基板構造内の他のトレースと接続するためにダイボンディング領域８２から延びるまたは「脱出する」トレース９０に物理的及び電気的に接続されている。

図３に示すバンプ８４、８６、８８のパターンを、１つの方向に延びておれば「面心正方形」パターンまたは「面心長方形（細長ければ）」パターンと呼ぶ。

現在のＩＣ基板設計ルールは、バンプ８４、８６、８８のサイズ、トレース９０の幅、隣接するトレース９０の間隔及びトレース９０とバンプ（トレース９０が接続されるバンプ以外）の間隔の最小寸法を特定している。

ダイボンディング領域８２の周辺部から３列目のバンプであるバンプ８６は、図３に示すＩＣ基板の一部の層の直下の１またはそれ以上の層のトレース（図示せず）に接続されている。バンプ８６は、ビア、例えば、１つの層のトレースを他の層のトレースと相互接続する他の導電要素を介してかかるトレースに接続することができる。

図３から、入力信号バンプの従来技術の面心正方形パターンは脱出密度を制限することがわかる。バンプ８４、８６、８８はダイボンディング領域８２の端縁８１に平行なまっすぐな列に並んでいるため、脱出密度（即ち、端縁８１における隣接トレース９０の間隔）は、トレースがその間を通過しなければならないバンプ（例えば、端縁８１に最も近い列のバンプ８４）の最小幅による制約を受ける。

図４は、本発明の一実施例によるＩＣパッケージ基板のダイボンディング領域１０５の上層の一部１００を示す上面図である。図４において、破線１０１の上方領域はダイボンディング領域１０５の内側にあり、破線１０１の下方領域はダイボンディング１０５の外側にある。図４に示す基板は多層基板であるが、本発明の実施例は単層基板上で実現することも可能である。

実質的に同一であるトレースパターンの２つの群１０２、１０４は互いに隣接している。しかしながら、ダイボンディング領域１０５の任意の辺は、特に数百または数千のバンプを有するダイをボンディングするために３以上の群より成ることがわかるであろう。

各群１０２または１０４は、対応トレース１１３が結合されたジグザグパターンの端子またはバンプ１１２より成る。図４に示すように、各群１０２または１０４はトレース１１５に結合された別のジグザグパターンのバンプ１１４を含むことができる。そのパターンのバンプ１１４はバンプ１１２と実質的に平行である。

図４からわかるように、ジグザグパターンの入力信号バンプは、図３に示す面心長方形パターンのバンプより脱出密度を格段に高くできることがわかる。図４に示す実施例のバンプ１１２及び１１４はダイボンディング領域１０５の端縁１０１に平行にまっすぐ配列されていないため、脱出密度（即ち、端縁８１おける隣接トレース９０の間隔）は、その間をトレースが通過しなければならないバンプ、例えば、端縁１０１に最も近いバンプ１１２の列の最小幅による制約をもはや受けない。

バンプ１１２の幾何学的パターンは端縁１０１に平行な線上に配置されていないため、トレース１１５はバンプ１１２間を、バンプ１１２から最小距離のところ、またはその距離より離れたところで通過することができる。さらに重要なことは、トレース１１５は、端縁１０１に沿う信号バンプの幅により制約される間隔ではなくて、２つの連続するトレースの対応端縁部間の最小ピッチまたは距離（即ち、トレース幅にトレース間隔を加算した値）ほど小さくできる間隔で端縁１０１を脱出することができる。従って、図４の実施例の脱出密度は、図３に示す従来技術の構成のような従来技術のパッケージよりも有意に大きくすることが可能である。同じ理由により、図５−８に示すさらに別の実施例は、従来技術のパッケージに脱出密度の点で有意な改良を加えたものである。

個々のトレース１１３及び１１５は、バンプ１１２または１１４から延びてダイボンディング領域１０５の端縁１０１を脱出するために任意適当な形状を有する。本発明の実施例は、図４のような個々のトレース１１３及び１１５の特定の形状に限定されない。

各群１０２または１０４は、さらに別のジグザグパターンのバンプ１３２及び１３４を備えるようにしてもよい。バンプ１３２及び１３４のこれらのパターンは、バンプ１１２及び１１４のパターンと実質的に平行にしてもよい。バンプ１３２及び１３４は基板の後に続く層のためのものである。各バンプ１３２、１３４はそれぞれ関連のビア１３３または１３５に電気的に結合されている。ビア１３３及び１３５はマイクロビアでよく、それらはレーザー穿孔のような任意適当な方法で形成可能である。ビア１３３及び１３５は、基板の最上層の直下の１またはそれ以上の層のトレースと結合するために最上層を貫通する。これを図５に示し、以下に説明する。

図５は、図４に示す実施例によるＩＣパッケージ基板のダイボンディング領域１０５（図４）の層１１０の一部１５０を示す上面図である。図５において、破線１０１の上方領域はダイボンディング領域１０５（図４）の内側で直下にあり、破線１０１の下方領域はダイボンディング１０５（図４）の外側で直下にある。

実質的に同じトレースパターンの２つの群１５２及び１５４は互いに隣り合っている。しかしながら、数百または数千のバンプを有するダイをボンディングするには３以上の群を並置すればよいことがわかるであろう。

各群１５２または１５４は、対応トレース１６３が結合されたジグザグパターンのビア１３３を有する。各群１５２または１５４は、トレース１６５に結合された別のジグザグパターンのビア１３５を備えることができる。ビア１３３のパターンは、ビア１３５のパターンと実質的に平行である。ビア１３３及び１３５は、図４に示す同一参照番号のビアと同一である。ビア１３３及び１３５は、図５に示す層で終端させるかまたは他の層のトレースまたは他の回路ノードに結合することができる。

図６は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域２０５の一部２００を示す上面図である。図６において、破線２０１の上方領域はダイボンディング２０５の内側にあり、破線２０１の下方領域はダイボンディング領域２０５の外側にある。

実質的に同じトレースパターンの２つの群２０２及び２０４は互いに隣接している（群２０４は一部のみを示す）。しかしながら、特に数百または数千のバンプを有するダイをボンディングするには３つ以上の群を並置すればよいことがわかるであろう。

各群２０２または２０４は、対応トレース２１３が結合されたうねりパターンのバンプ２１２を有する。各群２０２または２０４は、トレース２１５に結合された別のうねりパターンのバンプ２１４を含むようにしてもよい。バンプ２１４のパターンはバンプ２１２のパターンと実質的に平行である。

ダイボンディング領域２０５は、図４及び５の実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の列のうねりバンプ（図示せず）を含むようにしてもよい。

図７は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域３０５の一部３００を示す上面図である。この実施例において、群３０６で表わされる面心長方形パターンは群３０２及び３０４で表わされる１またはそれ以上の波形パターンに組み合わされている。

面心長方形パターン３０６は、端縁３０３の内側においてトレース３３３が結合された一列のバンプ３３２を有する。面心長方形パターン３０６はさらに、トレース３３５が結合された一列のバンプ３３４を有する。

各波形パターン３０２または３０４は、端縁３０１の内側においてトレース３１３が結合された波形パターンのバンプ３１２を有する。各群３０２または３０４はさらに、トレース３１５が結合された別の波形パターンのバンプ３１４を備えるようにしてもよい。バンプ３１４のパターンをバンプ３１２のパターンに実質的に平行にすることができる。

波形パターン３０２及び３０４を一対の反復する非対称的な「鋸歯状」パターンとして示すが、任意の数または任意の組み合わせの１またはそれ以上のパターン３０２または３０４として形成できる。波形パターン３０２、３０４をバンプが右上方へ傾斜するものとして示すが、それらと鏡像関係に左上方へ傾斜するパターン、即ち逆パターンにしてもよい。さらに、逆にした波形パターンと逆にしない波形パターンの両方を備えた種々の組み合わせのバンプパターンを用いることも可能である。

図７の２つの異なるバンプパターンの組み合わせは面心長方形パターンと波形パターンとを組み合わせたものであるが、本願に示すバンプパターンの任意の組み合わせを含む他の多数のバンプパターンの組み合わせを使用可能である。さらに、図７の実施例はダイボンディング領域の２つの異なる辺に異なるバンプパターンを提供するが、他の実施例では、３以上の異なるバンプパターンを使用することができる。さらに、ダイボンディング領域の同一端縁に沿って２またはそれ以上のバンプパターンを用いることも可能である。

ダイボンディング領域３０５は、図４及び５に示す実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の面心長方形パターン及び／または波形パターン（図示せず）を備えるようにしてもよい。

図８は、本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域３５５の一部３５０を示す上面図である。図８において破線３５１の上方領域はダイボンディング領域３５５の内側にあり、破線３５１の下方領域はダイボンディング領域３５５の外側にある。

実質的に同一トレースパターンの２つの群３５２及び３５４は互いに隣接している。しかしながら、特に数百または数千のバンプを有するダイに結合するには３以上の群を並置すればよいことがわかるであろう。

各群３５２及び３５４は、対応トレース３６２が結合された垂直スタックパターンのバンプ３６０を有する。群３５２及び３５４はトレース３６２がバンプ３６０の右側に結合されるバンプ３６０の垂直スタックパターンを示すが、図示のものを鏡像関係にまたは逆パターンになるように、トレース３６２をバンプ３６０の左側に結合してもよい。さらに、逆にしたまたは逆にしない垂直スタックパターンの両方を有する垂直スタックパターンの組み合わせを用いてもよい。逆にした垂直スタックパターンと逆にしない垂直スタックパターンの組み合わせをダイボンディング領域３５５の一方の端縁に沿って使用するか、またはダイボンディング領域３５５の２以上の端縁に設けることが可能である。

ダイボンディング領域３５５は、図４及び５に示す実施例と同様に、ＩＣ基板の１またはそれ以上の別の層に結合可能な別の領域の垂直スタックパターン（図示せず）を備えるようにしてもよい。

図４−８に示す実施例をＩＣ基板に結合されたＩＣダイに関連して説明したが、本発明はＩＣダイのＩＣ基板への結合に限定されない。本発明は、トレースの脱出密度を増加することが望ましい任意の電子パッケージに実施可能である。例えば、本発明の教示は、ＰＣＢまたはマザーボードのような基板もしくは他の任意タイプの実装部材へのＩＣ基板の結合に利用することができる。本発明はまた、ＩＣダイをランドグリッドアレイ（ＬＧＡ）、ピングリッドアレイ（ＰＧＡ）またはチップスケールパッケージ（ＣＳＰ）基板などへの結合に利用することができる。

図９は、理想化されたバンプパターンの最大トレース脱出密度を定義するために本願で使用されるＩＣパッケージ基板のダイボンディング領域の一部３７０を示す上面図である。図９のバンプパターンは、トレース幅及びトレース間隔だけによる制約を受けるため、脱出密度が主としてバンプパッドの寸法により制約される構成について最大のトレース脱出密度を与える。現在の寸法設計ルールの下では、トレース幅とトレース間隔はバンプパッドの寸法よりも小さい。

第１の垂直スタックパターンは、垂直に整列したバンプ３７１より成る。各バンプ３７１はそれぞれトレース３８１−３８６に結合されている。トレース３８１−３８６は、この図では、ダイボンディング領域の下方端縁（破線３８０で表す）から下方に脱出する。図９は、バンプ３７３及びトレース３９１より成る第２の垂直スタックパターンを一部だけ示す。

下式（１）は、特定のバンプ幅Ｂｗ、最小トレース幅Ｔｗ及び最小トレース間隔Ｔｓが与えられた場合の単一のトレース延伸層のダイ端縁に沿う特定トレースパターンのＮ個のトレースのトレース脱出密度ＴＥＤ（即ち、単位距離当たりの脱出トレース数）を定義する。

式（１） ＴＥＤ＝Ｎ／［Ｂｗ＊Ｎ＋Ｔｗ＊Ｎ＋Ｔｓ＊（Ｎ＋１）］＝Ｎ／Ｄ
バンプ幅Ｂｗは、矢印３７５の先端間距離により表されるダイの端縁へのバンプ３７１の投影である。Ｔｗは、矢印３７７の先端間距離により表されるトレース幅である。Ｔｓは、矢印３７９の先端間距離により表されるトレース間隔である。Ｄは、トレースパターンのバンプ３７１の左側端縁部から隣接するトレースパターン３７３の左側端縁部までの距離３９０により表されるダイ端縁へのトレースパターンの所与の投影である。

上述したようにトレース「ピッチ」は２つの連続するトレースの対応する端縁間の距離（即ち、トレース幅とトレース間隔の加算値）であり、Ｔｗ＋Ｔｓに等しい。トレース脱出密度の数学的または幾何学的限界は、トレース脱出密度（例えば、ミリメートル当たりの測定値）がピッチの逆数（例えば、ミクロンで与えられる）に等しい時に生じる。例えば、ピッチが４０ミクロンであれば、最大トレース脱出密度は１／４０である（または１ミリメートル当たり２５本のトレース）。

本発明の有意な利点は、バンプパッドの寸法の影響が最小限に抑えられる、またはゼロになる任意の実施例により最大トレース脱出密度を実現できることである。これは、図４−９に示すような実施例で達成可能である。

基板の形成及び／または集積回路の実装を行うための幾つかの方法について説明する。

図１０は、本発明の別の実施例に従って、基板を形成し、所望であればＩＣダイまたはＩＣパッケージを基板に実装する方法を示す流れ図である。

４０２において、複数のトレースを基板の表面上に形成する。これらのトレースは少なくとも所定の幅と所定の間隔とを有する。

４０４において、複数のランド（「端子」、「パッド」、「バンプ」または「バンプパッド」とも呼ぶ）を基板の表面上に形成する。各ランドは複数のトレースのうち対応する１つのトレースに結合されている。各ランドは、少なくとも所定のサイズ（一般的に、ダイボンディング領域の端縁に平行なランドの寸法を言う）を有する。複数のランドは、ランドのサイズの制約及びトレース幅及び間隔による制約を受けながらランド密度を最大にする幾何学的パターンに形成される。複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びかかるパターンの任意の組み合わせのような多数のパターンに形成可能である。さらに、上述したように、上記バンプパターンのうち任意の１つまたはそれ以上のパターンを、所与のダイボンディング領域につき１またはそれ以上の他のバンプパターンと組み合わせることができる。

４０６（オプションとしての実施例）において、ＩＣのランドを半田のような任意適当な導電材料により基板の表面上の対応ランドに結合する。ＩＣは実装されていないダイでも実装済みのＩＣの何れでもよい。この方法は４０８で終了する。

図１１Ａ及び１１Ｂは、両方で、本発明の別の実施例に従って多層基板を形成し、所望であればＩＣダイまたはＩＣパッケージをその基板に実装する方法を説明するための流れ図を構成する。その方法は５００でスタートする。

５０２において、多層基板の第１の層（例えば、下方の層）につき、第１の複数のトレースを形成する。これらのトレースは少なくとも所定の幅を有し、また所定の間隔も有する。

５０４において、多層基板の第２の層（例えば、上方の層）につき、第２の複数のトレースを形成する。これらのトレースは少なくとも所定の幅を有し、また所定の間隔も有する。

５０６において、第１及び第２の層につき複数のビアを形成する。ビアは第１の複数のトレースのうちのトレースを第２の複数のトレースのうちのトレースに結合する。各ビアは、少なくとも所定のサイズ（一般的に、ダイボンディング領域の端縁に平行なビアの寸法を言う）を有する。

５０８において、第２の層につき第１の複数のランドを形成する。これらのランドはそれぞれ第２の層の複数のトレースのうち対応トレースに結合される。これらのランドはそれぞれ所定のサイズを有する。第１の複数のランドは、ランドのサイズ及び第２の層のトレース幅及び間隔による制約を受けながら第１の複数のランドの密度を最大にする幾何学的パターンに形成される。第１の複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びかかるパターンの任意の組み合わせのような多数の異なるパターンで形成可能である。さらに、上述したように、上記バンプパターンのうち任意の１つまたはそれ以上を、任意所与のダイボンディング領域について１またはそれ以上のバンプパターンと組み合わせることができる。

５１０において、第２の層につき、第２の複数のランドを形成する。これらのランドはそれぞれ、第１の層の複数のトレースのうち対応トレースへ対応ビアを介して結合される。第２の複数のランドを、ビアサイズだけでなく第１の層のトレース幅及び間隔により制約を受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成する。

５１２（オプションとしての実施例）では、ＩＣのランドを基板の第２の層上の対応ランドに結合する。ＩＣは実装済みまたは未実装のダイの何れかでよい。この方法は５１４で終了する。

図１０、１１Ａ及び１１Ｂに示す方法に関連して上述したステップは、本願に説明したものとは異なる順序で実行可能である。また、これらの方法の終了ブロックを示したが、連続して実行することもできる。

結論

本発明は、トレース脱出密度を最大にする、幾つかの異なる実施例による高密度配線構造を有する電子パッケージ及びその製造方法を提供する。トレース密度がピッチの逆数の幾何学的限界に到達できる実施例について説明した。本発明の高密度配線構造を組み込んだＩＣパッケージ及び／またはＰＣＢは、物理的寸法が小さく、高い電子的性能を備えているため、市場での魅力が高い。さらに、本発明は、ただ基板上のトレース脱出密度を適当な値にするためにＩＣダイのサイズの増加を最小限に抑えるものである。また、本発明では、高密度配線端子を有するＩＣを収容するためにさらに別の層を有する基板を提供する必要性が減少するため、設計及び製造コストが軽減される。

上述したように、本発明は、電子パッケージ基板、電子パッケージ、電子システム、データ処理システム、パッケージ基板の形成方法及び基板上へのＩＣの実装方法を含む多数の異なる実施例を有する。他の実施例も当業者に容易に明らかになるであろう。特定の実装条件に適合させるために、素子、材料、幾何学的形状、寸法及びステップの順序を変更することが可能である。

例えば、信号トレースが周辺部の周りに設けられ、電源トレースがダイの中心部に設けられたＩＣの実施例を示したが、本発明は、信号トレース及び電源トレースがダイの任意の場所に設けられる実施例にも等しく利用できる。さらに、本発明は、任意タイプの機能を有するトレースの脱出密度の改善に利用可能であり、入出力信号を運ぶトレースの脱出密度の改善に限定されない。

さらに、本発明は、ボールグリッドアレイ（ＢＧＡ）パッケージへの使用に限定されると解釈すべきではなく、本発明の上述した特徴による利点が得られる、例えば、ピングリッドアレイ（ＰＧＡ）、ランドグリッドアレイ（ＬＧＡ）、チップスケールパッケージ（ＣＳＰ）などの他の任意タイプのＩＣ実装方法に用いることができる。

本明細書中の用語「ダイボンディング領域」は、未実装のＩＣダイを結合可能なＩＣ基板の領域を定義するだけでなく、実装済みＩＣのような電子パッケージを結合できるＰＣＢのような高レベルパッケージを包含する意味を有する。

本発明は、任意特定のタイプの基板またはＩＣまたはＩＣパッケージを基板に結合する任意特定の方法に限定されるものと解釈すべきでない。

個々のバンプ及びビアの形状または横断面は、正方形、矩形、円形、八角形、六角形などのような幾何学的形状を有することが可能であり、それらは任意タイプの不規則な幾何学的形状でも良い。本発明は、トレース幅がトレース間隔よりも小さいか、それに等しいか、もしくはそれより大きいトレースパターンに用いることが可能である。

用語「上方」及び「下方」は、相対的な言葉として理解すべきであり、本発明の範囲は図示説明したものを反転した構造の対応要素を含むものと理解されたい。

材料、幾何学的形状及び組み立て作業の上述した選択は、電子パッケージの性能を最適化するために当業者により全てを変更することができる。本発明の特定の実施例は、その構成要素の配向、サイズ、数及び組成について高い融通性を有する。本発明の種々の実施例は、種々の幾何学的構成の基板の端子またはランドのうち任意の１つまたはそれ以上により実現することにより、本発明の利点を得ることができる。

図１乃至８は、説明の目的のための単なる表示に過ぎず、実尺ではない。ある特定の部分を誇張し他を縮小した場合がある。図１及び４は、当業者により理解し適当に実施可能な本発明の種々の実施例を示すように意図されている。

本発明の特定の実施例を図示説明したが、当業者であれば、同一目的を得るための構成を図示の特定の実施例に置き換え可能であることがわかるであろう。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は特許請求の範囲及びその均等物によってのみ限定されるべきであることが明らかである。

本発明の一実施例による高密度配線構造を備えた少なくとも１つの電子パッケージを組み込んだ電子システムを示すブロック図である。 プリント基板（ＰＣＢ）に実装されるＩＣパッケージ基板上に実装されたダイより成る従来技術の電子パッケージを示す断面図である。 ＩＣパッケージ基板の一部の従来技術のダイボンディング領域を示す上面図である。 本発明の一実施例によるＩＣパッケージ基板のダイボンディング領域の最上層の一部を示す上面図である。 図４に示す本発明の実施例によるＩＣパッケージのダイボンディング領域直下の層の一部を示す上面図である。 本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域の一部を示す上面図である。 本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域の一部を示す上面図である。 本発明の別の実施例によるＩＣパッケージ基板のダイボンディング領域の一部を示す上面図である。 理想化されたバンプパターンの最大トレース脱出密度を定義するためのＩＣパッケージ基板のダイボンディング領域の一部を示す上面図である。 本発明の別の実施例に従って基板を形成し、そして／またはＩＣダイまたはＩＣパッケージを基板上に実装する方法を説明する流れ図である。 本発明の別の実施例に従って、多層基板を形成し、そして／またはＩＣダイまたはＩＣパッケージを基板上に実装する方法を説明する流れ図である。 本発明の別の実施例に従って、多層基板を形成し、そして／またはＩＣダイまたはＩＣパッケージを基板上に実装する方法を説明する流れ図である。

Claims (35)

1. 第１の高密度のランドを有する集積回路（ＩＣ）を実装する基板であって、
   その表面上に、第２の高密度のランドが、個々のランドのサイズ及びランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されているＩＣ実装基板。
2. 第２の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは基板のトレース幅、Ｔｓは基板のトレース間隔である請求項１の基板。
3. 第２の高密度のランドはジグザグの複数列として形成されている請求項１の基板。
4. ジグザグの複数の列は実質的に平行である請求項３の基板。
5. 第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１の基板。
6. 第２の高密度のランドは、面心長方形パターンと、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンとの組み合わせより成るパターンに形成されている請求項１の基板。
7. 第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
   第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
   第１の複数のランドを第２の複数のランドに結合する要素とより成る電子パッケージ。
8. 第２の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは基板のトレース幅、Ｔｓは基板のトレース間隔である請求項７の電子パッケージ。
9. 第２の高密度のランドはジグザグの複数列として基板表面の周辺部に形成されている請求項７の電子パッケージ。
10. 第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項７の電子パッケージ。
11. ＩＣは未実装のダイである請求項７の電子パッケージ。
12. ＩＣは実装済のダイである請求項７の電子パッケージ
13. 第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
    第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
    第１の複数のランドを第２の複数のランドに結合する要素とより成る少なくと１つの電子パッケージを有する電子システム。
14. 第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１３の電子システム。
15. ＩＣは未実装のダイである請求項１３の電子システム。
16. データ処理システムであって、
    データ処理システムのコンポーネントを結合するバスと、
    バスに結合されたディスプレイと、
    バスに結合されたメモリと、
    バスに結合され、少なくとも１つの電子パッケージを含むプロセッサとより成り、
    少なくとも１つの電子パッケージは、
    第１の高密度のランドを含む第１の複数のランドが１つの表面上にある集積回路（ＩＣ）と、
    第２の高密度のランドを含む第２の複数のランドが１つの表面上にある基板であって、第２の高密度のランドがそのサイズ及び第２の高密度のランドに結合された基板のトレース幅及びトレース間隔による制約を受けながら第２の高密度のランドの密度を最大にする幾何学的パターンに形成されている基板と、
    第１の複数のランドを第２の複数のランドに結合する要素とより成るデータ処理システム。
17. 第２の高密度のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成されている請求項１６のデータ処理システム。
18. ＩＣは未実装のダイである請求項１６のデータ処理システム。
19. 基板の表面上に、少なくとも所定の幅と所定の間隔を有する複数のトレースを形成し、
    基板の表面上に、各々が複数のトレースのうちの対応する１つのトレースに結合され、少なくとも所定のサイズを有する複数のランドを、ランドのサイズ及びトレース幅及び間隔により制約を受けながらランドの密度を最大にする幾何学的パターンで形成するステップより成る方法。
20. 複数のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗはトレース幅、Ｔｓはトレース間隔である請求項１９の方法。
21. 複数のランドはジグザグの複数列として形成されている請求項１９の方法。
22. ジグザグの複数の列は実質的に平行である請求項２１の方法。
23. 複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成される請求項１９の方法。
24. 複数のランドは、面心長方形パターンと、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンとの組み合わせより成るパターンに形成される請求項１９の方法。
25. 複数の層より成る基板を形成する方法であって、
    第１の層につき、少なくとも所定の幅と所定の間隔を有する第１の複数のトレースを形成し、
    第２の層につき、少なくとも所定の幅と所定の間隔を有する第２の複数のトレースを形成し、
    第１及び第２の層につき、第１の複数のトレースを第２の複数のトレースに結合する複数のビアを形成し、
    第２の層につき、各々が第２の層の複数のトレースのうち対応のトレースに結合され、少なくとも所定のサイズを有する第１の複数のランドを、ランドのサイズ及び第２の層のトレース幅及び間隔による制約を受けながら第１の複数のランドの密度を最大にする幾何学的パターンに形成するステップより成る基板の形成方法。
26. 各ビアは少なくとも所定のサイズを有し、さらに
    第２の層につき、各々が第１の層の複数のトレースのうち対応のトレースに結合される第２の複数のランドを、第１の層のトレース幅及び間隔による制約を受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成するステップを含む請求項２５の方法。
27. 第２の複数のランドを、ビアのサイズによる制約をさらに受けながら第２の複数のランドの密度を最大にする幾何学的パターンに形成する請求項２６の方法。
28. 第１の高密度のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗは第２の層のトレース幅、Ｔｓは第２の層のトレース間隔である請求項２５の方法。
29. 第１の高密度のランドはジグザグの複数列として形成されている請求項２５の方法。
30. ジグザグの複数の列は実質的に平行である請求項２９の方法。
31. 第１の複数のランドは、ジグザグパターン、波形パターン、うねりパターン、垂直スタックパターン及びジグザグパターン、波形パターン、うねりパターン、垂直スタックパターンの任意の組み合わせより成る群から選択されるパターンに形成される請求項２５の方法。
32. 基板の表面上のランドのサイズ及びランドに結合されるトレースの幅及び間隔による制約を受けながらランドの密度を最大にする幾何学的パターンにかかるランドを形成し、
    集積回路（ＩＣ）上のランドを基板の表面上の対応ランドに結合するステップより成る方法。
33. 複数のランドの密度は（Ｔｗ＋Ｔｓ）の逆数に等しく、Ｔｗはトレース幅、Ｔｓはトレース間隔である請求項３２の方法。
34. ＩＣは未実装のダイである請求項３２の方法。
35. ＩＣは実装済のダイである請求項３２の方法。

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