JP2014103255A - 多層配線基板、及びその製造方法 - Google Patents

多層配線基板、及びその製造方法 Download PDF

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Abstract

【課題】抵抗値のばらつきを抑制することができる多層配線基板の製造方法、及び多層配線基板を提供すること
【解決手段】本発明にかかる製造方法は、最表層の配線層に複数の抵抗体が形成された多層配線基板の製造方法であって、抵抗体薄膜１０３を形成するステップと、抵抗体薄膜１０３の抵抗分布を測定するステップと、抵抗分布に応じて、複数の抵抗体の抵抗体幅調整率を算出するステップと、抵抗体幅調整率に応じたパターン幅を有する保護膜１０４のパターンを、抵抗体薄膜１０３の上に形成するステップと、保護膜１０４から露出した部分の抵抗体薄膜１０３の上にメッキ膜１０６のパターンを形成するステップと、メッキ膜１０６及び保護膜１０４から露出している抵抗体薄膜１０３をエッチングすることで、抵抗体薄膜１０３をパターニングするステップと、を備えたものである。
【選択図】図１０

Description

本発明は、多層配線基板、及びその製造方法に関する。
半導体デバイス等の検査には、プローブカードが用いられている。例えば、プローブカードに設けられた複数のプローブが半導体デバイスの電極（パッド）に接触することで、テスターからの電源等を半導体デバイスに供給することができる。
プローブカードにおいて多層配線基板を有するものが開示されている（特許文献１）。特許文献１のプローブカードは、セラミック基板を含みかつ、複数の給電路を有している。そして、セラミック基板では、発熱体を有する第１の層と導電路を有する第２の層とが積層されている。
特開２０１０−１５１４９７号公報
このようなプローブカードにおいて、インピーダンスマッチング等のために、所定の抵抗値を持つ抵抗体が用いられることがある。プローブカードに用いられる多層配線基板に抵抗体を形成する場合、抵抗値の面内ばらつきが規格値以下にしたいという要求がある。しかしながら、抵抗値のばらつきが規格値を満足しないことがあるという問題点がある。
本発明は、上記の課題に鑑みてなされたものであり、抵抗値のばらつきを抑制することができる多層配線基板の製造方法、及び多層配線基板を提供することを目的とする。
本発明の一態様に係る多層配線基板の製造方法は、複数の配線層を備え、最表層の配線層に複数の抵抗体が形成された多層配線基板の製造方法であって、抵抗体薄膜を形成するステップと、前記抵抗体薄膜の抵抗分布を測定するステップと、前記抵抗分布に応じて、前記複数の抵抗体の抵抗体幅調整率を算出するステップと、前記抵抗体幅調整率に応じたパターン幅を有する保護膜のパターンを、前記抵抗体薄膜の上に形成するステップと、前記保護膜から露出した部分の前記抵抗体薄膜の上にメッキ膜のパターンを形成するステップと、前記メッキ膜及び前記保護膜から露出している前記抵抗体薄膜をエッチングすることで、前記抵抗体薄膜をパターニングするステップと、を備えたものである。
上記の製造方法において、前記メッキ膜のパターンを形成するステップでは、前記保護膜及び前記抵抗体薄膜の上にレジストパターンを形成し、前記レジストパターンの開口部に前記メッキ膜を形成していてもよい。
上記の製造方法において、前記保護膜の直下の前記抵抗体薄膜が、前記抵抗体薄膜のシート抵抗分布に応じたパターン幅となっていてもよい。
上記の製造方法において、前記抵抗体薄膜の膜厚分布によるシート抵抗値のばらつきを打ち消すように、前記抵抗体幅調整率が前記抵抗体薄膜のパターン幅を調整していてもよい。
上記の製造方法において、前記保護膜と前記保護膜の直下の前記抵抗体薄膜とのパターンエッジがほぼ一致していてもよい。
上記の製造方法において、前記保護膜のパターンを形成するステップでは、前記抵抗体薄膜の上に前記保護膜となる感光性樹脂膜を形成し、前記感光性樹脂膜を直接描画露光するようにしてもよい。
本発明の一態様に係る多層配線基板、複数の配線層を備え、最表層の配線層に複数の抵抗体が形成された多層配線基板であって、抵抗体薄膜のパターンと、前記抵抗体薄膜のパターン上に配置された保護膜と、前記抵抗体薄膜上において、前記保護膜が形成された部分以外に配置されたメッキ膜と、を備え、前記保護膜の直下の前記抵抗体薄膜が、前記抵抗体薄膜のシート抵抗分布に応じたパターン幅となっているものである。
上記の多層配線基板において、前記抵抗体薄膜の膜厚分布によるシート抵抗値のばらつきを打ち消すようなパターン幅で前記抵抗体薄膜が形成されていてもよい。
上記の製造方法において、前記保護膜と前記保護膜の直下の前記抵抗体薄膜とのパターンエッジがほぼ一致していてもよい。
以上のように、本発明によれば、抵抗値のばらつきを抑制することができる多層配線基板の製造方法、及びプローブカードを提供することができる。
プローブカードを用いて試験装置の一例を示す図である。 プローブカードの最表層に設けられた抵抗体を模式的に示す平面図である。 抵抗体の構成を模式的に示す平面図である。 抵抗体の構成を模式的に示す断面図である。 抵抗体の構成を模式的に示す断面図である。 多層配線基板の製造工程を示す工程断面図である。 多層配線基板の製造工程を示す工程断面図である。 多層配線基板の製造工程を示す工程断面図である。 多層配線基板の製造工程を示す工程断面図である。 多層配線基板の製造工程を示す工程断面図である。
以下、本発明の実施の形態について図面を参照して説明する。以下の説明は、本発明の好適な実施の形態を示すものであって、本発明の範囲が以下の実施の形態に限定されるものではない。以下の説明において、同一の符号が付されたものは実質的に同様の内容を示している。
図１は、本実施の形態に係るプローブカードが用いられた試験装置の構成を示す図である。なお、以下の説明において、ＸＹＺの直交座標系を用いる。図１における上下方向（鉛直方向）がＺ方向となり、左右方向をＸ方向となり、紙背方向をＹ方向とする。しかし、それらの方向は、多数の接触子が配置されたプローブ基板及びプローブカードの姿勢に応じて異なる。
それゆえに、プローブカードは、これが試験装置に取り付けられた状態において、本発明でいう上下方向が、実際に、上下方向となる状態、上下逆となる状態、斜めの方向となる状態等、いずれの方向となる状態で使用してもよい。
図１を参照するに、試験装置１０は、円板状の半導体ウェハ１２を被検査体とし、ウェハ１２に形成された複数の集積回路を一回で又は複数回に分けて検査すなわち試験する。各集積回路は、パッド電極のような複数の電極（図示せず）を上面に有する。
試験装置１０は、プローブカード１６、テストヘッド２０、カードホルダ２２、カード制御部２４、ステージ制御部２６、テスター制御部２８を備えている。プローブカード１６は、板状の電気的接続装置であり、複数の接触子１４を備えている。テストヘッド２０は、プローブカード１６と電気的に接続される。検査ステージ１８には、ウェハ１２が載置される。カードホルダ２２は、プローブカード１６を保持するため、外周縁部においてプローブカード１６を受ける。
カード制御部２４は、検査ステージ１８に対するカードホルダ２２の高さ又は傾きを制御する。ステージ制御部２６は、カードホルダ２２に対する検査ステージ１８の位置を制御する。テスター制御部２８は、接触子１４に対する試験信号（すなわち、試験のために集積回路に供給する供給信号、供給信号に対する集積回路からの応答信号等の電気信号）の授受を行うべくテストヘッド２０を制御する。
図示の例では、各接触子１４は、クランク状の形状を有する板状のプローブを用いている。そのような接触子１４は、例えば、特開２００５-２０１８４４号公報等に記載されている公知のものである。
しかし、各接触子１４は、タングステン線のような金属細線から製作されたプローブ、フォトリソグラフィー技術と堆積技術とを用いて製作された板状のプローブ、ポリイミドのような電気絶縁シートの一方の面に複数の配線を形成し、それら配線の一部を接触子として用いるプローブ等、従来から公知のものであってもよい。
プローブカード１６は、平坦な下面を有する補強部材３４と、補強部材３４の下面に保持された円形平板状の配線基板３６と、配線基板３６の下面に配置された平板状の電気接続器３８と、電気接続器３８の下面に配置されたプローブ基板４０と、補強部材３４の上に配置された円板状のカバー４２とを含む。これらの部材３４〜４２は、複数のボルトにより分離可能に堅固に組み付けられている。
補強部材３４は、ステンレス板のような金属材料で製作されている。例えば、特開２００８−１４５２３８号公報に記載されているように、補強部材３４は、内方環状部と、外方環状部と、両環状部を連結する複数の連結部と、外方環状部から半径方向外方へ延びる複数の延長部と、内方環状部の内側に一体的に続く中央枠部とを有し、それらの部分の間が上下の両方向に開放する空間として作用する形状とすることができる。
また、例えば、特開２００８−１４５２３８号公報に記載されているように、補強部材３４の上側に補強部材３４の熱変形を抑制する環状の熱変形抑制部材を配置し、その熱変形抑制部材の上にカバー４２を配置してもよい。
配線基板３６は、図示の例では、ガラス入りエポキシ樹脂のような電気絶縁樹脂により円板状に製作されており、また接触子１４に対する試験信号の受け渡しに用いる複数の導電路すなわち内部配線（不図示）を有している。
配線基板３６の上面の環状周縁部には、テストヘッド２０に接続される多数のコネクタ４４が配置されている。各コネクタ４４は、内部配線に電気的に接続された複数の端子（図示せず）を有する。
補強部材３４と配線基板３６とは、補強部材３４の下面と配線基板３６の上面とを互いに当接させた状態に、複数のねじ部材（図示せず）により同軸的に結合されている。
電気接続器３８は、例えば、特開２００８−１４５２３８号公報に記載されている公知のものである。電気接続器３８は、電気絶縁性のピンホルダを上下方向に貫通して伸びるポゴピンのような公知の複数の接続ピン５０を備えており、配線基板３６の内部配線をそれぞれ接続ピン５０によりプローブ基板４０の、後に説明する導電路に電気的に接続している。
電気接続器３８は、ピンホルダの上面が配線基板３６の下面に当接された状態に、複数のねじ部材及び適宜な部材（いずれも図示せず）により、ピンホルダにおいて配線基板３６の下面に結合されている。
さらに、接続ピン５０のそれぞれは、その上端及び下端をスプリングにより離間させており、また上端を配線基板３６の内部配線の下端部に続く端子部（図示せず）に押圧されていると共に、下端をプローブ基板４０の上面に設けられた他の端子部に押圧されている。
プローブ基板４０は、図示の例では、ポリイミド樹脂のような電気絶縁性樹脂により形成されたフレキシブル多層シート５４を多層のセラミック基板５６の下面に設けた併用基板であり、また多層シート５４の下面に接触子１４を片持ち状に配置している。
多層シート５４は、複数の内部配線（図示せず）を内部に有すると共に、内部配線に電気的に接続された複数のプローブランド（図示せず）を下面に有する形状及び構造を有しており、またセラミック基板５６と一体的に形成されている。セラミック基板５６には、上下に貫通する貫通配線が形成されている。
各接触子１４は、その先端部（針先）を下方に突出させた状態に、半田のような導電性接合材による接合、レーザによる溶接等の手法により、前記したプローブランドに片持ち梁状に装着されている。
カードホルダ２２は、電気絶縁材料から製作されており、また内向きフランジのように、リング状の周縁部２２ａと、周縁部２２ａの下端部から内方へ伸びる上向きの段部２２ｂとを有している。段部２２ｂは、内向きフランジのようにリング状の形状を有しており、また配線基板３６の外周縁部の下側を受けている。
プローブカード１６は、配線基板３６の外周縁部が段部２２ｂに受けられて、プローブカード１６がテストヘッド２０の筐体の下側に位置するように、補強部材３４の延長部３４ｄ及び配線基板３６の外周縁部において、複数のねじ部材（図示せず）により、カードホルダ２２の段部２２ｂに取り付けられている。
カードホルダ２２は、検査ステージ１８に対するカードホルダ２２の傾きを変更するカード支持機構（図示せず）を介して、試験装置１０のフレーム又は筐体に取り付けられている。
前記したカード支持機構は、試験に先だって、特に１ロット分の試験又は１つのウェハ１２の試験に先だって、カード制御部２４により制御されて、検査ステージ１８に対するカードホルダ２２、ひいてはプローブカード１６の高さ又は傾きを変更する。これにより、プローブカード１６は、接触子１４の針先により形成される仮想的な針先面がチャックトップ７６に受けられたウェハ１２に対し、所定の高さ位置となるように、位置決められる。
上記のようなカード支持機構は、例えば、特開２００２−１４０４７号、特開２００７−１８３１９４号等の公報に記載されている。
検査ステージ１８は、ウェハ１２を解除可能に真空的に吸着するステージ、すなわち、チャックトップ７６と、チャックトップ７６を、プローブカード１６に対し、前後方向、左右方向及び上下方向に三次元的に移動させると共に、上下方向へ伸びるθ軸線の周りに角度的に回転移動させるチャックトップ移動機構７８とを備えている。
検査ステージ１８は、ステージ移動機構（図示せず）によりプローブカード１６に対し前後及び左右の方向へ移動される。これにより、検査ステージ１８は、ウェハ１２を試験する間は前後及び左右の方向への移動を防止されるが、試験すべき１ロット分のウェハ１２の交換のために、ステージ移動機構により前後及び左右の方向へ移動される。
また、検査ステージ１８は、１ロット分のウェハ１２の試験の間、１つのウェハ１２の試験を終了するたびに、試験すべきウェハ１２の交換のために、上記したステージ移動機構により前後及び左右の方向へ移動される。しかし、１ロット分のウェハ１２の試験の間、検査ステージ１を前後及び左右の方向へ移動させることなく、試験すべきウェハ１２を交換するようにしてもよい。
上記のようなステージ移動機構を設ける代わりに、チャックトップ移動機構７８におけるチャックトップ７６を前後方向及び左右方向へ移動させる機能を利用してもよい。
ウェハ１２の試験に先だって、チャックトップ移動機構７８は、ステージ制御部２６により制御されて、検査ステージ１８を、三次元的に移動させると共に、θ軸線の周りに角度的に回転移動させる。これにより、チャックトップ７６に受けられたウェハ１２は、これに設けられた集積回路の電極が接触子１４の針先に対向するように、位置決められる。
試験すべきウェハ１２の交換時、検査ステージ１８は、上記したステージ移動機構により前後及び左右の方向へ移動される前に、ウェハ１２が接触子１４に接触しない位置にチャックトップ７６がチャックトップ移動機構７８により下降された状態に維持される。
テストヘッド２０は、完成した複数の集積回路を配線基板のような支持基板に配置した複数の回路基板と、これら回路基板を収容するボックスとを備えた既知のものであり、プローブカード１６の上方に配置されている。
図示の例では、各回路基板の集積回路は、配線８０とコネクタ４４とを介して、配線基板３６の内部配線４６に電気的に接続されている。これにより、各回路基板の集積回路は、実際の試験時に、テスター制御部２８により制御されて、ウェハ１２の集積回路に対しプローブカード１６を介して試験信号を受け渡す。
ここで、上記した多層シート５４には、抵抗体が設けられている。抵抗体の構成について、図２を用いて説明する。図２は、多層シート５４に設けられた抵抗体の構成を示す平面図であり、接触子１４が設けられていない状態を示している。図２は、多層シート５４の接触子１４が設けられる面、すなわち、図１における下面を示している。
多層シート５４の表面には、複数の抵抗体１００が形成されている。抵抗体１００は、多層配線基板である多層シート５４の最表層の配線層に形成される。複数の抵抗体１００のパターンが多層シート５４に点在している。抵抗体１００は、インピーダンスをマッチングするために設けられている。したがって、抵抗体１００の抵抗値が所望の値になるように、抵抗体１００のパターンが形成される。そして、抵抗体１００は、メッキ膜などからなる配線に接続される。例えば、配線の端部近傍に、抵抗体１００が形成される。
ここで、抵抗体１００の構成について、図３を参照して説明する。図３は、抵抗体１００の構成を模式的に示す平面図である。図３に示すように、Ｙ方向を長手方向とする抵抗体１００の両側には、抵抗体電極部１００ｂが設けられている。抵抗体１００は、多層シート５４の最表層の配線に接続される。抵抗体１００は、抵抗体電極部１００ｂを介して配線と接続される。抵抗体電極部１００ｂがプローブランドとなってもよい。ここで、抵抗体１００の中心座標をＬ（ｘ、ｙ）とする。
図２に示したような複数の抵抗体１００において、抵抗値のばらつきが、所定の規格値に収まるように、抵抗体１００を形成する。例えば、基準抵抗値を４００Ωとして、製造公差が±２０％（３２０Ω〜４８０Ω）となるように複数の抵抗体１００を形成する。しかしながら、抵抗体薄膜の抵抗値の面内ばらつきが大きくなってしまうと、最終的に形成された抵抗体１００の抵抗値が所望の規格値を満たさなくなってしまう。そこで、抵抗体１００の幅Ｗを調整することで（図３参照）、抵抗体１００の抵抗値のばらつきを抑制している。
以下、抵抗値のばらつきを抑制する手法について、図４、及び図５を用いて説明する。図４、及び図５は、抵抗体１００の断面構造を示している。図４に示すように、抵抗体１００は、抵抗体薄膜１０３と保護膜１０４とを有している。抵抗体薄膜１０３の上には、保護膜１０４が配置されている。保護膜１０４は、抵抗体薄膜１０３と略同じ幅で形成されている。すなわち、抵抗体薄膜１０３のエッジと保護膜１０４のエッジが同じ位置となっている。
抵抗体薄膜１０３は、所定の比抵抗を有する導電体である。抵抗体薄膜１０３としては、例えば、Ｃｒ，ＮｉＰ、ＮｉＣｒ，ＮｉＢｍ、Ｎｉ，Ｔａ、ＴａＮ、Ｔｉ、ＴｉＯ又はこれらの合金材料を用いることができる。保護膜１０４は、ポリイミドなどの絶縁性の樹脂膜などである。
抵抗体薄膜１０３は、例えば、スパッタ法や蒸着法などによって形成される。なお、スパッタ法や蒸着法だけに限らず、無電解メッキ法、電界メッキ法、ナノペーストコーティング法、あるいは、それらの複合方法を用いて、抵抗体薄膜１０３を形成してもよい。抵抗体薄膜１０３の膜厚には面内ばらつきがある。すなわち、多層シート５４における位置（ＸＹ座標）によって、膜厚が異なってしまう。例えば、図４では、抵抗体薄膜１０３の膜厚が図５の抵抗体薄膜１０３よりも薄くなっている。抵抗体薄膜１０３が薄くなると、抵抗値が大きくなってしまう。
そこで、本実施の形態では、膜厚が薄い抵抗体薄膜１０３を、膜厚が厚い抵抗体薄膜１０３よりも幅広に形成している。すなわち、抵抗分布を均一にするため、多層シート５４上における位置に応じて、抵抗体薄膜１０３の幅を変えている。多層シート５４上における抵抗体１００のＸＹ座標に応じて、抵抗体薄膜１０３の幅を調整している。膜厚の違いによる抵抗値のばらつきを打ち消すように、抵抗体薄膜１０３のパターン幅を調整している。これにより、抵抗体薄膜１０３の断面積を一定にすることができるため、抵抗値の面内ばらつきを抑制することが可能になる。
次に、本実施の形態にかかる抵抗体１００の形成方法について、図６〜図１０を用いて説明する。図６〜図１０は、抵抗体１００の製造工程を示す工程断面図である。
図６に示すように、多層シート５４は、セラミック基板５６である基材１０１と、基材１０１の上に設けられた多層配線層１０２を有している。多層配線層１０２には、多層構造の内部配線１０７が形成されている。例えば、セラミック基板５６上に無機メタル層と有機絶縁層を積層していくことで多層シート５４が形成される。このような多層シート５４を用意する。抵抗体薄膜１０３を形成する前に、多層シート５４の表面に対してＩＢＥ（Ion Beam Etching）処理を行ってもよい。こうすることで、表層を粗い状態にすることができ、抵抗体薄膜１０３の密着性を向上することができる。
そして、多層配線層１０２の上に、図６に示すように、抵抗体薄膜１０３を形成する。抵抗体薄膜１０３は、上記のように、スパッタ法などを用いて形成される。抵抗体薄膜１０３は、多層シート５４のほぼ全面に形成される。そして、抵抗体薄膜１０３のシート抵抗分布を測定する。例えば、一定の間隔毎に、抵抗体薄膜１０３のシート抵抗測定を行う。すなわち、Ｘ方向、又はＹ方向の位置をずらしてシート抵抗を測定していき、抵抗体薄膜１０３のシート抵抗の２次元分布を測定する。
そして、抵抗体薄膜１０３のシート抵抗分布に基づいて、調整率Ｍを取得するための演算式を算出する。調整率Ｍは、抵抗体１００のパターン幅を調整するための値である。調整率Ｍを求める式は、例えば、以下の式（１）のように定義することができる。
Ｍ＝｜Ｘ｜×Ｂ＋｜Ｙ｜×Ｃ＋Ｒ×Ｄ＋Ｘ２×Ｅ＋Ｙ２×Ｆ＋Ａ ・・・（１）
ここで、Ｘ，Ｙは、Ｘ座標とＹ座標である。すなわち、｜Ｘ｜は抵抗体１００のＸ座標の絶対値、｜Ｙ｜は抵抗体１００のＹ座標の絶対値である。Ｘ２は抵抗体１００のＸ座標の２乗、Ｙ２は抵抗体１００のＹ座標の２乗である。Ｒは、原点Ｏから抵抗体１００の中心までの距離である。なお、抵抗体１００のＸＹ座標は、図２で示したように、抵抗体１００の中心座標としている。
Ａ、Ｂ、Ｃ、Ｄ、Ｅ，及びＦは任意の係数である。そして、シート抵抗値の測定結果を用いて、係数Ａ〜Ｆを算出する。例えば、シート抵抗値の測定データに基づいて、回帰分析を行うことで、係数Ａ〜Ｆを導出することができる。具体的には、式（１）におけるＭを（抵抗値）／（全抵抗値の平均値）とする回帰式として、シート抵抗測定値から係数Ａ〜Ｅを求める。ここでのＭは抵抗値幅を一定としたときの抵抗体薄膜１０３の抵抗値を示す値となる。回帰分析としては、例えば、最小二乗法を用いることができる。シート抵抗測定を行ったＸＹ座標とシート抵抗値データを式（１）に代入して、測定結果に対して最も誤差が小さくなる係数Ａ〜Ｅを求める。
このようにして、係数Ａ〜Ｅを求めた後、抵抗体１００を形成する位置のＸＹ座標を式（１）に代入して、抵抗体幅の調整率Ｍを求める。抵抗体１００のＸＹ座標に応じた、調整率Ｍを求めることができる。これにより、抵抗体１００毎に調整率Ｍが算出される。そして、調整率Ｍと抵抗体基準幅を用いて、抵抗体幅を算出する。ここでは、抵抗体幅＝調整率Ｍ×抵抗体基準幅とすることができる。抵抗体基準幅は、基準となる抵抗体１００のパターン幅である。そして、抵抗体基準幅を基準として、抵抗体幅が増減される。例えば、抵抗体基準幅が５５μｍであり、抵抗体幅の調整率Ｍが９７％の場合、抵抗体幅は５３．４μｍとなり、調整率Ｍが１０４％の場合、抵抗体幅は５７．２μｍとなる。
全ての抵抗体１００の調整率Ｍをそれぞれ算出して、抵抗体１００毎に抵抗体幅を調整するための全面割付データを得る。上記したように、抵抗体１００の膜厚が薄くなるとシート抵抗値が大きくなる。したがって、膜厚が基準膜厚よりも薄い抵抗体では、抵抗値が基準抵抗値より大きくなるため、調整率Ｍが大きくなる。したがって、抵抗体幅が基準抵抗体幅よりも大きくなる。一方、膜厚が基準膜厚よりも厚い抵抗体では、抵抗値が小さくなるため、調整率Ｍが小さくなる。したがって、抵抗体幅が基準抵抗体幅よりも小さくなる。こうすることで、抵抗体１００の抵抗値の面内ばらつきを小さくすることができる。すなわち、膜厚の違いによる抵抗値のばらつきを打ち消すように、抵抗体薄膜１０３の幅を調整している。抵抗体１００のシート抵抗分布に応じて、抵抗体幅を調整するための全面割付データを得ることができる。全面割付データは、それぞれ位置での調整率Ｍを有している。なお、係数Ａ〜Ｆ、及び調整率Ｍは、パーソナルコンピュータなどの演算処理装置によって算出される。演算処理装置が測定結果を用いて自動演算してもよい。
全面割付データを算出した後、抵抗体薄膜１０３の上に保護膜１０４のパターンを形成する（図７参照）。保護膜１０４としては、ポリイミド膜が用いられる。例えば、感光性樹脂であるポリイミドを多層シート５４の全面に塗布する。そして、コーティングされたポリイミド膜をオーブンなどで固めた後、直描露光を行う。ここでは、直描露光装置が、全面割付データに基づいて、保護膜１０４を露光する。そして、露光した保護膜１０４を現像すると、光が照射された部分の保護膜１０４が溶ける。こうすることで、図７に示すような、保護膜１０４のパターンが形成される。
保護膜１０４は、抵抗体１００を形成する位置に設けられる。ここで、抵抗体薄膜１０３の上に形成された複数の保護膜１０４のパターンは、それぞれ、調整率Ｍに応じたパターン幅を有している。すなわち、抵抗体薄膜１０３のパターン幅に応じたパターン幅を有する保護膜１０４のパターンが形成される。保護膜１０４は、抵抗体薄膜１０３の上であって、後述するメッキ膜１０６を形成しない部分に形成される。
次に、抵抗体薄膜１０３及び保護膜１０４の上にレジストパターン１０５を形成する（図８参照）。例えば、感光性樹脂であるレジストをスピンコートなどで塗布した後、直描装置で露光する。そして、レジストを現像すると図８に示すような、レジストパターン１０５が形成される。レジストパターン１０５の開口部１０５ａでは、抵抗体薄膜１０３が露出している。レジストパターン１０５は、配線を形成しない部分に形成されている。レジストパターン１０５は、保護膜１０４と抵抗体薄膜１０３上に直接形成されている。抵抗体１００を形成する位置では、レジストパターン１０５は、保護膜１０４上に直接形成される。
そして、レジストパターン１０５をマスクとして、最表層の配線となるメッキ膜１０６を形成する（図９参照）。メッキ膜１０６は、抵抗体薄膜１０３の上に直接形成され、抵抗体薄膜１０３と導通している。メッキ膜１０６は、レジストパターン１０５の開口部１０５ａ内に所定の厚さで形成される。メッキ膜１０６は、抵抗体薄膜１０３よりも厚くなっている。ここでは、電界メッキや無電解メッキなどを用いて、メッキ膜１０６を形成することができる。なお、抵抗体薄膜１０３をメッキ処理のシード層として、抵抗体薄膜１０３上にメッキ膜１０６のパターンを形成する。これにより、メッキ膜１０６は、抵抗体薄膜１０３上において、保護膜１０４及びレジストパターン１０５が形成された部分以外に配置される。このようにすることで、最表層の配線となるメッキ膜１０６が形成される。また、メッキ層１０６は、内部配線１０７と接続される。
メッキ膜１０６のパターンを形成した後、レジストパターン１０５を除去する。そして、レジストパターン１０５を除去した後、保護膜１０４、及びレジスト１０５から露出した抵抗体薄膜１０３を除去する。これにより、図１０に示すように、抵抗体薄膜１０３をパターニングする。保護膜１０４又はメッキ膜１０６が形成されていない部分の抵抗体薄膜１０３をエッチングする。なお、抵抗体薄膜１０３は、ドライエッチング、又はウェットエッチングによってエッチングすることができる。ここでは、メッキ膜１０６と保護膜１０４に影響が出ない方法で、抵抗体薄膜１０３をエッチングする。抵抗体薄膜１０３は、メッキ膜１０６を介して、内部配線１０７に接続されている。
上記のように、シート抵抗値の分布に応じて、保護膜１０４及び抵抗体薄膜１０３の幅を調整している。保護膜１０４直下の抵抗体薄膜１０３が、抵抗体薄膜１０３のシート抵抗分布に応じたパターン幅を有している。換言すると、抵抗体薄膜１０３の膜厚分布によるシート抵抗値のばらつきを打ち消すように、抵抗体幅調整率Ｍが抵抗体薄膜のパターン幅を調整している。こうすることで、抵抗値のばらつきを抑制することができる。例えば、任意の基準抵抗値に対して、±２０％の規格値に抵抗値を収めることができる。よって、抵抗体薄膜１０３の基準抵抗値からのばらつきを抑制することができる。
本実施の形態では、保護膜１０４を全面割付データに応じてパターニングしている。そして、パターニングされた保護膜１０４の上からレジストパターン１０５を形成している。レジストパターン１０５をマスクとして、メッキ膜１０６を形成している。メッキ膜１６及び保護膜１０４をマスクとして、抵抗体薄膜１０３をパターニングしている。こうすることで、抵抗体薄膜１０３の上には、保護膜１０４、又はメッキ膜１０６が形成される構成となる。これにより、抵抗体薄膜１０３が空気に露出するのを防ぐことができるため、抵抗体薄膜１０３の経時的な劣化を防ぐことができる。
また、保護膜１０４のパターンを形成した後、続けてレジストパターン１０５を形成する。これにより、簡便な構成で抵抗体薄膜１０３及びメッキ膜１０６を形成することができる。この工程では、抵抗体薄膜１０３は、保護膜１０４とほぼ同じ幅となっている。すなわち、保護膜１０４と保護膜１０４直下の抵抗体薄膜１０３とのパターンエッジがほぼ一致している。また、メッキ膜１０６、及び保護膜１０４の下には、抵抗体薄膜１０３が存在している。換言すると、メッキ膜１０６と保護膜１０４は、抵抗体薄膜１０３からはみ出さずに、抵抗体薄膜１０３上に配置されている。
なお、調整率Ｍを求める式は、式（１）に限られるものではない。なお、上記の説明では、プローブカード１６に用いられる多層配線基板について説明したが、プローブカード以外に用いられる多層配線基板に、上記の抵抗体１００を形成してもよい。
１０ 試験装置
１２ ウェハ
１４ 接触子
１６ プローブカード
１８ 検査ステージ
２０ テストヘッド
２２ カードホルダ
３４ 補強部材
３６ 配線基板
３８ 電気接続器
４０ プローブ基板
４２ カバー
５４ 多層シート
５６ セラミック基板
１００ 抵抗体
１０１ 基材
１０２ 多層配線
１０３ 抵抗体薄膜
１０４ 保護膜
１０５ レジスト
１０６ メッキ膜
１０７ 内部配線

Claims (9)

  1. 複数の配線層を備え、最表層の配線層に複数の抵抗体が形成された多層配線基板の製造方法であって、
    抵抗体薄膜を形成するステップと、
    前記抵抗体薄膜の抵抗分布を測定するステップと、
    前記抵抗分布に応じて、前記複数の抵抗体の抵抗体幅調整率を算出するステップと、
    前記抵抗体幅調整率に応じたパターン幅を有する保護膜のパターンを、前記抵抗体薄膜の上に形成するステップと、
    前記保護膜から露出した部分の前記抵抗体薄膜の上にメッキ膜のパターンを形成するステップと、
    前記メッキ膜及び前記保護膜から露出している前記抵抗体薄膜をエッチングすることで、前記抵抗体薄膜をパターニングするステップと、を備えた多層配線基板の製造方法。
  2. 前記メッキ膜のパターンを形成するステップでは、
    前記保護膜及び前記抵抗体薄膜の上にレジストパターンを形成し、
    前記レジストパターンの開口部に前記メッキ膜を形成している請求項１に記載の製造方法。
  3. 前記保護膜の直下の前記抵抗体薄膜が、前記抵抗体薄膜のシート抵抗分布に応じたパターン幅となっている請求項１、又は２に記載の製造方法。
  4. 前記抵抗体薄膜の膜厚分布によるシート抵抗値のばらつきを打ち消すように、前記抵抗体幅調整率が前記抵抗体薄膜のパターン幅を調整している請求項１〜３のいずれか１項に記載の製造方法。
  5. 前記保護膜と前記保護膜の直下の前記抵抗体薄膜とのパターンエッジがほぼ一致している請求項１〜３のいずれか１項に記載の製造方法。
  6. 前記保護膜のパターンを形成するステップでは、前記抵抗体薄膜の上に前記保護膜となる感光性樹脂膜を形成し、前記感光性樹脂膜を直接描画露光する請求項１〜３のいずれか１項に記載の製造方法。
  7. 複数の配線層を備え、最表層の配線層に複数の抵抗体が形成された多層配線基板であって、
    抵抗体薄膜のパターンと、
    前記抵抗体薄膜のパターン上に配置された保護膜と、
    前記抵抗体薄膜上において、前記保護膜が形成された部分以外に配置されたメッキ膜と、を備え、
    前記保護膜の直下の前記抵抗体薄膜が、前記抵抗体薄膜のシート抵抗分布に応じたパターン幅となっている多層配線基板。
  8. 前記抵抗体薄膜の膜厚分布によるシート抵抗値のばらつきを打ち消すようなパターン幅で前記抵抗体薄膜が形成されている請求項７に記載の多層配線基板。
  9. 前記保護膜と前記保護膜の直下の前記抵抗体薄膜とのパターンエッジがほぼ一致している請求項７、又は８に記載の多層配線基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107743341A (zh) * 2017-09-28 2018-02-27 衢州顺络电路板有限公司 提高内埋电阻信赖性的印制线路板及其制造方法
JP2019212837A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
CN114277409A (zh) * 2021-11-24 2022-04-05 泉州市三安集成电路有限公司 一种半导体器件的电镀方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI672982B (zh) * 2016-03-22 2019-09-21 慧榮科技股份有限公司 印刷電路板組裝物
TWI626695B (zh) * 2016-07-06 2018-06-11 欣興電子股份有限公司 封裝基板製作方法
CN114836904B (zh) * 2022-04-26 2023-11-03 大连华阳新材料科技股份有限公司 自动调整成网两边均匀性系统及其调整方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343280A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体集積回路の製造方法
JP2007180096A (ja) * 2005-12-27 2007-07-12 Citizen Fine Tech Co Ltd 薄膜抵抗素子の製造方法
JP2008283131A (ja) * 2007-05-14 2008-11-20 Micronics Japan Co Ltd 多層配線板およびその製造方法並びにプローブ装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
JPH06124810A (ja) * 1992-10-09 1994-05-06 Hitachi Ltd 薄膜抵抗体とその製法
JPH0729711A (ja) * 1993-07-09 1995-01-31 Sanken Electric Co Ltd 抵抗の形成方法
US6513227B2 (en) * 2001-01-10 2003-02-04 International Business Machines Corporation Method for measuring fine structure dimensions during manufacturing of magnetic transducers
JP2004193154A (ja) * 2002-12-06 2004-07-08 Alps Electric Co Ltd 薄膜抵抗素子及びその製造方法
TWI266568B (en) * 2004-03-08 2006-11-11 Brain Power Co Method for manufacturing embedded thin film resistor on printed circuit board
CN100482037C (zh) * 2004-04-30 2009-04-22 诠脑电子（深圳）有限公司 印刷电路板的嵌入式薄膜电阻制造方法
JP4907479B2 (ja) * 2007-09-19 2012-03-28 日本メクトロン株式会社 抵抗素子を内蔵したプリント配線板の製造法
US8240027B2 (en) * 2008-01-16 2012-08-14 Endicott Interconnect Technologies, Inc. Method of making circuitized substrates having film resistors as part thereof
JP5199859B2 (ja) 2008-12-24 2013-05-15 株式会社日本マイクロニクス プローブカード
TW201103384A (en) * 2009-07-03 2011-01-16 Tripod Technology Corp Method of fabricating circuit board with etched thin film resistors
TWI381170B (zh) * 2009-09-17 2013-01-01 Cyntec Co Ltd 電流感測用電阻裝置與製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343280A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体集積回路の製造方法
JP2007180096A (ja) * 2005-12-27 2007-07-12 Citizen Fine Tech Co Ltd 薄膜抵抗素子の製造方法
JP2008283131A (ja) * 2007-05-14 2008-11-20 Micronics Japan Co Ltd 多層配線板およびその製造方法並びにプローブ装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107743341A (zh) * 2017-09-28 2018-02-27 衢州顺络电路板有限公司 提高内埋电阻信赖性的印制线路板及其制造方法
JP2019212837A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
CN114277409A (zh) * 2021-11-24 2022-04-05 泉州市三安集成电路有限公司 一种半导体器件的电镀方法
CN114277409B (zh) * 2021-11-24 2023-08-15 泉州市三安集成电路有限公司 一种半导体器件的电镀方法

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