KR101529397B1 - 다층 배선 기판 및 그 제조 방법 - Google Patents

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Abstract

저항값의 변동을 억제할 수 있는 다층 배선 기판의 제조 방법 및 다층 배선기판이 제공된다. 본 발명에 따른 방법은 다층 배선 기판의 제조 방법이다. 상기 방법은, 저항체 박막을 형성하는 단계, 상기 저항체 박막의 저항 분포를 측정하는 단계, 상기 저항 분포에 따라 상기 복수의 저항체의 저항체 폭 조정율을 산출하는 단계, 상기 저항체 폭 조정율에 따른 패턴 폭을 갖는 보호막의 패턴을, 상기 저항체 박막 위에 형성하는 단계, 상기 보호막으로부터 노출된 위치에서 상기 저항체 박막 위에 도금막의 패턴을 형성하는 단계, 및 상기 도금막 및 상기 보호막으로부터 노출된 위치에서 상기 저항체 박막을 에칭하여 상기 저항체 박막을 패터닝하는 단계를 포함한다.

Description

다층 배선 기판 및 그 제조 방법{MULTILAYER WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 다층 배선 기판 및 그 제조 방법에 관한 것이다.
반도체 디바이스 등의 검사에 프로브 카드(probe card)가 이용되고 있다. 예를 들면, 프로브 카드에 설치된 복수의 프로브가 반도체 디바이스의 전극(패드)에 접촉함으로써, 테스터로부터의 전원 등을 반도체 디바이스에 공급할 수 있다.
일본 미심사 특허 출원 공개 제2010-151497호가 다층 배선 기판을 포함하는 프로브 카드를 개시하고 있다. 일본 미심사 특허 출원 공개 제2010-151497호에 개시된 프로브 카드는 세라믹 베이스판 및 복수의 전원 공급 경로를 포함한다. 세라믹 베이스판에서는, 발열 요소들을 포함하는 제1 층들 및 도전성 경로들을 포함하는 제2 층들이 적층되어 있다.
이러한 프로브 카드에서는, 임피던스 매칭 등을 위해 미리 결정된 저항값을 갖는 저항체가 이용될 수 있다. 프로브 카드에 이용되는 다층 배선 기판에 저항체를 형성할 경우 저항값의 면내 변동을 규격값 이하로 줄이기 위한 요구가 있어 왔다. 그러나, 저항값의 변동이 규격값을 만족하지 않을 수 있다는 문제점이 있다.
본 발명은 위에 언급한 과제를 감안하여 이루어진 것으로, 본 발명의 목적은 저항값의 변동을 억제할 수 있는 다층 배선 기판의 제조 방법, 및 다층 배선 기판을 제공하는 것이다.
본 발명의 양태는, 복수의 배선층 및 최상위 배선층에 형성된 복수의 저항체를 포함하는 다층 배선 기판의 제조 방법이다. 상기 방법은: 저항체 박막을 형성하는 단계; 상기 저항체 박막의 저항 분포를 측정하는 단계; 상기 저항 분포에 따라 상기 복수의 저항체의 저항체 폭 조정율을 산출하는 단계; 상기 저항체 폭 조정율에 따른 패턴 폭을 갖는 보호막의 패턴을, 상기 저항체 박막 위에 형성하는 단계; 상기 보호막으로부터 노출된 위치에서 상기 저항체 박막 위에 도금막의 패턴을 형성하는 단계; 및 상기 도금막 및 상기 보호막으로부터 노출된 위치에서 상기 저항체 박막을 에칭하여 상기 저항체 박막을 패터닝하는 단계를 포함한다.
상기의 방법에 있어서, 상기 도금막의 패턴을 형성하는 단계에서는, 상기 보호막 및 상기 저항체 박막 위에 레지스트 패턴을 형성하고, 상기 레지스트 패턴의 개구부에 상기 도금막을 형성할 수 있다.
상기의 방법에 있어서, 상기 보호막의 바로 아래의 상기 저항체 박막은 상기 저항체 박막의 시트 저항 분포에 따른 패턴 폭을 가질 수 있다.
상기의 방법에 있어서, 상기 저항체 폭 조정율은 상기 저항체 박막의 막 두께 분포로 인한 시트 저항값의 변동을 상쇄하도록 상기 저항체 박막의 패턴 폭을 조정할 수 있다.
상기의 방법에 있어서, 상기 보호막과 상기 보호막의 바로 아래의 저항체 박막의 패턴 에지들이 거의 일치할 수 있다.
상기의 방법에 있어서, 상기 보호막의 패턴을 형성하는 단계에서는, 상기 저항체 박막 위에 상기 보호막이 되는 포토폴리머 막을 형성하고, 상기 포토폴리머 막은 직접 묘화(direct writing)에 의해 노출될 수 있다.
본 발명의 양태는 복수의 배선층 및 최상위 배선층에 형성된 복수의 저항체를 포함하는 다층 배선 기판이다. 상기 다층 배선 기판은: 저항체 박막의 패턴; 상기 저항체 박막의 패턴 위에 배치된 보호막; 및 상기 보호막이 형성되지 않은 위치에서 상기 저항체 박막 위에 배치된 도금막을 포함한다. 상기 보호막의 바로 아래의 상기 저항체 박막은 상기 저항체 박막의 시트 저항 분포에 따른 패턴 폭을 갖는다.
상기의 다층 배선 기판에 있어서, 상기 저항체 박막은 상기 저항체 박막의 막 두께 분포로 인한 시트 저항값의 변동을 상쇄하기 위한 패턴 폭을 갖도록 형성될 수 있다.
상기의 다층 배선 기판에 있어서, 상기 보호막과 상기 보호막의 바로 아래의 저항체 박막의 패턴 에지는 거의 일치할 수 있다.
이상과 같이, 본 발명에 따르면, 저항값의 변동을 억제할 수 있는 다층 배선 기판의 제조 방법 및 프로브 카드를 제공하는 것이 가능하다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들은 아래 주어진 상세한 설명 및 첨부 도면들로부터 더욱 완전하게 이해될 것이고, 이들은 단지 예시로서 주어지는 것이므로 본 발명을 제한하는 것으로 간주되지 않는다.
도 1은 프로브 카드를 이용하는 테스트 장치의 예를 도시한다.
도 2는 프로브 카드의 최상위층에 설치된 저항체를 모식적으로 도시하는 평면도이다.
도 3은 저항체의 구성을 모식적으로 도시하는 평면도이다.
도 4는 저항체의 구성을 모식적으로 도시하는 단면도이다.
도 5는 저항체의 구성을 모식적으로 도시하는 단면도이다.
도 6은 다층 배선 기판의 제조 공정을 나타내는 공정 단계 단면도이다.
도 7은 다층 배선 기판의 제조 공정을 나타내는 공정 단계 단면도이다.
도 8은 다층 배선 기판의 제조 공정을 나타내는 공정 단계 단면도이다.
도 9는 다층 배선 기판의 제조 공정을 나타내는 공정 단계 단면도이다.
도 10은 다층 배선 기판의 제조 공정을 나타내는 공정 단계 단면도이다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 이하의 설명은, 본 발명의 바람직한 실시예를 예시하며, 본 발명의 범위는 이하의 실시예로 한정되지 않는다. 다음의 설명에 있어서, 동일한 참조 번호로 표시된 컴포넌트들은 실질적으로 동일한 컴포넌트들을 나타낸다.
도 1은 본 실시예에 따른 프로브 카드를 이용하는 테스트 장치의 구성을 도시한다. 다음의 설명에서, XYZ 축의 데카르트 좌표계(Cartesian coordinate system)가 이용된다는 것에 주목한다. 도 1에서, 상-하 방향(수직 방향)을 Z 방향이라고 하고, 좌-우 방향을 X 방향이라고 하고, 앞-뒤 방향을 Y 방향이라고 한다. 그러나, 이들 방향은 다수의 콘택트들이 배치되는 프로브 베이스판의 자세 및 프로브 카드의 상태에 따라 상이하다.
따라서, 프로브 카드는 테스트 장치에 부착된 상태에서 이용될 수 있고, 상-하 방향은 실제로 수직 방향, 업사이드-다운(upside-down), 대각선 방향 또는 그외일 수 있다.
도 1을 참조하면, 테스트 장치(10)는 원형 판 형상의 반도체 웨이퍼(12)를 피검사 장치로 해서, 웨이퍼(12)에 형성된 복수의 집적 회로를, 1회 또는 복수회 검사 또는 시험한다. 각 집적 회로는 패드 전극과 같은 복수의 전극(도시되지 않음)을 상부 표면에 가질 수 있다.
테스트 장치(10)는 프로브 카드(16), 테스트 헤드(20), 카드 홀더(22), 카드 제어부(24), 스테이지(stage) 제어부(26), 및 테스터 제어부(28)를 포함한다. 프로브 카드(16)는 복수의 콘택트(14)를 구비한 판 형상의 전기 접속 장치이다. 테스트 헤드(20)는 프로브 카드(16)에 전기적으로 접속된다. 검사 스테이지(18)에는 웨이퍼(12)가 배치된다. 카드 홀더(22)는 프로브 카드(16)를 홀드하기 위해서, 외부 테두리부(outer rim portion)에서 프로브 카드(16)를 받는다.
카드 제어부(24)는 검사 스테이지(18)에 대하여 카드 홀더(22)의 높이 또는 기울기를 제어한다. 스테이지 제어부(26)는 카드 홀더(22)에 대하여 검사 스테이지(18)의 위치를 제어한다. 테스터 제어부(28)는 콘택트들(14)에 대한 테스트 신호들(즉, 테스트를 위해 집적 회로에 공급되는 공급 신호들 및 공급 신호에 대한 집적 회로들로부터의 응답 신호들과 같은 전기 신호들)을 주고 받기 위해 테스트 헤드(20)를 제어한다.
도 1에 도시된 바와 같이, 각 콘택트(14)는 크랭크 모양의 판 형상의 프로브(crank-shaped plate-like probe)를 이용할 수 있다. 예를 들어, 일본 미심사 특허 출원 공개 제2005-201844호에 설명되어 있는 바와 같은 콘택트(14)가 이용될 수 있다.
그러나, 각 콘택트(14)는 텅스텐 라인과 같은 얇은 금속 와이어로 제작된 프로브, 포토리소그래피 기술과 퇴적 기술을 이용해서 제작된 판 형상의 프로브, 폴리이미드와 같은 전기 절연 시트의 한 면에 복수의 배선이 형성되고, 그 배선들의 일부를 콘택트로서 이용하는 프로브 등과 같은 이전에 공지된 것일 수 있다.
프로브 카드(16)는: 평탄한 하면을 갖는 보강 부재(34); 보강 부재(34)의 하면에 홀드된 원형 평판 형상의 배선 기판(36); 배선 기판(36)의 하면에 배치된 평판 형상의 전기 커넥터(38); 전기 커넥터(38)의 하면에 배치된 프로브 베이스판(40); 및 보강 부재(34) 위에 배치된 원형 커버(42)를 포함한다. 이들 부재(34 내지 42)는 복수의 볼트에 의해 분리 가능하고 견고하게 조립될 수 있다.
보강 부재(34)는 스테인레스판과 같은 금속 재료로 제작될 수 있다. 예를 들어, 일본 미심사 특허 출원 공개 제2008-145238호에 기재된 바와 같이, 보강 부재(34)는, 내부 고리 형상부, 외부 고리 형상부, 두 고리 형상부를 연결하는 복수의 연결부, 외부 고리 형상부로부터 외부로 방사상 연장되는 복수의 연장부, 및 내부 고리 형상부의 내측으로 일체로 계속되는 중앙 프레임부를 가질 수 있고, 그러한 부분들 사이의 갭이 상하의 두 방향에서 공간 개구부로서 작용할 수 있도록 구성될 수 있다.
또한, 예를 들어 일본 미심사 특허 출원 공개 제2008-145238호에 기재된 바와 같이, 보강 부재(34)의 상측에 보강 부재(34)의 열 변형을 제어하는 고리 형상의 열 변형 제어 부재를 배치하고, 그 열 변형 제어 부재 위에 커버(42)를 배치하는 것이 가능하다.
배선 기판(36)은, 예시로서, 글래스 함유 에폭시 수지와 같은 전기 절연 수지에 의해 디스크와 같은 형상으로 제작될 수 있고, 콘택트들(14)에 테스트 신호들을 전달하기 위해 이용될 복수의 전도성 경로들, 즉, 내부 배선들(도시되지 않음)을 갖는다.
배선 기판(36)의 상부의 고리 형상 테두리부에는, 테스트 헤드(20)에 접속되는 다수의 커넥터(44)가 존재할 수 있다. 각 커넥터(44)는 내부 배선에 전기 접속된 복수의 단자(도시되지 않음)를 가질 수 있다.
보강 부재(34)와 배선 기판(36)은 보강 부재(34)의 하면과 배선 기판(36)의 상면이 서로 접촉한 상태에서, 복수의 나사 부재(도시되지 않음)에 의해 동축으로 결합될 수 있다.
전기 커넥터(38)는 예를 들어, 일본 미심사 특허 출원 공개 제2008-145238호에 기재되어 있는 바와 같은 것일 수 있다. 전기 커넥터(38)는 (각각이 그 사이에서 전기 절연 핀 홀더 내의 스프링으로 상하 방향으로 각각 연장하는 상부 핀 부재 및 하부 핀 부재를 가질 수 있는) 포고(pogo) 핀들과 같은 공지된 복수의 접속 핀들(50)을 구비할 수 있다. 배선 기판(36)의 내부 배선들은 접속 핀들(50)에 의해, 각각, 프로브 베이스판(40)의, 후술될, 전도성 경로들에 전기 접속된다.
전기 커넥터(38)는 핀 홀더의 상면이 배선 기판(36)의 하면에 접하도록, 복수의 나사 부재 및 적절한 부재(어느 것도 도시되지 않음)에 의해 핀 홀더에서 배선 기판(36)의 하면과 결합될 수 있다.
또한, 접속 핀들(50) 각각은, 그 사이에 스프링을 갖는 상부 핀 부재 및 하부 핀 부재를 가질 수 있다. 상부 핀 부재는 배선 기판(36)의 내부 배선의 하단에 계속되는 단자부(도시되지 않음)에 대해 압박(press)될 수 있고, 하부 핀 부재는 프로브 베이스판(40)의 상면에 제공된 다른 단자부에 대해 압박될 수 있다.
프로브 베이스판(40)은, 예시로서, 폴리이미드 수지와 같은 전기 절연 수지로 제작된 플렉시블 다층 시트(54)를 다층 세라믹 베이스판(56)의 하면에 설치하고, 콘택트들(14)을 다층 시트(54)의 하면에 캔틸레버식으로 설치하는(cantilevered), 겸용 베이스판일 수 있다.
다층 시트(54)는 복수의 내부 배선(도시되지 않음)을 내부에 포함하고, 내부 배선에 전기 접속된 복수의 프로브 랜드들(도시되지 않음)을 포함하는, 다양한 구성을 가질 수 있고, 세라믹 베이스판(56)과 일체로 형성될 수 있다. 세라믹 베이스판(56)은 세라믹 베이스판(56)을 통해 수직으로 관통하는 관통 배선을 갖는다.
각 콘택트(14)는 땜납과 같은 전기 도전성 접합재, 레이저에 의한 용접 등에 의해 그 선단부(팁)를 아래쪽으로 돌출시킨 상태에서 프로브 랜드에 캔틸레버식으로 설치될 수 있다.
카드 홀더(22)는 전기 절연 재료로 제작될 수 있고, 내향 플랜지와 같은 링 형상의 테두리부(22a) 및 테두리부(22a)의 하단부로부터 안쪽으로 연장하는 상향 스테이지부(22b)를 가질 수 있다. 스테이지부(22b)는 내향 플랜지와 같은 링과 같은 형상을 가질 수 있고, 배선 기판(36)의 외부 테두리부의 하부 표면을 받을 수 있다.
프로브 카드(16)는 배선 기판(36)의 외부 테두리부가 스테이지부(22b)에 의해 받아지고, 프로브 카드(16)가 테스트 헤드(20)의 하우징 아래에 위치하도록, 보강 부재(34)의 연장부(34d) 및 배선 기판(36)의 외부 테두리부에 있어서, 복수의 나사 부재(도시되지 않음)에 의해, 카드 홀더(22)의 스테이지부(22b)에 부착될 수 있다.
카드 홀더(22)는, 그 사이에 카드 지지 기구(도시되지 않음)가 개재되어 있는 테스트 장치(10)의 프레임 또는 하우징에 부착될 수 있고, 카드 지지 기구는 검사 스테이지(18)에 대한 카드 홀더(22)의 기울기를 변경한다.
상기한 카드 지지 기구는, 테스트에 앞서서, 특히, 1 로트 또는 1 웨이퍼의 테스트에 앞서서, 카드 제어부(24)에 의하여 제어되어서, 검사 스테이지(18)에 대한 카드 홀더(22)의, 결국, 프로브 카드(16)의, 높이 또는 기울기를 변경한다. 따라서, 프로브 카드(16)는 콘택트(14)의 팁에 의해 형성되는 가상적인 팁 면이 척 톱(chuck top)(76)에 받아지는 웨이퍼(12)에 대하여, 미리 결정된 높이 위치에 배치될 수 있다.
상기한 바와 같은 카드 지지 기구는, 예를 들어, 일본 미심사 특허 출원 공개 제2002-14047호 및 제2007-183194호에 기재되어 있다.
검사 스테이지(18)는 웨이퍼(12)를 해제 가능하게(releasably) 진공적으로 흡착하는 스테이지, 즉, 척 톱(76)과, 척 톱(76)을 프로브 카드(16)에 대하여 전후 방향, 좌우 방향 및 상하 방향에서 3차원적으로 이동시킴은 물론, 상하 방향으로 연장하는 Θ축 주위에 각도적으로(angularly) 회전시키는 척 톱 이동 기구(78)를 가질 수 있다.
검사 스테이지(18)는 스테이지 이동 기구(도시되지 않음)에 의해 프로브 카드(16)에 대하여 전후 및 좌우 방향으로 이동된다. 이에 따라, 검사 스테이지(18)는 웨이퍼(12)의 테스트 중에 전후 및 좌우 방향으로의 이동이 방지되지만, 테스트될 1 로트 분의 웨이퍼를 교환하기 위해 스테이지 이동 기구에 의하여 전후 및 좌우 방향으로 이동될 수 있다.
또한, 검사 스테이지(18)는 1 로트 분의 웨이퍼의 테스트 중에 웨이퍼(12)의 테스트를 끝마칠 때마다, 테스트될 웨이퍼(12)의 교환을 위해 스테이지 이동 기구에 의하여 전후 및 좌우 방향으로 이동될 수 있다. 그러나, 1 로트 분의 웨이퍼(12)의 테스트 중에 검사 스테이지(18)를 이동시키지 않고, 테스트될 웨이퍼(12)를 교환하는 것이 가능하다.
전술한 바와 같은 스테이지 이동 기구를 설치하는 대신에, 척 톱(76)을 전후 및 좌우 방향으로 이동시키는 척 톱 이동 기구(78)의 기능이 이용될 수 있다.
웨이퍼(12)의 테스트에 앞서, 척 톱 이동 기구(78)는 스테이지 제어부(26)에 의해 제어되어서, 검사 스테이지(18)를 3차원적으로 이동시키고 Θ축 주위에 각도적으로 회전시킨다. 이에 따라, 척 톱(76)이 받는 웨이퍼(12)는 그 안에 설치된 집적 회로의 전극이 콘택트(14)의 팁에 대향하도록 배치될 수 있다.
테스트될 웨이퍼의 교환 시, 검사 스테이지(18)는, 상기한 스테이지 이동 기구에 의하여 전후 및 좌우 방향으로 이동되기 전에, 웨이퍼(12)가 콘택트(14)에 접촉하지 않는 위치에 척 톱(76)이 척 톱 이동 기구(78)에 의해 하강된 상태로 유지될 수 있다.
테스트 헤드(20)는, 완성된 집적 회로를 배선 기판과 같은 지지 기판에 배치한 복수의 회로 기판과, 이들 회로 기판을 수용하는 박스를 포함할 수 있고, 프로브 카드(16)의 위에 배치될 수 있다.
예시에 있어서, 각 회로 기판의 집적 회로는 배선(80)과 커넥터(44)를 거쳐서 배선 기판(36)의 내부 배선에 전기 접속된다. 이에 따라, 각 회로 기판의 집적 회로는 실제 테스트 시에 테스터 제어부(28)에 의해 제어되어서, 웨이퍼(12)의 집적 회로에 대하여 프로브 카드(16)를 통해서 테스트 신호들을 전달한다.
여기서, 상기한 다층 시트(54)에 저항체가 설치된다. 저항체의 구성은 도 2를 이용하여 설명된다. 도 2는 콘택트(14)가 없이 다층 시트(54)에 설치된 저항체의 구성을 나타내는 평면도이다. 도 2는 다층 시트(54)의 콘택트(14)가 설치되는 면, 즉, 도 1에 있어서의 하면을 나타내고 있다.
다층 시트(54)의 표면 위에는, 복수의 저항체(100)가 형성되어 있다. 저항체(100)는 다층 배선 기판인 다층 시트(54)의 최상위 배선 층에 형성된다. 복수의 저항체(100) 패턴이 다층 시트(54)에 배치되도록 형성된다. 저항체(100)는 임피던스를 매칭하기 위해서 설치되고 있다. 따라서, 저항체(100)의 패턴은 저항체(100)의 원하는 저항값을 실현하도록 형성된다. 저항체(100)는 도금막 등으로 이루어지는 배선에 접속된다. 예를 들어, 배선의 단부 근방에 저항체(100)가 형성된다.
여기에서, 저항체(100)의 구성에 대해서, 도 3을 참조하여 설명한다. 도 3은 저항체(100)의 구성을 모식적으로 나타내는 평면도이다. 도 3에 도시된 바와 같이, Y 방향이 길이 방향인 저항체(100)의 양측에는, 저항체 전극부(100b)가 형성되어 있다. 저항체(100)는 다층 시트(54)의 최상위 층의 배선에 접속된다. 저항체(100)는 저항체 전극부(100b)를 거쳐서 배선과 접속된다. 저항체 전극부(100b)는 프로브 랜드들일 수 있다. 여기에서, 저항체(100)의 중심 좌표를 L(x,y)라고 한다.
도 2에 도시한 바와 같은 복수의 저항체(100)는, 저항체(100)의 저항값의 변동이 미리 결정된 규격값 내에 있도록 형성된다. 예를 들어, 기준 저항값이 400Ω인 경우, 복수의 저항체(100)는 제조 공차가 ±20%(320Ω 내지 480Ω)일 수 있도록 형성된다. 그러나, 저항체 박막의 저항값의 면내 변동이 증가할 때, 결과로 생기는 저항체(100)의 저항값은 원하는 규격값을 만족하지 않을 것이다. 따라서, 저항체(100)의 폭 W를 조정함으로써(도 3 참조), 저항체(100)의 저항값의 변동을 억제한다.
이하, 저항값의 변동을 억제하는 방법에 대해서, 도 4 및 도 5를 이용하여 설명한다. 도 4 및 도 5는 저항체(100)의 단면 구조를 나타내고 있다. 도 4에 도시한 바와 같이, 저항체(100)는 저항체 박막(103)과 보호막(104)을 포함한다. 저항체 박막(103) 위에 보호막(104)이 배치된다. 보호막(104)은 저항체 박막(103)과 대략 동일한 폭을 갖도록 형성된다. 즉, 저항체 박막(103)과 보호막(104)의 에지들은 동일한 위치에 정렬된다.
저항체 박막(103)은 미리 결정된 비저항을 갖는 도전체이다. 저항체 박막(103)으로서는, 예를 들어, Cr, NiP, NiCr, NiBm, Ni, Ta ,TaN, Ti, TiO, 또는 이것들의 합금 재료가 이용될 수 있다. 보호막(104)은 폴리이미드 등으로 만들어진 절연 수지막이다.
저항체 박막(103)은 스퍼터법, 증착법 등에 의해 형성된다. 본 발명은 스퍼터법 및 증착법으로 한정되지 않으며, 무전해 도금법, 전계 도금법, 나노페이스트 코팅법, 또는 이들의 복합 방법이 이용될 수 있다는 것에 주목한다. 저항체 박막(103)의 두께의 면내 변동이 존재한다. 즉, 다층 시트(54)의 위치(XY 좌표)에 따라, 저항체 박막(103)의 두께는 상이하다. 예를 들어, 도 4에서는, 저항체 박막(103)의 막 두께는 도 5의 저항체 박막(103)보다 작다. 저항체 박막(103)이 얇아질수록, 저항값은 커진다.
따라서, 본 실시예에서는, 두께가 얇은 저항체 박막(103)은, 두께가 두꺼운 저항체 박막(103)보다도 더 넓게 형성된다. 즉, 균일한 저항 분포를 실현하기 위해서, 다층 시트(54) 상의 위치에 따라서, 저항체 박막(103)의 폭이 변한다. 다층 시트(54) 상의 저항체(100)의 XY 좌표에 따라서, 저항체 박막(103)의 폭이 조정된다. 막 두께의 차이에 의해 생기는 저항값의 변동을 상쇄하도록 저항체 박막(103)의 패턴 폭이 조정된다. 이에 따라 저항체 박막(103)의 단면적은 일정하게 만들어질 수 있으므로, 저항값의 면내 변동을 억제할 수 있다.
다음에, 본 실시예에 따른 저항체(100)의 형성 방법에 대해서, 도 6 내지 도 10을 이용해서 설명한다. 도 6 내지 도 10은, 저항체(100)의 제조 공정을 나타내는 공정 단계 단면도이다.
도 6에 도시한 바와 같이, 다층 시트(54)는 세라믹 베이스판(56)인 베이스 재료(101)와, 베이스 재료(101) 상에 설치된 다층 배선층(102)을 포함한다. 다층 배선층(102)에는 다층 내부 배선(107)이 형성되어 있다. 예를 들어, 세라믹 베이스판(56) 위에 무기 금속층과 유기 절연층을 적층하는 것에 의해 다층 시트(54)가 형성된다. 전술한 바와 같은 다층 시트(54)를 준비한다. 저항체 박막(103)을 형성하기 전에, 다층 시트(54)의 표면에 대하여 IBE(Ion Beam Etching) 처리를 수행할 수 있다. 이렇게 함으로써, 다층 시트(54)의 표면층을 거칠게 만들 수 있어, 저항체 박막(103)에 대한 밀착성을 향상시킬 수 있다.
그리고, 도 6에 도시된 바와 같이 다층 배선층(102) 상에 저항체 박막(103)이 형성된다. 저항체 박막(103)은, 상기한 바와 같이, 스퍼터법 등을 이용하여 형성된다. 저항체 박막(103)은 다층 시트(54)의 거의 전체면에 형성된다. 그 다음,저항체 박막(103)의 시트 저항 분포가 측정된다. 예를 들어, 일정한 간격마다, 저항체 박막(103)의 시트 저항이 측정된다. 즉, X 또는 Y 방향의 위치를 시프트하면서 시트 저항을 측정하여, 저항체 박막(103)의 시트 저항의 2차원 분포를 측정한다.
그 다음, 저항체 박막(103)의 시트 저항 분포에 기초하여 조정율 M을 취득하기 위한 산술식이 도출된다. 조정율 M은 저항체(100)의 패턴 폭을 조정하기 위한 값이다. 조정율 M을 구하는 식은, 예를 들어, 이하의 수학식 1에 도시된 바와 같이 정의할 수 있다.
Figure 112013104625567-pat00001
여기에서, X 및 Y는 각각 X 좌표 및 Y 좌표이다. 구체적으로, |X|는 저항체(100)의 X 좌표의 절대값이고, |Y|는 저항체(100)의 Y 좌표의 절대값이다. X2은 저항체(100)의 X 좌표의 제곱이고, Y2은 저항체(100)의 Y 좌표의 제곱이다. R은 원점 0로부터 저항체(100)의 중심까지의 거리이다. 도 2에 도시된 바와 같이, 저항체(100)의 XY 좌표의 원점은 도 2에 도시된 바와 같은 저항체(100)의 중심이라는 것에 주목한다.
A, B, C, D, E 및 F는 임의 계수들이다. 계수들 A 내지 F는 시트 저항값의 측정 결과를 이용하여 산출된다. 예를 들어, 계수들 A 내지 F는 시트 저항값의 측정 데이터에 기초한 회귀 분석에 의해 산출될 수 있다. 구체적으로, 계수들 A 내지 F는 수학식 1의 M을 (저항값)/(총 저항값의 평균값)에 의해 구하는 회귀식을 이용하여 시트 저항값으로부터 산출된다. 여기에서, M은 저항체 폭이 일정하다고 했을 때의 저항체 박막(103)의 저항값을 나타내는 값이다. 회귀 분석으로서, 예를 들어 최소 제곱법을 이용할 수 있다. 시트 저항 측정 후에 획득한 XY 좌표 및 시트 저항값 데이터를 수학식 1에 대입하고, 측정 결과에 대하여 가장 오차가 작아지도록 계수들 A 내지 F가 산출된다.
전술한 방식으로, 계수들 A 내지 F를 산출한 후에, 저항체(100)를 형성하는 위치에서의 XY 좌표를 수학식 1에 대입하고, 저항체 폭의 조정율 M을 구한다. 따라서, 저항체(100)의 XY 좌표에 따른 조정율 M을 구할 수 있다. 이러한 식으로, 각 저항체(100)에 대한 조정율 M이 산출될 수 있다. 조정율 M과 저항체 기준 폭을 이용하여 저항체 폭을 산출한다. 여기에서는, 저항체 폭 = 조정율 M × 저항체 기준 폭의 수학식에 의해 계산이 수행될 수 있다. 저항체 기준 폭은 기준 저항체(100)의 패턴 폭이다. 그 다음, 저항체 기준 폭에 기초하여, 저항체 폭이 증가 또는 감소한다. 예를 들어, 저항체 기준 폭이 55㎛이면, 저항체 폭의 조정율 M이 97%인 경우, 저항체 폭은 53.4㎛이고, 저항체 폭의 조정율 M이 104%인 경우, 저항체 폭은 57.2㎛이다.
모든 저항체(100)의 조정율 M을 산출하고, 저항체(100) 각각에 대해 저항체 폭을 조정하기 위한 전체 면적 할당 데이터(whole area allocation data)를 얻는다. 전술한 바와 같이, 저항체(100)의 막이 얇아질수록, 시트 저항값이 커진다. 따라서, 막 두께가 기준막 두께보다도 얇은 저항체에서는, 저항값이 기준 저항값보다 커질 것이므로, 조정율 M이 증가한다. 따라서, 저항체 폭이 기준 저항체 폭보다 커진다. 한편, 두께가 기준 막 두께보다 두꺼운 저항체에서는, 저항값이 작아지기 때문에, 조정율 M이 감소한다. 따라서, 저항체 폭은 기준 저항체 폭보다도 작아질 것이다. 이러한 식으로, 저항체(100)의 저항값의 면내 변동이 감소할 수 있다. 즉, 막 두께의 차이에 의해 생기는 저항값의 변동을 상쇄하도록, 저항체 박막(103)의 폭이 조정된다. 저항체(100)의 시트 저항 분포에 따라서, 저항체 폭을 조정하기 위한 전체 면적 할당 데이터가 획득될 수 있다. 전체 면적 할당 데이터는 모든 위치에 대한 조정율 M을 포함한다. 계수들 A 내지 F 및 조정율 M은 퍼스널 컴퓨터와 같은 프로세싱 유닛에 의해 산출된다는 것에 주목한다. 프로세싱 유닛은 측정 결과를 이용해서 계수들 A 내지 F 및 조정율 M을 자동으로 산출할 수 있다.
전체 면적 할당 데이터를 산출한 후, 저항체 박막(103) 위에 보호막(104)의 패턴을 형성한다(도 7 참조). 보호막(104)으로서 폴리이미드 막이 이용된다. 예를 들어, 감광성 수지인 폴리이미드를 전체 다층 시트(54)에 코팅한다. 코팅된 폴리이미드 막을 예를 들어, 오븐에서 경화하고, 직접 묘화에 의해 노출한다. 여기에서는, 직접 묘화 장치가 전체 면적 할당 데이터에 기초하여 보호막(104)을 노출한다. 노출된 보호막(104)이 현상되면, 광이 조사된 부분의 보호막(104)이 녹는다. 그 다음, 도 7에 도시한 바와 같은 보호막(104)의 패턴이 형성된다.
보호막(104)은 저항체(100)가 형성되는 위치들에 형성된다. 여기에서, 저항체 박막(103) 위에 형성된 복수의 보호막(104)의 패턴은, 각각, 조정율 M에 따른 패턴 폭을 갖는다. 즉, 저항체 박막(103)의 패턴 폭에 대응하는 패턴 폭을 갖는 보호막(104)의 패턴이 형성된다. 보호막(104)은 저항체 박막(103) 상에 형성되며, 후술하는 도금막(106)이 형성되지 않는 위치들에 형성된다.
다음에, 저항체 박막(103) 및 보호막(104) 위에 레지스트 패턴(105)이 형성된다(도 8 참조). 예를 들어, 스핀 코팅에 의해 포토폴리머인 레지스트를 도포한 후에, 직접 묘화 장치로 노광한다. 레지스트가 현상된 후에, 도 8에 도시한 바와 같은 레지스트 패턴(105)이 형성된다. 레지스트 패턴(105)의 개구부(105a)에서, 저항체 박막(103)이 노출된다. 레지스트 패턴(105)은, 배선이 형성되지 않는 위치들에 형성된다. 레지스트 패턴(105)은 보호막(104)과 저항체 박막(103) 위에 직접 형성된다. 저항체(100)가 형성되는 위치들에서, 레지스트 패턴(105)은 보호막(104) 위에 직접 형성된다.
그 다음, 레지스트 패턴(105)을 마스크로서 이용하여, 최상위층의 배선이 되는 도금막(106)이 형성된다(도 9 참조). 도금막(106)은 저항체 박막(103) 위에 직접 형성되어, 저항체 박막(103)과 도통(conductive)한다. 도금막(106)은 레지스트 패턴(105)의 개구부(105a) 내에 미리 결정된 두께를 갖도록 형성된다. 도금막(106)은 저항체 박막(103)보다 두껍다. 여기에서는, 예를 들어, 전계 도금법 및 무전해 도금법에 의해 도금막(106)을 형성할 수 있다. 저항체 박막(103)을 도금 처리의 시드(seed) 층으로서 이용하여, 저항체 박막(103) 상에 도금막(106)의 패턴이 형성된다는 것에 주목한다. 그 다음, 도금막(106)은 보호막(104) 및 레지스트 패턴(105)이 형성되지 않는 위치들에서 저항체 박막(103) 상에 배치된다. 이러한 식으로, 최상위층의 배선이 되는 도금막(106)이 형성된다. 또한, 도금층(106)은, 내부 배선(107)에 접속된다.
도금막(106)의 패턴을 형성한 후, 레지스트 패턴(105)을 제거한다. 레지스트 패턴(105)을 제거한 후, 보호막(104) 및 레지스트(105)로부터 노출된 저항체 박막(103)을 제거한다. 그 다음, 도 10에 도시된 바와 같이 저항체 박막(103)을 패터닝한다. 보호막(104) 또는 도금막(106)이 형성되지 않는 위치들에 있는 저항체 박막(103)을 에칭한다. 저항체 박막(103)은 드라이 에칭 또는 웨트 에칭에 의해 에칭될 수 있다는 것에 주목한다. 여기에서는, 도금막(106)과 보호막(104)에 영향을 미치지 않는 방법에 의해 저항체 박막(103)이 에칭된다. 저항체 박막(103)은 도금막(106)을 통해 내부 배선(107)에 접속된다.
지금까지 설명한 바와 같이, 시트 저항값의 분포에 따라서, 보호막(104) 및 저항체 박막(103)의 폭이 조정된다. 보호막(104)의 바로 아래의 저항체 박막(103)은 저항체 박막(103)의 시트 저항 분포에 따른 패턴 폭을 갖는다. 다시 말해, 저항체 박막(103)의 막 두께 분포로 인한 시트 저항값의 변동을 상쇄하도록, 저항체 폭 조정율 M이 저항체 박막을 조정한다. 이렇게 함으로써, 저항값의 변동을 억제할 수 있다. 예를 들어, 임의의 기준 저항값의 ±20%의 규격값 내에서 저항값을 유지할 수 있다. 따라서, 저항체 박막(103)의 기준 저항값으로부터의 변동을 억제할 수 있다.
본 실시예에서, 보호막(104)은 전체 면적 할당 데이터에 따라 패터닝된다. 그 다음, 패터닝된 보호막(104) 상에 레지스트 패턴(105)이 형성된다. 레지스트 패턴(105)을 마스크로 이용하여, 도금막(106)이 형성된다. 도금막(106) 및 보호막(104)을 마스크로 이용하여, 저항체 박막(103)이 패터닝된다. 그 다음, 저항체 박막(103) 상에 보호막(104) 또는 도금막(106)이 형성된다. 이것은 저항체 박막(103)이 공기에 노출되는 것을 방지하기 때문에, 저항체 박막(103)의 일시적인 열화를 방지할 수 있다.
보호막(104)의 패턴을 형성한 후, 계속해서 레지스트 패턴(105)을 형성한다. 그 다음, 간단한 구성에 의해 저항체 박막(103) 및 도금막(106)을 형성할 수 있다. 이 공정에서, 저항체 박막(103)은 보호막(104)과 거의 동일한 폭을 갖는다. 즉, 보호막(104)과 보호막(104)의 바로 아래의 저항체 박막(103)의 패턴 에지들은 거의 일치한다. 또한, 도금막(106) 및 보호막(104) 밑에는, 저항체 박막(103)이 존재하고 있다. 다시 말해, 도금막(106)과 보호막(104)은, 저항체 박막(103)의 에지에서 나오지(run off) 않고, 저항체 박막(103) 상에 배치된다.
조정율 M을 구하는 식은, 수학식 1로 한정되지 않는다는 것에 주목한다. 또한, 상기의 설명에서는, 프로브 카드(16)에 이용되는 다층 배선 기판에 대해서 설명했지만, 프로브 카드 이외에 이용되는 다층 배선 기판 위에, 상기의 저항체(100)가 형성될 수 있다는 것에 주목한다.
이에 따라 설명된 발명으로부터, 본 발명의 실시예들은 많은 방식으로 변할 수 있다는 것이 명백할 것이다. 그러한 변경은 본 발명의 사상 및 범위에서 벗어난 것으로 여겨지지 않으며, 이 기술분야의 통상의 기술자에게 명백한 바와 같은 모든 그러한 수정은 다음의 청구항의 범위 내에 있는 것으로 의도된다.
10: 테스트 장치
12: 웨이퍼
14: 콘택트
16: 프로브 카드
18: 검사 스테이지
20: 테스트 헤드
22: 카드 홀더
34: 보강 부재
36: 배선 기판
38: 전기 커넥터
40: 프로브 베이스판
42: 커버
54: 다층 시트
56: 세라믹 베이스판
100: 저항체
101: 베이스 재료
102: 다층 배선층
103: 저항체 박막
104: 보호막
105: 레지스트
106: 도금막
107: 내부 배선

Claims (9)

  1. 복수의 배선층, 및 최상위 배선층 상에 형성된 복수의 저항체를 포함하는 다층 배선 기판의 제조 방법으로서,
    저항체 박막을 형성하는 단계;
    상기 저항체 박막의 저항 분포를 측정하는 단계;
    상기 저항 분포에 따라, 상기 복수의 저항체의 저항체 폭 조정율을 산출하는 단계;
    상기 저항체 폭 조정율에 따른 패턴 폭을 갖는 보호막의 패턴을, 상기 저항체 박막 위에 형성하는 단계;
    상기 보호막으로부터 노출된 위치에서 상기 저항체 박막 위에 도금막의 패턴을 형성하는 단계; 및
    상기 도금막 및 상기 보호막으로부터 노출된 위치에서 상기 저항체 박막을 에칭하여, 상기 저항체 박막을 패터닝하는 단계
    를 포함하며,
    상기 저항체 박막의 막 두께 분포에 의한 시트 저항값의 변동을 상쇄하도록, 상기 저항체 폭 조정율이 상기 저항체 박막의 패턴 폭을 조정하는, 다층 배선 기판의 제조 방법.
  2. 제1항에 있어서, 상기 도금막의 패턴을 형성하는 단계에서는,
    상기 보호막 및 상기 저항체 박막 위에 레지스트 패턴이 형성되고,
    상기 레지스트 패턴의 개구부에 상기 도금막이 형성되는 다층 배선 기판의 제조 방법.
  3. 제1항에 있어서, 상기 보호막의 바로 아래의 상기 저항체 박막은, 상기 저항체 박막의 시트 저항 분포에 따른 패턴 폭을 갖는 다층 배선 기판의 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 보호막과 상기 보호막의 바로 아래의 상기 저항체 박막의 패턴 에지가 일치하는 다층 배선 기판의 제조 방법.
  6. 제1항에 있어서, 상기 보호막의 패턴을 형성하는 단계에서는, 상기 저항체 박막 위에 상기 보호막이 되는 포토폴리머 막(photopolymer film)이 형성되고, 상기 포토폴리머 막은 직접 묘화(direct writing)에 의해 노광되는 다층 배선 기판의 제조 방법.
  7. 복수의 배선층, 및 최상위 배선층 상에 형성된 복수의 저항체를 포함하는 다층 배선 기판으로서,
    저항체 박막의 패턴;
    상기 저항체 박막의 패턴 위에 배치되는 보호막; 및
    상기 저항체 박막 위에서, 상기 보호막이 형성되지 않은 위치에 배치되는 도금막
    을 포함하고,
    상기 보호막의 바로 아래의 상기 저항체 박막은 상기 저항체 박막의 시트 저항 분포에 따른 패턴 폭을 갖고,
    상기 저항체 박막의 막 두께 분포에 의한 시트 저항값의 변동을 상쇄하는 패턴 폭을 갖도록 상기 저항체 박막이 형성되는, 다층 배선 기판.
  8. 삭제
  9. 제7항에 있어서, 상기 보호막과 상기 보호막의 바로 아래의 상기 저항체 박막의 패턴 에지가 일치하는 다층 배선 기판.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI672982B (zh) * 2016-03-22 2019-09-21 慧榮科技股份有限公司 印刷電路板組裝物
TWI626695B (zh) * 2016-07-06 2018-06-11 欣興電子股份有限公司 封裝基板製作方法
CN107743341A (zh) * 2017-09-28 2018-02-27 衢州顺络电路板有限公司 提高内埋电阻信赖性的印制线路板及其制造方法
JP2019212837A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
CN114277409B (zh) * 2021-11-24 2023-08-15 泉州市三安集成电路有限公司 一种半导体器件的电镀方法
CN114836904B (zh) * 2022-04-26 2023-11-03 大连华阳新材料科技股份有限公司 自动调整成网两边均匀性系统及其调整方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06124810A (ja) * 1992-10-09 1994-05-06 Hitachi Ltd 薄膜抵抗体とその製法
JPH0729711A (ja) * 1993-07-09 1995-01-31 Sanken Electric Co Ltd 抵抗の形成方法
JP2004193154A (ja) * 2002-12-06 2004-07-08 Alps Electric Co Ltd 薄膜抵抗素子及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
JPH05343280A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体集積回路の製造方法
US6513227B2 (en) * 2001-01-10 2003-02-04 International Business Machines Corporation Method for measuring fine structure dimensions during manufacturing of magnetic transducers
TWI266568B (en) * 2004-03-08 2006-11-11 Brain Power Co Method for manufacturing embedded thin film resistor on printed circuit board
CN100482037C (zh) * 2004-04-30 2009-04-22 诠脑电子（深圳）有限公司 印刷电路板的嵌入式薄膜电阻制造方法
JP2007180096A (ja) * 2005-12-27 2007-07-12 Citizen Fine Tech Co Ltd 薄膜抵抗素子の製造方法
JP5012191B2 (ja) * 2007-05-14 2012-08-29 株式会社日本マイクロニクス 多層配線板およびその製造方法並びにプローブ装置
JP4907479B2 (ja) * 2007-09-19 2012-03-28 日本メクトロン株式会社 抵抗素子を内蔵したプリント配線板の製造法
US8240027B2 (en) * 2008-01-16 2012-08-14 Endicott Interconnect Technologies, Inc. Method of making circuitized substrates having film resistors as part thereof
JP5199859B2 (ja) 2008-12-24 2013-05-15 株式会社日本マイクロニクス プローブカード
TW201103384A (en) * 2009-07-03 2011-01-16 Tripod Technology Corp Method of fabricating circuit board with etched thin film resistors
TWI381170B (zh) * 2009-09-17 2013-01-01 Cyntec Co Ltd 電流感測用電阻裝置與製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06124810A (ja) * 1992-10-09 1994-05-06 Hitachi Ltd 薄膜抵抗体とその製法
JPH0729711A (ja) * 1993-07-09 1995-01-31 Sanken Electric Co Ltd 抵抗の形成方法
JP2004193154A (ja) * 2002-12-06 2004-07-08 Alps Electric Co Ltd 薄膜抵抗素子及びその製造方法

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