JPH06124810A - 薄膜抵抗体とその製法 - Google Patents
薄膜抵抗体とその製法Info
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- JPH06124810A JPH06124810A JP4271409A JP27140992A JPH06124810A JP H06124810 A JPH06124810 A JP H06124810A JP 4271409 A JP4271409 A JP 4271409A JP 27140992 A JP27140992 A JP 27140992A JP H06124810 A JPH06124810 A JP H06124810A
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- resistance
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- film resistor
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Abstract
(57)【要約】
【目的】 製造工程を短縮し、かつ抵抗値のばらつきの
小さい薄膜抵抗体を得ること。 【構成】 低抵抗の導体層を所要領域だけ除去した後、
薄膜抵抗体のパターン形成用レジストを除去する前に、
前記低抵抗の導体層を所要領域だけ除去した部分の薄膜
抵抗層にレジストを貫通して抵抗測定プローブを接触さ
せて該薄膜抵抗層の抵抗値を測定し、その測定結果に応
じて、導体層を除去して形成する薄膜抵抗体の導体層パ
ターン寸法を最適化する。
小さい薄膜抵抗体を得ること。 【構成】 低抵抗の導体層を所要領域だけ除去した後、
薄膜抵抗体のパターン形成用レジストを除去する前に、
前記低抵抗の導体層を所要領域だけ除去した部分の薄膜
抵抗層にレジストを貫通して抵抗測定プローブを接触さ
せて該薄膜抵抗層の抵抗値を測定し、その測定結果に応
じて、導体層を除去して形成する薄膜抵抗体の導体層パ
ターン寸法を最適化する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜抵抗体とその製法に
係り、特に製造工程を短縮し、かつ抵抗素子の抵抗値の
ばらつきの小さい抵抗体の製法と、それにより製作され
た薄膜抵抗体に関する。
係り、特に製造工程を短縮し、かつ抵抗素子の抵抗値の
ばらつきの小さい抵抗体の製法と、それにより製作され
た薄膜抵抗体に関する。
【０００２】
【従来の技術】従来、薄膜抵抗体の製法においては、絶
縁体の基板上に抵抗層を形成し、続いて該抵抗層上に導
体層を積層した後、予め一律に決めておいた寸法で上層
の導体層をフォトエッチング等によりパターンニングし
て１個の薄膜抵抗体の電極を形成した後、下層の抵抗層
をエッチングによって複数領域に分離する工程を通して
複数個の薄膜抵抗体を形成する方法を採っていた。
縁体の基板上に抵抗層を形成し、続いて該抵抗層上に導
体層を積層した後、予め一律に決めておいた寸法で上層
の導体層をフォトエッチング等によりパターンニングし
て１個の薄膜抵抗体の電極を形成した後、下層の抵抗層
をエッチングによって複数領域に分離する工程を通して
複数個の薄膜抵抗体を形成する方法を採っていた。
【０００３】また、抵抗層の表面が酸化して導体層との
界面で大きな抵抗をもつ事を避けるために、抵抗層と導
体層とを真空槽内で連続的に成膜するようにしている。
この抵抗層の成膜方法としてはスパッタリング法が主流
となっている。
界面で大きな抵抗をもつ事を避けるために、抵抗層と導
体層とを真空槽内で連続的に成膜するようにしている。
この抵抗層の成膜方法としてはスパッタリング法が主流
となっている。
【０００４】なお、この種の従来技術として、例えば特
開昭６０−１３６３９１号が挙げられる。
開昭６０−１３６３９１号が挙げられる。
【０００５】
【発明が解決しようとする課題】ところが、スパッタリ
ング法によって形成される抵抗層のシート抵抗値は、残
留ガス分圧あるいは基板電位の変動等により、基板毎に
変動する場合が多い。このため、予め一律に決めておい
た寸法で導体層をフォトエッチング等によりパターンニ
ングして電極を形成する従来の製法にあっては薄膜抵抗
体の抵抗値にばらつきが生じ、歩留りが低くなるという
問題があった。
ング法によって形成される抵抗層のシート抵抗値は、残
留ガス分圧あるいは基板電位の変動等により、基板毎に
変動する場合が多い。このため、予め一律に決めておい
た寸法で導体層をフォトエッチング等によりパターンニ
ングして電極を形成する従来の製法にあっては薄膜抵抗
体の抵抗値にばらつきが生じ、歩留りが低くなるという
問題があった。
【０００６】そこで、同一真空槽内で抵抗層と導体層と
を連続的に成膜して得られる薄膜抵抗体の抵抗層のシー
ト抵抗値を測定し、その測定結果によって導体層のパタ
ーン寸法を決定し、その決定したパターン寸法で各薄膜
抵抗体を構成する導体層をパターンニングすることが考
えられるが、この場合には、第１のレジスト工程を通し
て先ず各薄膜抵抗体の導体層を所要領域だけ除去した
後、抵抗層のシート抵抗値を測定し、次に各薄膜抵抗体
同士の分離のために、第２のレジスト工程を通して抵抗
層を除去し、最後に、抵抗層のシート抵抗値の測定結果
に応じて各導体層をパターンニングするための第３のレ
ジスト塗布を行い、各導体層をパターンニングする必要
がある。このため、所望抵抗値の薄膜抵抗体が得られる
までに３回のレジスト工程が必要になり、工程数が増加
するという問題があった。
を連続的に成膜して得られる薄膜抵抗体の抵抗層のシー
ト抵抗値を測定し、その測定結果によって導体層のパタ
ーン寸法を決定し、その決定したパターン寸法で各薄膜
抵抗体を構成する導体層をパターンニングすることが考
えられるが、この場合には、第１のレジスト工程を通し
て先ず各薄膜抵抗体の導体層を所要領域だけ除去した
後、抵抗層のシート抵抗値を測定し、次に各薄膜抵抗体
同士の分離のために、第２のレジスト工程を通して抵抗
層を除去し、最後に、抵抗層のシート抵抗値の測定結果
に応じて各導体層をパターンニングするための第３のレ
ジスト塗布を行い、各導体層をパターンニングする必要
がある。このため、所望抵抗値の薄膜抵抗体が得られる
までに３回のレジスト工程が必要になり、工程数が増加
するという問題があった。
【０００７】本発明の目的は、製造工程を短縮し、かつ
抵抗素子の抵抗値のばらつきの小さい薄膜抵抗体の製法
と、それにより製作された薄膜抵抗体を提供することに
ある。
抵抗素子の抵抗値のばらつきの小さい薄膜抵抗体の製法
と、それにより製作された薄膜抵抗体を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、基本的には、薄膜抵抗層の上層に低抵抗の
導体層を同一形成装置で連続して積層する薄膜抵抗体の
製法において、薄膜抵抗体のパターン形成用レジストに
よって前記低抵抗の導体層を所要領域だけ除去した後、
該レジストを除去する前に、前記低抵抗の導体層に前記
レジストを貫通して抵抗測定プローブを接触させて該薄
膜抵抗層の抵抗値を測定し、その測定結果に応じて、薄
膜抵抗層とその上層の導体層で形成される薄膜抵抗体の
導体層のパターン寸法を最適化するようにしたものであ
る。
に本発明は、基本的には、薄膜抵抗層の上層に低抵抗の
導体層を同一形成装置で連続して積層する薄膜抵抗体の
製法において、薄膜抵抗体のパターン形成用レジストに
よって前記低抵抗の導体層を所要領域だけ除去した後、
該レジストを除去する前に、前記低抵抗の導体層に前記
レジストを貫通して抵抗測定プローブを接触させて該薄
膜抵抗層の抵抗値を測定し、その測定結果に応じて、薄
膜抵抗層とその上層の導体層で形成される薄膜抵抗体の
導体層のパターン寸法を最適化するようにしたものであ
る。
【０００９】
【作用】上記手段によれば、薄膜抵抗体のパターン形成
用レジストを除去する前に、レジストを貫通して抵抗測
定プローブを薄膜導体層に接触させて薄膜抵抗層の抵抗
値を測定し、その測定結果に応じて、薄膜抵抗体の抵抗
値を決定する導体層のパターン寸法を最適化するので、
所望抵抗値の薄膜抵抗体が得られるまでのレジスト工程
数が従来の３回から２回に減少する。また、抵抗値のば
らつきの小さい薄膜抵抗体を形成することができる。
用レジストを除去する前に、レジストを貫通して抵抗測
定プローブを薄膜導体層に接触させて薄膜抵抗層の抵抗
値を測定し、その測定結果に応じて、薄膜抵抗体の抵抗
値を決定する導体層のパターン寸法を最適化するので、
所望抵抗値の薄膜抵抗体が得られるまでのレジスト工程
数が従来の３回から２回に減少する。また、抵抗値のば
らつきの小さい薄膜抵抗体を形成することができる。
【００１０】
【実施例】以下、本発明を図示する実施例に基づいて詳
細に説明する。
細に説明する。
【００１１】図１は本発明による薄膜抵抗体の製法の一
実施例を示す流れ図であり、スルーホール１を有し、絶
縁体で作られた基板２の上に、薄膜抵抗層３と低抵抗の
導体層４を同一形成装置で連続して積層する（ステップ
１０１）。
実施例を示す流れ図であり、スルーホール１を有し、絶
縁体で作られた基板２の上に、薄膜抵抗層３と低抵抗の
導体層４を同一形成装置で連続して積層する（ステップ
１０１）。
【００１２】次に、薄膜抵抗層３のシート抵抗を測定す
るためと、複数の製品素子部５の分離のため、レジスト
６の塗布、露光現像（ステップ１０２）の後、導体層エ
ッチングを行い、複数の製品素子部５と測定パターン７
の間、及び測定パターン７内の導体層４をエッチング除
去する（ステップ１０３）。
るためと、複数の製品素子部５の分離のため、レジスト
６の塗布、露光現像（ステップ１０２）の後、導体層エ
ッチングを行い、複数の製品素子部５と測定パターン７
の間、及び測定パターン７内の導体層４をエッチング除
去する（ステップ１０３）。
【００１３】次に、薄膜抵抗層３のシート抵抗を測定す
る（ステップ１０４）。具体的には、測定パターン７の
近傍を図２に拡大して詳細に示すように、レジスト６を
貫通して、測定パターン７の導体層４にプローブ８を接
触させ、測定機９により薄膜抵抗層３のシート抵抗を測
定する。
る（ステップ１０４）。具体的には、測定パターン７の
近傍を図２に拡大して詳細に示すように、レジスト６を
貫通して、測定パターン７の導体層４にプローブ８を接
触させ、測定機９により薄膜抵抗層３のシート抵抗を測
定する。
【００１４】次に、複数の製品素子部５と測定パターン
７の間、及び測定パターン７内の薄膜抵抗層３をエッチ
ングにより、一度に除去した後（ステップ１０５）、レ
ジスト６を剥離する（ステップ１０６）。
７の間、及び測定パターン７内の薄膜抵抗層３をエッチ
ングにより、一度に除去した後（ステップ１０５）、レ
ジスト６を剥離する（ステップ１０６）。
【００１５】以上で、複数の抵抗素子の分離と、成膜済
みの薄膜抵抗層３のシート抵抗の実測が一度のレジスト
工程で終了した。
みの薄膜抵抗層３のシート抵抗の実測が一度のレジスト
工程で終了した。
【００１６】続いて、製品素子部５の抵抗値を所望の値
にするため、導体パターン形成用のレジスト１０を塗布
した後、上記測定済み抵抗値に応じた寸法に露光、現像
を行い（ステップ１０７）、導体層エッチングを行い
（ステップ１０８）、電極１１、１２の大きさを、図３
および図４の平面図に示すように、それぞれア、イから
ウ、エの形状に変え、両電極の間隔を最適にする。
にするため、導体パターン形成用のレジスト１０を塗布
した後、上記測定済み抵抗値に応じた寸法に露光、現像
を行い（ステップ１０７）、導体層エッチングを行い
（ステップ１０８）、電極１１、１２の大きさを、図３
および図４の平面図に示すように、それぞれア、イから
ウ、エの形状に変え、両電極の間隔を最適にする。
【００１７】最後にレジスト１０を剥離し（ステップ１
０８）、全工程を終了する。
０８）、全工程を終了する。
【００１８】なお、本発明の実施例の抵抗素子の平面構
造としては、図３に示す同心状電極１１、１２または図
４に示す平行電極１１、１２のいずれの構造であっても
よく、どちらも同じ効果を有する。
造としては、図３に示す同心状電極１１、１２または図
４に示す平行電極１１、１２のいずれの構造であっても
よく、どちらも同じ効果を有する。
【００１９】また実施例では、素子分離の後に電極を形
成しているが、電極の形成後に素子分離を行うようにし
てもよい。
成しているが、電極の形成後に素子分離を行うようにし
てもよい。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、低抵抗の導体層を所要領域だけ除去した後、
薄膜抵抗体のパターン形成用レジストを除去する前に、
前記低抵抗の導体層を所要領域だけ除去した部分の薄膜
抵抗層にレジストを貫通して抵抗測定プローブを接触さ
せて該薄膜抵抗層の抵抗値を測定し、その測定結果に応
じて、導体層を除去して形成する薄膜抵抗体の導体層パ
ターン寸法を最適化するようにしたので、薄膜抵抗体を
形成するためのレジスト工程数を、従来の３回から２回
に減らすことができ、製造工程の短縮を図れるといった
効果がある。
によれば、低抵抗の導体層を所要領域だけ除去した後、
薄膜抵抗体のパターン形成用レジストを除去する前に、
前記低抵抗の導体層を所要領域だけ除去した部分の薄膜
抵抗層にレジストを貫通して抵抗測定プローブを接触さ
せて該薄膜抵抗層の抵抗値を測定し、その測定結果に応
じて、導体層を除去して形成する薄膜抵抗体の導体層パ
ターン寸法を最適化するようにしたので、薄膜抵抗体を
形成するためのレジスト工程数を、従来の３回から２回
に減らすことができ、製造工程の短縮を図れるといった
効果がある。
【００２１】また、薄膜抵抗層の抵抗値の測定結果に応
じて、薄膜抵抗体の抵抗値を決定する導体層のパターン
寸法を最適化するようにしたので、抵抗値のばらつきの
小さい薄膜抵抗体を形成することができる。
じて、薄膜抵抗体の抵抗値を決定する導体層のパターン
寸法を最適化するようにしたので、抵抗値のばらつきの
小さい薄膜抵抗体を形成することができる。
【図１】 本発明による薄膜抵抗体の製法の一実施例を
示す工程図である。
示す工程図である。
【図２】 薄膜抵抗層の抵抗値の測定法を示す説明図で
ある。
ある。
【図３】 本発明によって形成された薄膜抵抗体の一例
を示す構造図である。
を示す構造図である。
【図４】 本発明によって形成された薄膜抵抗体の他の
例を示す構造図である。
例を示す構造図である。
１…スルーホール、２…基板、３…抵抗層、４…導体
層、５…製品素子部、６…レジスト、７…測定パター
ン、８…プローブ、９…測定機、１０…レジスト、１
１，１２…電極、ア，イ，ウ，エ…電極の端部。
層、５…製品素子部、６…レジスト、７…測定パター
ン、８…プローブ、９…測定機、１０…レジスト、１
１，１２…電極、ア，イ，ウ，エ…電極の端部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 釼持 秋広 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内
Claims (4)
- 【請求項１】 薄膜抵抗層の上層に低抵抗の導体層を同
一形成装置で連続して積層して形成した薄膜抵抗体にお
いて、低抵抗の導体層を所要領域だけ除去して形成さ
れ、かつその下層の該薄膜抵抗層の抵抗値の測定結果に
応じて、低抵抗の導体層のパターン寸法を最適化して形
成された電極部分を有することを特徴とする薄膜抵抗
体。 - 【請求項２】 薄膜抵抗層の上層に低抵抗の導体層を同
一形成装置で連続して積層する薄膜抵抗体の製法におい
て、薄膜抵抗体のパターン形成用レジストによって前記
低抵抗の導体層を所要領域だけ除去した後、該レジスト
を除去する前に、前記低抵抗の導体層に前記レジストを
貫通して抵抗測定プローブを接触させて該薄膜抵抗層の
抵抗値を測定し、その測定結果に応じて、薄膜抵抗層と
その上層の導体層で形成される薄膜抵抗体の導体層のパ
ターン寸法を最適化することを特徴とする薄膜抵抗体の
製法。 - 【請求項３】 薄膜抵抗層の上層に低抵抗の導体層を同
一形成装置で連続して積層し、１枚の回路基板内に複数
の薄膜抵抗体を形成する薄膜抵抗体の製法において、複
数の薄膜抵抗体を分離して形成する工程の中で、薄膜抵
抗体の素子分離を行うパターン形成用レジストによって
前記低抵抗の導体層を所要領域だけ除去した後、該レジ
ストを除去する前に、前記導体層に前記レジストを貫通
して抵抗測定プローブを接触させて該薄膜抵抗体の抵抗
値を測定した後、残存するレジストによって前記抵抗測
定を行った薄膜抵抗体の抵抗層を除去し、続いて前記抵
抗値の測定結果に応じて、前記素子分離された各薄膜抵
抗体の導体層のパターン寸法を最適化して除去すること
を特徴とする薄膜抵抗体の製法。 - 【請求項４】 薄膜抵抗層の上層に低抵抗の導体層を同
一形成装置で連続して積層し、これら薄膜抵抗層および
導体層の所要領域を除去して１枚の回路基板内に複数個
形成した薄膜抵抗体において、複数の薄膜抵抗体を分離
形成する工程の中で、薄膜抵抗体の素子分離を行うパタ
ーン形成用レジストによって前記低抵抗の導体層を所要
領域だけ除去して形成された抵抗測定用のダミー素子を
有し、このダミー素子の抵抗値の測定結果に応じて、パ
ターン寸法が最適化された導体層を有することを特徴と
する薄膜抵抗体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271409A JPH06124810A (ja) | 1992-10-09 | 1992-10-09 | 薄膜抵抗体とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271409A JPH06124810A (ja) | 1992-10-09 | 1992-10-09 | 薄膜抵抗体とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124810A true JPH06124810A (ja) | 1994-05-06 |
Family
ID=17499651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271409A Pending JPH06124810A (ja) | 1992-10-09 | 1992-10-09 | 薄膜抵抗体とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124810A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006033673A2 (en) * | 2004-04-29 | 2006-03-30 | Hewlett-Packard Development Company, L.P. | Apparatus and method for transverse characterization of materials |
| KR101529397B1 (ko) * | 2012-11-20 | 2015-06-16 | 가부시키가이샤 니혼 마이크로닉스 | 다층 배선 기판 및 그 제조 방법 |
| CN105845297A (zh) * | 2016-05-16 | 2016-08-10 | 上海芯石微电子有限公司 | 一种氮化钽金属薄层电阻结构及其制备方法 |
| JP2017204653A (ja) * | 2012-01-27 | 2017-11-16 | ローム株式会社 | チップ抵抗器の製造方法 |
| CN114303213A (zh) * | 2019-10-16 | 2022-04-08 | Tdk电子股份有限公司 | 器件和用于制造器件的方法 |
| US12014852B2 (en) | 2019-10-16 | 2024-06-18 | Tdk Electronics Ag | Sensor element and method for producing a sensor element |
-
1992
- 1992-10-09 JP JP4271409A patent/JPH06124810A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006033673A2 (en) * | 2004-04-29 | 2006-03-30 | Hewlett-Packard Development Company, L.P. | Apparatus and method for transverse characterization of materials |
| WO2006033673A3 (en) * | 2004-04-29 | 2006-05-18 | Hewlett Packard Development Co | Apparatus and method for transverse characterization of materials |
| JP2017204653A (ja) * | 2012-01-27 | 2017-11-16 | ローム株式会社 | チップ抵抗器の製造方法 |
| KR101529397B1 (ko) * | 2012-11-20 | 2015-06-16 | 가부시키가이샤 니혼 마이크로닉스 | 다층 배선 기판 및 그 제조 방법 |
| CN105845297A (zh) * | 2016-05-16 | 2016-08-10 | 上海芯石微电子有限公司 | 一种氮化钽金属薄层电阻结构及其制备方法 |
| CN114303213A (zh) * | 2019-10-16 | 2022-04-08 | Tdk电子股份有限公司 | 器件和用于制造器件的方法 |
| JP2022552067A (ja) * | 2019-10-16 | 2022-12-15 | ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフト | 部品及び部品の製造方法 |
| US12014852B2 (en) | 2019-10-16 | 2024-06-18 | Tdk Electronics Ag | Sensor element and method for producing a sensor element |
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