JPH0748407B2 - 薄膜抵抗体の製造方法 - Google Patents
薄膜抵抗体の製造方法Info
- Publication number
- JPH0748407B2 JPH0748407B2 JP1153766A JP15376689A JPH0748407B2 JP H0748407 B2 JPH0748407 B2 JP H0748407B2 JP 1153766 A JP1153766 A JP 1153766A JP 15376689 A JP15376689 A JP 15376689A JP H0748407 B2 JPH0748407 B2 JP H0748407B2
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- resistor
- film
- thin film
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜抵抗体の製造方法に係り、特に抵抗値精度
の良い薄膜抵抗体の形成に好適な導体膜のパターニング
方法に関する。
の良い薄膜抵抗体の形成に好適な導体膜のパターニング
方法に関する。
従来、薄膜抵抗体の製造においては、絶縁体の基板上に
抵抗膜を形成し、続いて該抵抗膜上に導体膜を積層した
後、あらかじめ一律に決めておいた寸法で導体膜をフォ
トエッチング等によりパターニングして電極を形成する
方法を採っていた。また、抵抗膜の表面が酸化して導体
膜との界面で大きな抵抗を持つことを避けるために、抵
抗膜と導体膜とを真空槽内で連続的に成膜することが必
要であることも知られている。なお、この種の技術とし
て関連するものには、例えば、特開昭60−136391号公報
が挙げられる。
抵抗膜を形成し、続いて該抵抗膜上に導体膜を積層した
後、あらかじめ一律に決めておいた寸法で導体膜をフォ
トエッチング等によりパターニングして電極を形成する
方法を採っていた。また、抵抗膜の表面が酸化して導体
膜との界面で大きな抵抗を持つことを避けるために、抵
抗膜と導体膜とを真空槽内で連続的に成膜することが必
要であることも知られている。なお、この種の技術とし
て関連するものには、例えば、特開昭60−136391号公報
が挙げられる。
現在、抵抗膜の成膜方法としてはスパッタリング法が主
流を占めているが、これによって形成される抵抗膜のシ
ート抵抗値は、残留ガス分圧およびガス種の変動、基板
の電位変動等により、同一バッチ内、もしくはインライ
ン処理で連続的に処理された基板においても、基板毎に
相違する場合が多い。このため、従来技術においては、
薄膜抵抗体の仕上り抵抗値にバラツキがあり、歩留りが
悪いという問題があった。
流を占めているが、これによって形成される抵抗膜のシ
ート抵抗値は、残留ガス分圧およびガス種の変動、基板
の電位変動等により、同一バッチ内、もしくはインライ
ン処理で連続的に処理された基板においても、基板毎に
相違する場合が多い。このため、従来技術においては、
薄膜抵抗体の仕上り抵抗値にバラツキがあり、歩留りが
悪いという問題があった。
また、同一真空槽内で抵抗膜と導体膜とを連続的に成膜
して得られる薄膜抵抗体は、電極となる導体膜のパター
ニングが終了しないと抵抗膜のシート抵抗値を知ること
ができないことから、根本的に基板毎の仕上り抵抗値の
変動は避け難いという欠点を有していた。
して得られる薄膜抵抗体は、電極となる導体膜のパター
ニングが終了しないと抵抗膜のシート抵抗値を知ること
ができないことから、根本的に基板毎の仕上り抵抗値の
変動は避け難いという欠点を有していた。
本発明の目的は、抵抗値のバラツキの少ない薄膜抵抗体
の製造方法を提供することにある。
の製造方法を提供することにある。
上記目的を達成するために、本発明は、電極となる導体
膜のパターニング工程を２回に分け、初めは基板上の所
望の抵抗体形成位置以外の位置に導体膜のパターニング
を行ってダミー抵抗体を形成して、該ダミー抵抗体の抵
抗値を測定し、次に該ダミー抵抗体の抵抗値をもとに所
望の抵抗体形成位置における導体膜のパターニング寸法
を決定してパターニングを行うようにしたものである。
膜のパターニング工程を２回に分け、初めは基板上の所
望の抵抗体形成位置以外の位置に導体膜のパターニング
を行ってダミー抵抗体を形成して、該ダミー抵抗体の抵
抗値を測定し、次に該ダミー抵抗体の抵抗値をもとに所
望の抵抗体形成位置における導体膜のパターニング寸法
を決定してパターニングを行うようにしたものである。
初めのパターニングで形成したダミー抵抗体の抵抗値を
測定することにより、抵抗膜のシート抵抗値を知ること
ができる。これにより所望の抵抗値を得るために必要な
導体膜のパターン寸法が判るので、それぞれ寸法の異な
る複数のフォトマスク等を予め準備しておき、その中か
ら適当なものを選定して、所望の抵抗体形成位置におけ
る導体膜のパターニングを行うことにより、抵抗値精度
の良い薄膜抵抗体を得ることができる。
測定することにより、抵抗膜のシート抵抗値を知ること
ができる。これにより所望の抵抗値を得るために必要な
導体膜のパターン寸法が判るので、それぞれ寸法の異な
る複数のフォトマスク等を予め準備しておき、その中か
ら適当なものを選定して、所望の抵抗体形成位置におけ
る導体膜のパターニングを行うことにより、抵抗値精度
の良い薄膜抵抗体を得ることができる。
以下、本発明の一実施例について図面により説明する。
第１図は本発明による薄膜抵抗体の製造工程の一実施例
を示したものである。まず、絶縁体の基板１上に抵抗膜
２を形成し（第１図（ａ））、引き続いて該抵抗膜２上
に導体膜３を積層する（第１図（ｂ））。この抵抗膜２
と導体膜３とは、一般に真空槽内でスパッタリング法に
より連続的に形成する。これにより、抵抗膜２の表面が
酸化して導体膜３との界面で大きな抵抗値を持つことが
防止される。次に、所望の抵抗体形成位置以外の部分に
おいて、導体膜３のダミー電極として残すべき部分5a
と、ダミー抵抗体となるべき部分5a′を除く全面とをフ
ォトレジスト等で被覆し、エッチングにより5a′の部分
の導体膜３を除去して、シート抵抗値測定用のダミー抵
抗体を形成する（第１図（ｃ））。このダミー電極パタ
ーン形成後、フォトレジスト等を除去する。
を示したものである。まず、絶縁体の基板１上に抵抗膜
２を形成し（第１図（ａ））、引き続いて該抵抗膜２上
に導体膜３を積層する（第１図（ｂ））。この抵抗膜２
と導体膜３とは、一般に真空槽内でスパッタリング法に
より連続的に形成する。これにより、抵抗膜２の表面が
酸化して導体膜３との界面で大きな抵抗値を持つことが
防止される。次に、所望の抵抗体形成位置以外の部分に
おいて、導体膜３のダミー電極として残すべき部分5a
と、ダミー抵抗体となるべき部分5a′を除く全面とをフ
ォトレジスト等で被覆し、エッチングにより5a′の部分
の導体膜３を除去して、シート抵抗値測定用のダミー抵
抗体を形成する（第１図（ｃ））。このダミー電極パタ
ーン形成後、フォトレジスト等を除去する。
以上により得られたダミー抵抗体の電極間、すなわち、
ダミー電極5aと共通電極４間の電気抵抗と寸法を測定す
ることにより、抵抗膜２のシート抵抗値は容易に算出す
ることができるので、最終的に必要な薄膜抵抗体の仕上
り抵抗値を得るに要する電極の寸法（パターニング寸
法）を知ることができる。
ダミー電極5aと共通電極４間の電気抵抗と寸法を測定す
ることにより、抵抗膜２のシート抵抗値は容易に算出す
ることができるので、最終的に必要な薄膜抵抗体の仕上
り抵抗値を得るに要する電極の寸法（パターニング寸
法）を知ることができる。
次に、上記ダミー抵抗体により知り得た寸法データをも
とに、所望の抵抗体形成位置に抵抗体5b′,5c′等を形
成する（第１図（ｄ））。即ち、ダミー電極5aとダミー
抵抗体5a′を形成された基板が再度フォトレジスト等で
被覆し、予め準備してある寸法がそれぞれ異なるフォト
マスクの中から、前記方法により得られた寸法データに
最も近いパターンのものを選択してパターン形成を行う
ことにより、所望の抵抗体形成位置において、電極5b,5
c及び抵抗体5b′,5c′等を得ることができる。
とに、所望の抵抗体形成位置に抵抗体5b′,5c′等を形
成する（第１図（ｄ））。即ち、ダミー電極5aとダミー
抵抗体5a′を形成された基板が再度フォトレジスト等で
被覆し、予め準備してある寸法がそれぞれ異なるフォト
マスクの中から、前記方法により得られた寸法データに
最も近いパターンのものを選択してパターン形成を行う
ことにより、所望の抵抗体形成位置において、電極5b,5
c及び抵抗体5b′,5c′等を得ることができる。
第２図に、第１図（ｄ）の工程後の薄膜抵抗体の平面図
を示す。第２図では、所望の抵抗体形成位置において、
電極5b,5c及び抵抗体5b′,5c′の他に、電極5d,5e及び
抵抗体5d′,5e′も形成するとしている。
を示す。第２図では、所望の抵抗体形成位置において、
電極5b,5c及び抵抗体5b′,5c′の他に、電極5d,5e及び
抵抗体5d′,5e′も形成するとしている。
第３図はダミー抵抗体の電極5a,4間の電気抵抗を測定す
る場合の構成例を示したものである。これは、双方の電
極5a,4から２本のリード11,12を引き出して、定電流供
給回路13、電圧測定回路14と接続し、定電流印加による
降下電圧を測定する所謂４端子法により、電極5a,4間の
電圧抵抗を測定するというものである。
る場合の構成例を示したものである。これは、双方の電
極5a,4から２本のリード11,12を引き出して、定電流供
給回路13、電圧測定回路14と接続し、定電流印加による
降下電圧を測定する所謂４端子法により、電極5a,4間の
電圧抵抗を測定するというものである。
以上の説明から明らかな如く、本発明によれば、薄膜抵
抗体の抵抗値を決定するパターニングを行う前に、基板
に設けたダミー抵抗体により基板毎に抵抗膜のシート抵
抗値を知ることができるので、各基板間でシート抵抗値
にバラツキがあっても、それぞれに応じたパターニング
寸法を選択することにより、仕上り抵抗値のバラツキを
抑えることができ、所望の抵抗値に対応した精度の良い
薄膜抵抗体を歩留り良く得ることができる。
抗体の抵抗値を決定するパターニングを行う前に、基板
に設けたダミー抵抗体により基板毎に抵抗膜のシート抵
抗値を知ることができるので、各基板間でシート抵抗値
にバラツキがあっても、それぞれに応じたパターニング
寸法を選択することにより、仕上り抵抗値のバラツキを
抑えることができ、所望の抵抗値に対応した精度の良い
薄膜抵抗体を歩留り良く得ることができる。
第１図は本発明による薄膜抵抗体の製造工程の一実施例
を示す基板断面図、第２図は第１図（ｄ）の工程後の薄
膜抵抗体の平面図、第３図はダミー抵抗体による電気抵
抗測定の回路構成例を示す図である。 １……絶縁体基板、２……抵抗膜、 ３……導体膜、４……共通電極、 5a……ダミー電極、5a′……ダミー抵抗体、 5b〜5e……電極、5b′〜5e′……抵抗体。
を示す基板断面図、第２図は第１図（ｄ）の工程後の薄
膜抵抗体の平面図、第３図はダミー抵抗体による電気抵
抗測定の回路構成例を示す図である。 １……絶縁体基板、２……抵抗膜、 ３……導体膜、４……共通電極、 5a……ダミー電極、5a′……ダミー抵抗体、 5b〜5e……電極、5b′〜5e′……抵抗体。
Claims (1)
- 【請求項１】絶縁体の基板上に抵抗膜を形成し、それに
連続して該抵抗膜上に導体膜を積層し、該導体膜をパタ
ーニングして薄膜抵抗体を製造する方法において、 前記抵抗膜上に導体膜を積層した後、初めは基板上の所
望の抵抗体形成位置以外の位置にパターニングを行って
ダミー抵抗体を形成して、該ダミー抵抗体の抵抗値を測
定し、次に、前記測定されたダミー抵抗体の抵抗値をも
とに、基板上の所望の抵抗体形成位置における導体膜の
パターニング寸法を決定してパターニングを行い、薄膜
抵抗体を形成することを特徴とする薄膜抵抗体の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153766A JPH0748407B2 (ja) | 1989-06-16 | 1989-06-16 | 薄膜抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153766A JPH0748407B2 (ja) | 1989-06-16 | 1989-06-16 | 薄膜抵抗体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319302A JPH0319302A (ja) | 1991-01-28 |
| JPH0748407B2 true JPH0748407B2 (ja) | 1995-05-24 |
Family
ID=15569665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153766A Expired - Lifetime JPH0748407B2 (ja) | 1989-06-16 | 1989-06-16 | 薄膜抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748407B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315109A (ja) * | 1992-05-12 | 1993-11-26 | Hitachi Ltd | 薄膜抵抗体の製造方法 |
| JP4741624B2 (ja) * | 2008-03-21 | 2011-08-03 | 京セラ株式会社 | 配線基板 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844760A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 薄膜混成集積回路の製造方法 |
-
1989
- 1989-06-16 JP JP1153766A patent/JPH0748407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319302A (ja) | 1991-01-28 |
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