JP2017204653A - チップ抵抗器の製造方法 - Google Patents

Abstract

【課題】正確な抵抗値のチップ抵抗器を確実に実現できる製造方法を提供すること。
【解決手段】基板上に抵抗体膜を形成する工程と、前記抵抗体膜のシート抵抗を測定する工程と、前記抵抗体膜のシート抵抗を測定した後に、前記抵抗体膜上に配線膜を形成する工程と、前記配線膜および前記抵抗体膜をエッチングによってパターニングすることによって、複数の抵抗体、および前記複数の抵抗体をそれぞれ切り離し可能な複数のヒューズを形成するエッチング工程と、前記複数の抵抗体の全抵抗値を測定する工程と、前記測定された全抵抗値に基づいて、前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断する工程とを含むことを特徴とする、チップ抵抗器の製造方法である。
【選択図】図３３

Description

本発明は、ディスクリート部品としてのチップ抵抗器の製造方法に関する。

チップ抵抗器は、従来、セラミック等の絶縁基板と、その表面に材料ペーストをスクリーン印刷して形成された抵抗膜と、抵抗膜に接続された電極とを含む構成をしている。そして、チップ抵抗器の抵抗値を目標値に合わせるために、抵抗膜に対してレーザ光線を照射してトリミング溝を刻設するレーザトリミングが行われていた（特許文献１参照）。
また、チップ抵抗器の他の従来例が、特許文献２に開示されている。開示されたチップ抵抗器は、金属製のチップ状の抵抗体の下面に、一対の電極が空隙を介して離間して設けられた構成である。このチップ抵抗器では、抵抗値の合わせ込み等はできない。

特開２００１−７６９１２号公報 特開２００４−１８６５４１号公報

請求項１記載の発明は、基板上に抵抗体膜を形成する工程と、前記抵抗体膜のシート抵抗を測定する工程と、前記抵抗体膜のシート抵抗を測定した後に、前記抵抗体膜上に配線膜を形成する工程と、前記配線膜および前記抵抗体膜をエッチングによってパターニングすることによって、複数の抵抗体、および前記複数の抵抗体をそれぞれ切り離し可能な複数のヒューズを形成するエッチング工程と、前記複数の抵抗体の全抵抗値を測定する工程と、前記測定された全抵抗値に基づいて、前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断する工程とを含むことを特徴とする、チップ抵抗器の製造方法である。

請求項２記載の発明は、前記エッチング工程の前に、前記配線膜のシート抵抗を測定する工程をさらに含むことを特徴とする、請求項１に記載のチップ抵抗器の製造方法である。
請求項３記載の発明は、異なる膜厚の前記抵抗体膜を有する複数種類のチップ抵抗器を同一生産ラインで製造することを特徴とする、請求項１または２に記載のチップ抵抗器の製造方法である。

請求項４記載の発明は、前記エッチング工程が、前記配線膜および前記抵抗体膜を同一マスクでエッチングする第１エッチング工程と、前記第１エッチング工程の後に、前記抵抗体膜上の前記配線膜を部分的にエッチングする第２エッチング工程とを含むことを特徴とする、請求項１〜３のいずれか一項に記載のチップ抵抗器の製造方法である。
請求項５記載の発明は、前記基板が境界領域によって区分された複数のチップ抵抗器領域を有しており、前記エッチング工程よりも後に、前記境界領域に沿って前記基板を切断することにより、チップ抵抗器を個片化する工程をさらに含むことを特徴とする、請求項１〜４のいずれか一項に記載のチップ抵抗器の製造方法である。

請求項６記載の発明は、前記チップ抵抗器を個片化する工程は、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成するエッチング工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、請求項５に記載のチップ抵抗器の製造方法。
請求項７記載の発明は、前記抵抗体膜のシート抵抗値の測定は、探針プローブを用いた探針法により行われることを特徴とする、請求項１記載のチップ抵抗器の製造方法である。

請求項８記載の発明は、前記シート抵抗値を測定する工程は、測定されたシート抵抗値に基づき抵抗体膜の膜厚を計算する工程を含むことを特徴とする、請求項７記載のチップ抵抗器の製造方法である。
請求項９記載の発明は、前記抵抗体膜の上に積層された前記配線膜と、前記ヒューズとは同一レイヤーに形成された同一材料の金属膜で形成されることを特徴とする、請求項１〜８のいずれか一項に記載のチップ抵抗器の製造方法である。

請求項１０記載の発明は、前記抵抗体膜は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮで形成されることを特徴とする、請求項１〜９のいずれか一項に記載のチップ抵抗器の製造方法である。
請求項１１記載の発明は、前記抵抗体膜を形成する前に、前記基板の表面に絶縁膜を形成する工程をさらに含む、請求項１〜１０のいずれか一項に記載のチップ抵抗器の製造方法である。

請求項１記載の発明によれば、抵抗体膜をパターニングする前にシート抵抗を測定することで、抵抗体膜の膜厚を管理できる。そして、目標膜厚からのずれに応じて、抵抗体膜の形成条件（形成時間）を調整することにより、目標膜厚を達成できる。さらに、エッチングによる微細加工およびヒューズによる抵抗値の合わせ込みにより、小サイズで正確な抵抗値のチップ抵抗器を実現できる。

請求項２記載の発明によれば、配線膜の膜厚、抵抗値まで含めて管理でき、一層正確な抵抗値を実現できる。
広い抵抗値範囲を実現するには、一律の膜厚の抵抗体膜では対応できない。そこで、請求項３記載の発明によれば、必要な抵抗値範囲を複数（たとえば３個）に分け、３種類の膜厚の抵抗体膜を形成する。抵抗体膜形成後にシート抵抗を測定することで、目標膜厚になっていることを確認する。その結果、共通ラインでの他品種少量生産に適し、いずれの膜厚も正確に実現できる。

請求項４記載の発明によれば、抵抗膜および配線膜のレイアウトにずれがなく、微細構成で整合された抵抗回路のチップ抵抗器を製造できる。
請求項５記載の発明によれば、基板上の複数のチップ抵抗器のため抵抗膜が形成された状態において、その抵抗膜のシート抵抗測定が行われる。たとえば、基板がいわゆるウエハの状態でシート抵抗測定がおこなわれるので、複数のチップ抵抗器の抵抗値管理を一括して行え、製造効率が良い。

請求項６記載の発明によれば、スクライブエラーが生じず良好にチップ抵抗器を個片化することができる。
請求項７記載の発明によれば、抵抗体膜のシート抵抗値をこの段階で測定することにより、シート抵抗値を確認して、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。

請求項８記載の発明によれば、測定したシート抵抗値に基づき抵抗体膜の膜厚が計算されるから、シート抵抗値が所望の値でない場合に、膜厚制御により、次のチップ抵抗器の製造プロセスを調整、改良でき、所望のシート抵抗値を得ることができる。
請求項９記載の発明によれば、製造が容易で、比較的少ないプロセスにより簡単に複数種類の金属膜（導体膜）を一度に形成することができる。

請求項１０記載の発明によれば、抵抗体膜を良好に形成できるチップ抵抗器を提供できる。
請求項１１記載の発明によれば、抵抗体膜を基板から電気的に分離でき、抵抗体膜による抵抗値を正確に設定できる。

図１（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。 図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。 図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図である。 図３Ｂは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。 図３Ｃは、抵抗回路網１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。 図４は、抵抗膜ライン２０および導体膜２１の電気的特徴を回路記号および電気回路図で示した図である。 図５（Ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。 図６は、図２に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図７は、抵抗回路網１４の電気回路図である。 図８は、チップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成を示す図である。 図９は、図８に示す抵抗回路網１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図１０は、抵抗回路網１４の電気回路図である。 図１１（Ａ）（Ｂ）は、図１０に示す電気回路の変形例を示す電気回路図である。 図１２は、第１参考例のさらに他の実施形態に係る抵抗回路網１４の電気回路図である。 図１３は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。 図１４は、第１参考例のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。 図１５は、チップ抵抗器１０の製造工程の一例を示すフロー図である。 図１６は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜２２および樹脂膜２３を示す図解的な断面図である。 図１７は、ウエハから個々のチップ抵抗器に分離する処理工程を示す図解図である。 図１８は、ウエハからチップ抵抗器が切り出されることを説明する図解図である。 図１９（Ａ）は、本発明の一実施形態に係るチップ抵抗器３１０の外観構成を示す図解的な斜視図であり、図１９（Ｂ）は、チップ抵抗器３１０が基板上に実装された状態を示す側面図である。 図２０は、チップ抵抗器３１０の平面図であり、第１接続電極３１２、第２接続電極３１３および抵抗回路網３１４の配置関係ならびに抵抗回路網３１４の平面視の構成を示す図である。 図２１Ａは、図２０に示す抵抗回路網３１４の一部分を拡大して描いた平面図である。 図２１Ｂは、抵抗回路網３１４における抵抗体Ｒの構成を説明するために描いた長さ方向の縦断面図である。 図２１Ｃは、抵抗回路網３１４における抵抗体Ｒの構成を説明するために描いた幅方向の縦断面図である。 図２２は、抵抗膜ライン３２０および導体膜３２１の電気的特徴を回路記号および電気回路図で示した図である。 図２３（Ａ）は、図２０に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２３（Ｂ）は、図２３（Ａ）のＢ−Ｂに沿う断面構造を示す図である。 図２４は、図２０に示す抵抗回路網３１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図２５は、抵抗回路網３１４の電気回路図である。 図２６は、チップ抵抗器３３０の平面図であり、第１接続電極３１２、第２接続電極３１３および抵抗回路網３１４の配置関係ならびに抵抗回路網３１４の平面視の構成を示す図である。 図２７は、図２６に示す抵抗回路網３１４における複数種類の抵抗単位体を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配置関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図２８は、抵抗回路網３１４の電気回路図である。 図２９（Ａ）（Ｂ）は、図２８に示す電気回路の変形例を示す電気回路図である。 図３０は、本発明のさらに他の実施形態に係る抵抗回路網３１４の電気回路図である。 図３１は、具体的な抵抗値を表示したチップ抵抗器における抵抗回路網の構成例を示す電気回路図である。 図３２は、本発明のさらに他の実施形態に係るチップ抵抗器３９０の要部構造を説明するための図解的な平面図である。 図３３は、チップ抵抗器３１０の製造工程の一例を示すフロー図である。 図３４は、ヒューズ膜Ｆの溶断工程とその後に形成するパッシベーション膜３２２および樹脂膜３２３を示す図解的な断面図である。 図３５は、基板から個々のチップ抵抗器に分離する処理工程を示す図解図である。 図３６は、基板からチップ抵抗器が切り出されることを説明する図解図である。 図３７は、本発明の製造方法により製造されたチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図３８は、筐体５０２の内部に収容された電子回路アセンブリ５１０の構成を示す図解的な平面図である。

＜第１参考例に係る発明＞
（１）第１参考例に係る発明の課題および目的
従来のチップ抵抗器は、レーザトリミングによって抵抗値が目標値になるように合わせ込まれるため、幅広い抵抗値に対応することができない。

また、チップ抵抗器は、年々小型化が進行しているので、高抵抗品を開発しようとしても、抵抗膜の配置面積の制約から、高抵抗化が困難であった。
さらに、チップ抵抗器は形状寸法精度を向上させなければ、基板実装時の搬送エラー等のトラブルを招き易いため、形状寸法精度の向上および微細加工精度の向上がチップ抵抗器の製造上における重要な課題であった。

第１参考例に係る発明は、係る背景のもとになされたもので、形状寸法精度および微細加工精度の向上したチップ抵抗器の製造方法を提供することを主たる目的とする。
第１参考例に係る発明の他の目的は、小型で正確な抵抗値を有するチップ抵抗器の製造方法を提供することである。
（２）第１参考例に係る発明の特徴
たとえば、第１参考例に係る発明の特徴は、以下のＡ１〜Ａ１３である。
（Ａ１）複数のチップ抵抗器領域を有する基板上に抵抗体膜を形成する工程と、前記抵体膜の表面に接するように配線膜を形成する工程と、フォトリソグラフィによって、前記配線膜の上に第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして、前記配線膜および前記抵抗体膜をライン状パターンとなるようにエッチングすることによって、各前記チップ抵抗器領域において、ライン状の前記抵抗体膜と前記抵抗体膜上に積層されたライン状の前記配線膜との積層構造からなる積層構造ラインを形成する第１エッチング工程と、フォトリソグラフィによって、前記第１エッチング工程の後に、前記積層構造ラインの前記配線膜の上に第２レジストパターンを形成する工程と、前記第２レジストパターンをマスクとして前記積層構造ラインにおける前記抵抗体膜の上の前記配線膜を部分的に複数箇所エッチングすることにより、前記基板上に、前記積層構造ラインと同一パターンの抵抗体膜ラインのライン方向に所定の間隔をあけて積層された前記配線膜と、前記配線膜が除去されて前記配線膜が積層されていない所定の間隔部分の前記抵抗体膜ラインからなる複数の抵抗体とを形成する第２エッチング工程とを含む、チップ抵抗器の製造方法。
（Ａ２）前記第１レジストパターンが、前記複数の抵抗体を形成すべき抵抗体領域と、外部接続用のパッド領域と、前記抵抗体領域と前記パッド領域との間のヒューズ領域とが前記第１エッチング工程によって形成されるレジストパターンであり、前記第１エッチング工程によって、前記ヒューズ領域に、前記複数の抵抗体を抵抗回路網に電気的に取り込み、または、抵抗回路網から電気的に分離するために切断可能な複数のヒューズが形成される、Ａ１に記載のチップ抵抗器の製造方法。

Ａ１およびＡ２記載の発明によれば、抵抗回路配置を極めて細かなパターンで正確に作れ、抵抗値が安定したチップ抵抗器を提供できる。また、小型で正確な抵抗値のチップ抵抗値を提供できる。
特に、フォトリソグラフィによって抵抗回路パターンを形成するため、微細で正確なパターン形成を行うことができる。
（Ａ３）前記第１レジストパターンが、一対の前記パッド領域を含み、前記第２エッチング工程よりも後に、前記一対のパッド領域間の電気抵抗を測定する工程と、前記測定された電気抵抗に基づいて前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断するヒューズ切断工程とをさらに含む、Ａ２に記載のチップ抵抗器の製造方法。

Ａ３記載の発明によれば、チップ抵抗器を所望の抵抗値に調達でき、抵抗値が正確に合わせ込まれたチップ抵抗器の実現を図れる製造方法とすることができる。
また、同一設計による多種類の抵抗値への対応が可能なチップ抵抗器を製造することができる。
（Ａ４）前記ヒューズ切断工程の前に、前記複数のヒューズを覆うカバー膜を形成する工程をさらに含む、Ａ３に記載のチップ抵抗器の製造方法。

Ａ４記載の発明によれば、確実にヒューズ切断ができ、正確な抵抗値のチップ抵抗器を製造できる。さらに、ヒューズ切断時のヒューズ破片による不良回避が図れる製造方法とすることができる。
（Ａ５）前記ヒューズ切断工程の後に、前記配線膜を覆う保護膜を形成する工程と、フォトリソグラフィを利用して、前記保護膜に前記パッド領域の一部を露出させるパッド開口を形成する工程とをさらに含む、Ａ３またはＡ４に記載のチップ抵抗器の製造方法。

Ａ５記載の発明によれば、小型で正確な抵抗値のチップ抵抗器を製造できるとともに、実装のための形状寸法精度が良く、信頼性の確保を図れる製造方法を提供できる。
（Ａ６）前記パッド開口内に外部接続電極をめっき成長させる工程をさらに含む、Ａ５に記載のチップ抵抗器の製造方法。
Ａ６記載の発明によれば、外部接続電極を良好に作れるチップ抵抗器の製造方法を提供できる。
（Ａ７）前記保護膜を形成する工程が、前記配線膜を覆うパッシベーション膜をＣＶＤ（化学的気相成長）法によって形成する工程を含む、Ａ５またはＡ６に記載のチップ抵抗器の製造方法。

Ａ７記載の発明によれば、製造されるチップ抵抗器を緻密な保護膜で覆うことにより、製造されたチップ抵抗器の信頼性の向上を図ることができる。
しかも、チップ抵抗器の小型化、高精度化および高信頼性を図れる製造方法とすることができる。
（Ａ８）前記保護膜を形成する工程が、前記パッシベーション膜上に感光性樹脂の塗布膜を形成する工程を含み、前記パッド開口を形成する工程が、前記塗布膜を前記パッド開口に対応した露光パターンで露光する工程と、露光後の前記塗布膜を現像する工程と、現像された前記塗布膜をマスクとして前記パッシベーション膜をエッチングして開口する工程とを含む、Ａ７に記載のチップ抵抗器の製造方法。

Ａ８記載の発明によれば、小型チップ抵抗器に対する正確な微細加工を実現した製造方法を提供することができる。
（Ａ９）前記基板上に前記複数のチップ抵抗器領域の境界領域に対応した第３レジストパターンをフォトリソグラフィによって形成する工程と、前記第３レジストパターンをマスクとしたエッチングによって、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成する第３エッチング工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、Ａ１〜Ａ８のいずれか一項に記載のチップ抵抗器の製造方法。

Ａ９記載の発明によれば、フォトリソグラフィ工程により、チップ抵抗器の外形寸法精度を向上させることができる。また、チップ抵抗器の外形形状において、コーナー部のラウンドなどを達成できる製造方法を提供できる。
（Ａ１０）前記抵抗体膜を形成する前に、前記基板の表面に絶縁膜を形成する工程をさらに含む、Ａ１〜Ａ９のいずれか一項に記載のチップ抵抗器の製造方法。

Ａ１０記載の発明によれば、基板に導電性がある場合において、その基板上に正確な抵抗値を作ることができる。また、微細加工に適した基板材料の選択を可能にして、製造されるチップ抵抗器の小型化を実現できる製造方法を提供できる。
（Ａ１１）前記基板上に抵抗体膜を形成した後、形成した抵抗体膜のシート抵抗値を測定する工程をさらに含む、Ａ１〜Ａ１０のいずれか一項に記載のチップ抵抗器の製造方法。
（Ａ１２）前記抵抗体膜のシート抵抗値の測定は、探針プローブを用いた探針法により行われる、Ａ１１記載のチップ抵抗器の製造方法。

Ａ１１または１２記載の発明によれば、抵抗体膜のシート抵抗値をこの段階で測定することにより、シート抵抗値を確認して、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。
（Ａ１３）前記シート抵抗値を測定する工程は、測定されたシート抵抗値に基づき抵抗体膜の膜厚を計算する工程を含む、Ａ１１またはＡ１２記載のチップ抵抗器の製造方法。

Ａ１３記載の発明によれば、測定したシート抵抗値に基づき抵抗体膜の膜厚が計算されるから、シート抵抗値が所望の値でない場合に、膜厚制御により、次のチップ抵抗器の製造プロセスを調整、改良でき、所望のシート抵抗値を得ることができる。
（３）第１参考例に係る発明の実施形態 以下には、第１参考例の実施の形態を、添付図面を参照して詳細に説明する。

図１（Ａ）は、第１参考例の一実施形態に係るチップ抵抗器１０の外観構成を示す図解的な斜視図であり、図１（Ｂ）は、チップ抵抗器１０が基板上に実装された状態を示す側面図である。
図１（Ａ）を参照して、第１参考例の一実施形態に係るチップ抵抗器１０は、基板１１上に形成された第１接続電極１２と、第２接続電極１３と、抵抗回路網１４とを備えている。基板１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。基板１１は、平面視で角が面取りされた角ラウンド形状であってもよい。

チップ抵抗器１０は、図１８に示すように、ウエハ上に格子状に多数個のチップ抵抗器１０が形成され、ウエハが切断されて個々のチップ抵抗器１０に分離されることにより得られる。
基板１１上において、第１接続電極１２は基板１１の一方短辺１１１に沿って設けられた短辺１１１方向に長手の矩形電極である。第２接続電極１３は、基板１１上の他方短辺１１２に沿って設けられた短辺１１２方向に長手の矩形電極である。抵抗回路網１４は、基板１１上の第１接続電極１２と第２接続電極１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。そして、抵抗回路網１４の一端側は第１接続電極１２に電気的に接続されており、抵抗回路網１４の他端側は第２接続電極１３に電気的に接続されている。これら第１接続電極１２、第２接続電極１３および抵抗回路網１４は、後述するように、基板１１上に、たとえば半導体製造プロセスを用いて設けられたものである。したがって、基板１１としては、シリコン基板（シリコンウエハ）等の半導体基板（半導体ウエハ）を用いることができる。換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器１０を製造することができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網１４を形成することができる。なお、基板１１は、ガラス基板、セラミック基板、絶縁基板等の他の種類の基板であってもよい。

第１接続電極１２および第２接続電極１３は、それぞれ、外部接続電極として機能する。チップ抵抗器１０が回路基板１５に実装された状態においては、図１（Ｂ）に示すように、第１接続電極１２および第２接続電極１３が、それぞれ、回路基板１５の回路（図示せず）と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極１２および第２接続電極１３は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図２は、チップ抵抗器１０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網１４の配置関係ならびに抵抗回路網１４の平面視の構成（レイアウトパターン）が示されている。
図２を参照して、チップ抵抗器１０は、基板上面の一方短辺１１１に長辺が沿うように配置された平面視略矩形をした第１接続電極１２と、基板上面の他方短辺１１２に長辺が沿うように配置された平面視略矩形をした第２接続電極１３と、第１接続電極１２および第２接続電極１３間の平面視矩形の領域に設けられた抵抗回路網１４とを含んでいる。

抵抗回路網１４には、基板１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２の例では、行方向（基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が（導体で形成された配線膜で）電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜Ｃ（導体で形成された配線膜）で所定の態様に接続されている。

さらに、抵抗回路を抵抗回路網１４に電気的に組み込んだり、または、抵抗回路網１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（導体で形成された配線膜）が設けられている。複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図３Ａは、図２に示す抵抗回路網１４の一部分を拡大して描いた平面図であり、図３Ｂおよび図３Ｃは、それぞれ、抵抗回路網１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図３Ａ、図３Ｂおよび図３Ｃを参照して、単位抵抗体Ｒの構成について説明をする。
基板としての基板１１の上面には絶縁層（ＳｉＯ_２）１９が形成され、絶縁層１９上に抵抗体膜２０が配置されている。抵抗体膜２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成される。この抵抗体膜２０は、第１接続電極１２と第２接続電極１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ライン２０は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン２０上には、導体膜片２１としてのアルミニウム膜が積層されている。各導体膜片２１は、抵抗体膜ライン２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ライン２０および導体膜片２１の電気的特徴を回路記号で示すと、図４の通りである。すなわち、図４（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。導体膜片２１が積層された領域は、当該導体膜片２１で抵抗体膜ライン２０が短絡されている。よって、図４（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン２０同士は抵抗体膜ライン２０および導体膜片２１で接続されているから、図３Ａに示す抵抗回路網は、図４（Ｃ）に示す抵抗回路を構成している。
図３Ｂおよび図３Ｃに示す図解的な断面図において、参照番号１１は基板、１９は絶縁層としての二酸化シリコンＳｉＯ２層、２０は絶縁層１９上に形成されたＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜、２１はアルミニウム（Ａｌ）の配線膜、２２は保護膜としてのＳｉＮ膜、２３は保護層としてのポリイミド層を示している。

なお、かかる構成の抵抗回路網１４の製造プロセスについては、後に詳述する。
この実施形態では、基板１１上に形成された抵抗回路網１４に含まれる単位抵抗体Ｒは、抵抗体膜ライン２０と、抵抗体膜ライン２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片２１とを含み、導体膜片２１が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２０が、１個の単位抵抗体Ｒを構成している。単位抵抗体Ｒを構成している抵抗体膜ライン２０は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ライン２０上に積層された導体膜片２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図５（Ａ）は、図２に示すチップ抵抗器１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図５（Ｂ）は、図５（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図５（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜２０上に積層された配線膜２１により形成されている。すなわち、単位抵抗体Ｒを形成する抵抗体膜ライン２０上に積層された導体膜片２１と同じレイヤーに、導体膜片２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。なお、導体膜片２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網１４を第１接続電極１２および第２接続電極１３に接続するための配線膜が、同一の金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。これにより、このチップ抵抗器１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜２０とのアライメント性も向上する。

図６は、図２に示す抵抗回路網１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図６を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。

ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図７の通りである。すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１２および第２接続電極１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極１２および第２接続電極１３が接続されたチップ抵抗器１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網１４に組み込まれることになる。よって、抵抗回路網１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図８は、第１参考例の他の実施形態に係るチップ抵抗器３０の平面図であり、第１接続電極１２、第２接続電極１３および抵抗回路網４の配置関係ならびに抵抗回路網１４の平面視の構成が示されている。
チップ抵抗器３０が、前述したチップ抵抗器１０と異なるところは、抵抗回路網１４における単位抵抗体Ｒの接続態様である。

すなわち、チップ抵抗器３０の抵抗回路網１４には、基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図８の構成では、行方向（基板の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。複数のヒューズ膜Ｆは、第２接続電極１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網１４から電気的に分離される構成である。

なお、抵抗回路網１４を構成する多数個の単位抵抗体Ｒの構造や、接続用導体膜、ヒューズ膜Ｆの構造は、先に説明したチップ抵抗器１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図９は、図８に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図９を参照して、第１接続電極１２には、抵抗回路網１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。
ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網１４から電気的に切り離される。

図９の構成、すなわちチップ抵抗器３０に備えられた抵抗回路網１４の構成を、電気回路図で示すと図１０の通りである。全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網１４は、第１接続電極１４および第２接続電極１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。よって、この抵抗回路網１４を有するチップ抵抗器３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網１４から電気的に分離され、チップ抵抗器１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

なお、図１０に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図１０に示す電気回路を、図１１（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成１４０を含む回路に変えるのである。

図１１（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズ膜Ｆとの直列接続を複数組並列に接続した構成１４０を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図１２は、第１参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網１４の回路構成を電気回路図で示した図である。図１２に示す抵抗回路網１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Ｆで短絡状態とされている。従って、ヒューズ膜Ｆを溶断すると、そのヒューズ膜Ｆで短絡されていた抵抗回路が、抵抗回路網１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Ｆが接続されている。従って、ヒューズ膜Ｆを溶断することにより、ヒューズ膜Ｆが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。

図１３は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網１４の具体的な構成例を示す電気回路図である。
図１３に示す抵抗回路網１４も、ヒューズ膜Ｆで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Ｆが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。

図１３の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を、精度１％以内で設定できる。また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を、精度１％以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Ｆを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。

なお、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。

図１４は、第１参考例のさらに他の実施形態に係るチップ抵抗器９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器１０（図１、図２参照）や、チップ抵抗器３０（図８参照）では、抵抗回路を構成する抵抗体膜ライン２０と導体膜片２１の関係を平面視で表わすと、図１４（Ａ）に示す構成になっている。すなわち、図１４（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。そして単位抵抗体Ｒの両側には導体膜片２１が積層され、当該導体膜片２１で抵抗体膜ライン２０が短絡されている。

ここで、前述したチップ抵抗器１０およびチップ抵抗器３０では、単位抵抗体Ｒを形成している抵抗体膜ライン２０部分の長さは、たとえば１２μｍであり、抵抗体膜ライン２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図１、図２に示すチップ抵抗器１０において、抵抗回路網１４の配置領域を拡げることなく、抵抗回路網１４の抵抗値を高めて、チップ抵抗器１０の高抵抗化を図りたいといった要望がある。

そこで、この実施形態に係るチップ抵抗器９０では、抵抗回路網１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図１４（Ｂ）に示す形状および大きさとした。
図１４（Ｂ）を参照して、抵抗体膜ライン２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ライン２０を含む。そして、抵抗体膜ライン２０において、所定間隔Ｒ′の抵抗体膜ライン２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図１４（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。

また、抵抗体膜ライン２０上に積層される導体膜片２１の長さは、図１４（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器９０は高抵抗化が実現されたものとなる。

図１５は、図１〜７を参照して説明したチップ抵抗器１０の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図１〜７を参照しつつ、チップ抵抗器１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板１１（実際には個々のチップ抵抗器１０に切り分けられる前のウエハ（図１７参照））が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層１９としての二酸化シリコン（ＳｉＯ２）層が形成される。

ステップＳ２：次に、たとえばスパッタ法によって、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２０が絶縁層１９の表面全域に形成される。
ステップＳ３：そして、絶縁層１９の表面全域に形成された抵抗体膜２０の抵抗値が測定される。この測定は、たとえば四探針プローブを用いた四探針法により行われる。抵抗体膜２０のシート抵抗値をこの段階で測定して確認しておくことにより、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。また、測定されたシート抵抗値に基づいて、抵抗体膜２０の膜厚が計算されてもよい。膜厚は、次のチップ抵抗器のための製造プロセスの調整、改良に利用でき、次のチップ抵抗器の製造プロセスで膜厚を制御し、所望のシート抵抗値を得るのに役立つ。

ステップＳ４：次に、たとえばスパッタ法によって、抵抗体膜２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜２１が積層形成される。積層された抵抗体膜２０および配線膜２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。
ステップＳ５：次に、フォトリソグラフィプロセスを用い、配線膜２１の表面に、抵抗回路網１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。

ステップＳ６：そして、第１エッチング工程が行われる。すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜２０および配線膜２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。そして、エッチング後に第１レジストパターンは剥離される。
ステップＳ７：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。ステップＳ７で形成される第２レジストパターンは、抵抗体膜２０上に積層された配線膜２１を選択的に除去して、単位抵抗体Ｒ（図２で細いドットを付して示す領域）を形成するためのパターンである。

ステップＳ８：ステップＳ７で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜２１のみが選択的にエッチングされる（第２エッチング工程）。エッチング後、第２レジストパターンが剥離される。これにより、図２に示した抵抗回路網１４のレイアウトパターンが得られる。
ステップＳ９：この段階で、基板表面に形成された抵抗回路網１４の抵抗値（回路網１４全体の抵抗値）が測定される。この測定は、たとえばマルチプローブピンを図２に示す第１接続電極１２とつながる側の抵抗回路網１４の端部と、第２接続電極１３につながる側のヒューズ膜および抵抗回路網１４の端部とに接触させて測定する。この測定により、製造された抵抗回路網１４の初期状態における良否が判定できる。

ステップＳ１０：次いで、基板１１の上に形成された抵抗回路網１４の全面を覆うように、たとえば窒化膜からなるカバー膜２２ａが形成される。このカバー膜２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。カバー膜２２ａは、パターニングされた配線膜２１、抵抗体膜２０およびヒューズ膜Ｆを覆う。

ステップＳ１１：この状態から、ヒューズ膜Ｆを選択的に溶断して、チップ抵抗器１０を所望の抵抗値に合わせ込むためのレーザトリミングが行われる。すなわち、図１６（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Ｆにレーザ光を当てて、そのヒューズ膜Ｆおよびその下に位置する抵抗体膜２０が溶断される。これにより、ヒューズ膜Ｆで短絡されていた対応する抵抗回路が抵抗回路網１４中に組み込まれ、抵抗回路網１４の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Ｆにレーザ光を当てるとき、カバー膜２２ａの働きによって、ヒューズ膜Ｆの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ膜Ｆおよびその下層の抵抗体膜２０が溶断する。

ステップＳ１２：次に、図１６（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜２２が形成される。前述のカバー膜２２ａは、最終形態において、パッシベーション膜２２と一体化し、このパッシベーション膜２２の一部を構成する。ヒューズ膜Ｆおよびその下層の抵抗体膜２０の切断後に形成されたパッシベーション膜２２は、ヒューズ膜Ｆおよびその下層の抵抗体膜２０の溶断の際に同時に破壊されたカバー膜２２ａの開口２２ｂ内に入り込み、ヒューズ膜Ｆおよびその下層の抵抗体膜２０の切断面を保護する。従って、パッシベーション膜２２は、ヒューズ膜Ｆの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜２２は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

ステップＳ１３：次いで、図１６（Ｃ）に示すように、全面に樹脂膜２３が塗布される。樹脂膜２３としては、たとえば感光性のポリイミドの塗布膜が用いられる。
ステップＳ１４：この樹脂膜２３に対して、前記第１接続電極１２、第２接続電極１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜２３に第１接続電極１２および第２接続電極１３のためのパッド開口が形成される。

ステップＳ１５：その後、樹脂膜２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜２３が安定化される。
ステップＳ１６：次に、第１接続電極１２および第２接続電極１３を形成すべき位置に貫通孔を有するポリイミド膜２３をマスクとしてパッシベーション膜２２のエッチングが行われる。それによって、配線膜２１を第１接続電極１２の領域および第２接続電極１３の領域において露出させるパッド開口が形成される。パッシベーション膜２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。

ステップＳ１７：２つのパッド開口から露出した配線膜２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。
ステップＳ１８：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極１２および第２接続電極１３を成長させる。

ステップＳ１９：その後、ウエハ表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図１８における各チップ抵抗器１０を保護すべく設けられ、各チップ抵抗器１０間がエッチングされるように形成される。

ステップＳ２０：そしてプラズマダイシングが実行される。プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板であるウエハの表面から所定深さの溝が、各チップ抵抗器１０の間に形成される。その後レジスト膜が剥離される。
ステップＳ２１：そして、たとえば図１７（Ａ）に示すように、表面に保護テープ１００が貼着される。

ステップＳ２２：次いで、ウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器１０に分離される（図１７（Ａ）（Ｂ））。
ステップＳ２３：そして、図１７（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）２００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器１０は、キャリアテープ２００上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる（図１７（Ｄ））。

ステップＳ２４：熱発泡シート２００は、加熱されることによりその内部に含まれる熱発泡粒子２０１が膨らみ、それによりキャリアテープ２００表面に接着されている各チップ抵抗器１０はキャリアテープ２００から剥離されて個々に分離される（図１７（Ｅ）（Ｆ））。
第１参考例は、以上説明した実施形態の製造方法に限定されるものではなく、前記（２）第１参考例に係る発明の特徴に記載された事項の範囲内で種々の設計変更を施すことが可能である。たとえば、各特徴Ａ１〜Ａ１３で特定されていない製造の工程を変更したり、割愛したり、追加したものも、第１参考例の範囲に含まれる。

次に、本発明の実施の形態を、添付図面を参照して詳細に説明する。なお、図１９〜図３８で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
図１９（Ａ）は、本発明の一実施形態に係るチップ抵抗器３１０の外観構成を示す図解的な斜視図であり、図１９（Ｂ）は、チップ抵抗器３１０が基板上に実装された状態を示す側面図である。

図１９（Ａ）を参照して、本発明の一実施形態に係るチップ抵抗器３１０は、基板３１１上に形成された第１接続電極３１２と、第２接続電極３１３と、抵抗回路網３１４とを備えている。基板３１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。基板３１１は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。

チップ抵抗器３１０は、図３６に示すように、基板上に格子状に多数個のチップ抵抗器３１０が形成され、基板が切断されて個々のチップ抵抗器３１０に分離されることにより得られる。
基板３１１上において、第１接続電極３１２は基板３１１の一方短辺４１１に沿って設けられた短辺４１１方向に長手の矩形電極である。第２接続電極３１３は、基板３１１上の他方短辺４１２に沿って設けられた短辺４１２方向に長手の矩形電極である。抵抗回路網３１４は、基板３１１上の第１接続電極３１２と第２接続電極３１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。そして、抵抗回路網３１４の一端側は第１接続電極３１２に電気的に接続されており、抵抗回路網３１４の他端側は第２接続電極３１３に電気的に接続されている。これら第１接続電極３１２、第２接続電極３１３および抵抗回路網３１４は、たとえば一例として、基板３１１上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網３１４を形成することができる。

第１接続電極３１２および第２接続電極３１３は、それぞれ、外部接続電極として機能する。チップ抵抗器３１０が回路基板３１５に実装された状態においては、図１９（Ｂ）に示すように、第１接続電極３１２および第２接続電極３１３が、それぞれ、回路基板３１５の回路（図示せず）と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極３１２および第２接続電極３１３は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。

図２０は、チップ抵抗器３１０の平面図であり、第１接続電極３１２、第２接続電極３１３および抵抗回路網３１４の配置関係ならびに抵抗回路網３１４の平面視の構成（レイアウトパターン）が示されている。
図２０を参照して、チップ抵抗器３１０は、基板３１１上面の一方短辺４１１に長辺が沿うように配置された平面視略矩形をした第１接続電極３１２と、基板３１１上面の他方短辺４１２に長辺が沿うように配置された平面視略矩形をした第２接続電極３１３と、第１接続電極３１２および第２接続電極３１３間の平面視矩形の領域に設けられた抵抗回路網３１４とを含んでいる。

抵抗回路網３１４には、基板３１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２０の例では、行方向（基板３１１の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板３１１の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が導体膜Ｃ（導体で形成された配線膜）で電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜Ｃ（導体で形成された配線膜）で所定の態様に接続されている。

さらに、抵抗回路を抵抗回路網３１４に電気的に組み込んだり、または、抵抗回路網３１４から電気的に分離するために溶断可能な複数のヒューズ膜Ｆ（導体で形成された配線膜）が設けられている。複数のヒューズ膜Ｆは、第２接続電極３１３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが隣接するように配列され、その配列方向が直線状になるように配置されている。

図２１Ａは、図２０に示す抵抗回路網３１４の一部分を拡大して描いた平面図であり、図２１Ｂおよび図２１Ｃは、それぞれ、抵抗回路網３１４における単位抵抗体Ｒの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図２１Ａ、図２１Ｂおよび図２１Ｃを参照して、単位抵抗体Ｒの構成について説明をする。

基板３１１の上面には絶縁層（ＳｉＯ_２）３１９が形成され、絶縁層３１９上に抵抗体膜３２０が配置されている。抵抗体膜３２０は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成される。この抵抗体膜３２０は、第１接続電極３１２と第２接続電極３１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ライン３２０は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン３２０上には、導体膜片３２１としてのアルミニウム膜が積層されている。各導体膜片３２１は、抵抗体膜ライン３２０上に、ライン方向に一定間隔Ｒを開けて積層されている。

この構成の抵抗体膜ライン３２０および導体膜片３２１の電気的特徴を回路記号で示すと、図２２の通りである。すなわち、図２２（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン３２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。導体膜片３２１が積層された領域は、当該導体膜片３２１で抵抗体膜ライン３２０が短絡されている。よって、図２２（Ｂ）に示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。

また、隣接する抵抗体膜ライン３２０同士は抵抗体膜ライン３２０および導体膜片３２１で接続されているから、図２１Ａに示す抵抗回路網は、図２２（Ｃ）に示す抵抗回路を構成している。
図２１Ｂおよび図２１Ｃに示す図解的な断面図において、参照番号３１１は基板、３１９は絶縁層としての二酸化シリコンＳｉＯ_２層、３２０は絶縁層３１９上に形成されたＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜、３２１はアルミニウム（Ａｌ）の配線膜、３２２は保護膜としてのＳｉＮ膜、３２３は保護層としてのポリイミド層を示している。

なお、かかる構成の抵抗回路網３１４の製造プロセスについては、後に詳述する。
この実施形態では、基板上３１１に形成された抵抗回路網３１４に含まれる単位抵抗体Ｒは、抵抗体膜ライン３２０と、抵抗体膜ライン３２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片３２１とを含み、導体膜片３２１が積層されていない一定間隔Ｒ部分の抵抗体膜ライン３２０が、１個の単位抵抗体Ｒを構成している。単位抵抗体Ｒを構成している抵抗体膜ライン３２０は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板３１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。

抵抗体膜ライン３２０上に積層された導体膜片３２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図２３（Ａ）は、図２０に示すチップ抵抗器３１０の平面図の一部分を拡大して描いたヒューズ膜Ｆを含む領域の部分拡大平面図であり、図２３（Ｂ）は、図２３（Ａ）のＢ−Ｂに沿う断面構造を示す図である。

図２３（Ａ）（Ｂ）に示すように、ヒューズ膜Ｆも、抵抗体膜３２０上に積層された配線膜３２１により形成されている。すなわち、単位抵抗体Ｒを形成する抵抗体膜ライン３２０上に積層された導体膜片３２１と同じレイヤーに、導体膜片３２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。なお、導体膜片３２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜Ｃとしても用いられている。

つまり、抵抗体膜３２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網３１４を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網３１４を第１接続電極３１２および第２接続電極３１３に接続するための配線膜が、同一の金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。これにより、このチップ抵抗器３１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜３２０とのアライメント性も向上する。

図２４は、図２０に示す抵抗回路網３１４における複数種類の抵抗回路を接続する接続用導体膜Ｃおよびヒューズ膜Ｆの配列関係と、その接続用導体膜Ｃおよびヒューズ膜Ｆに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図２４を参照して、第１接続電極３１２には、抵抗回路網３１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズ膜Ｆ１に接続されている。

ヒューズ膜Ｆ１と接続用導体膜Ｃ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜Ｃ２とヒューズ膜Ｆ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ４と接続用導体膜Ｃ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。

接続用導体膜Ｃ５とヒューズ膜Ｆ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズ膜Ｆ７および接続用導体膜Ｃ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜Ｃ９およびヒューズ膜Ｆ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。

ヒューズ膜Ｆ１１および接続用導体膜Ｃ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜Ｃ１２およびヒューズ膜Ｆ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１３および接続用導体膜Ｃ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。

接続用導体膜Ｃ１５およびヒューズ膜Ｆ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズ膜Ｆ１６および接続用導体膜Ｃ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜Ｃ１８およびヒューズ膜Ｆ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆ１９および接続用導体膜Ｃ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、それぞれ、ヒューズ膜Ｆ１、接続用導体膜Ｃ２、ヒューズ膜Ｆ３、ヒューズ膜Ｆ４、接続用導体膜Ｃ５、ヒューズ膜Ｆ６、ヒューズ膜Ｆ７、接続用導体膜Ｃ８、接続用導体膜Ｃ９、ヒューズ膜Ｆ１０、ヒューズ膜Ｆ１１、接続用導体膜Ｃ１２、ヒューズ膜Ｆ１３、ヒューズ膜Ｆ１４、接続用導体膜Ｃ１５、ヒューズ膜Ｆ１６、ヒューズ膜Ｆ１７、接続用導体膜Ｃ１８、ヒューズ膜Ｆ１９、ヒューズ膜Ｆ２０、接続用導体膜Ｃ２１、接続用導体膜Ｃ２２が、直線状に配置されて直列に接続されている。各ヒューズ膜Ｆが溶断されると、ヒューズ膜Ｆに隣接接続された接続用導体膜Ｃとの間の電気的接続が遮断される構成である。

この構成を、電気回路図で示すと図２５の通りである。すなわち、全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網３１４は、第１接続電極３１２および第２接続電極３１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極３１２および第２接続電極３１３が接続されたチップ抵抗器３１０が構成されている。

そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが並列的に接続され、各ヒューズ膜Ｆによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網３１４に組み込まれてはいない。

この実施形態に係るチップ抵抗器３１０は、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗回路は、抵抗回路網３１４に組み込まれることになる。よって、抵抗回路網３１４の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。

換言すれば、この実施形態に係るチップ抵抗器３１０は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路（たとえば、Ｆ１、Ｆ４、Ｆ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網３１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器３１０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Ｆで短絡された状態で直列に接続されている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網３１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。

図２６は、本発明の他の実施形態に係るチップ抵抗器３３０の平面図であり、第１接続電極３１２、第２接続電極３１３および抵抗回路網３１４の配置関係ならびに抵抗回路網３１４の平面視の構成が示されている。
チップ抵抗器３３０が、前述したチップ抵抗器３１０と異なるところは、抵抗回路網３１４における単位抵抗体Ｒの接続態様である。

すなわち、チップ抵抗器３３０の抵抗回路網３１４には、基板３１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図２６の構成では、行方向（基板３１１の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板３１１の幅方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜１２８個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Ｆにより並列態様で接続されている。複数のヒューズ膜Ｆは、第２接続電極３１３の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Ｆが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網３１４から電気的に分離される構成である。

なお、抵抗回路網３１４を構成する多数個の単位抵抗体Ｒの構造や、接続用導体膜、ヒューズ膜Ｆの構造は、先に説明したチップ抵抗器３１０における対応する部位の構造と同様であるから、ここでの説明については省略する。
図２７は、図２６に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Ｆの配列関係ならびにヒューズ膜Ｆに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。

図２７を参照して、第１接続電極３１２には、抵抗回路網３１４に含まれる基準抵抗回路Ｒ／１６の一端が接続されている。基準抵抗回路Ｒ／１６は、１６個の単位抵抗体Ｒの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Ｃに接続されている。
ヒューズ膜Ｆ１と接続用導体膜Ｃとには、１２８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１２８の一端および他端が接続されている。

ヒューズ膜Ｆ５と接続用導体膜Ｃとには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
抵抗膜Ｆ６と接続用導体膜Ｃとには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズ膜Ｆ７と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。

ヒューズ膜Ｆ８と接続用導体膜Ｃとには、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
ヒューズ膜Ｆ９と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズ膜Ｆ１０と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。

ヒューズ膜Ｆ１１と接続用導体膜Ｃとには、１個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１の一端および他端が接続されている。
ヒューズ膜Ｆ１２と接続用導体膜Ｃとには、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
ヒューズ膜Ｆ１３と接続用導体膜Ｃとには、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。

ヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６は電気的に接続されており、これらヒューズ膜Ｆ１４、Ｆ１５、Ｆ１６と接続用導体Ｃとには、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
ヒューズ膜Ｆ１７、Ｆ１８、Ｆ１９、Ｆ２０、Ｆ２１は電気的に接続されており、これらヒューズ膜Ｆ１７〜Ｆ２１と接続用導体膜Ｃとには、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。

ヒューズ膜Ｆは、ヒューズ膜Ｆ１〜Ｆ２１の２１個備えられていて、これらは全て第２接続電極３１３に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Ｆが溶断されると、そのヒューズ膜Ｆに一端が接続された抵抗回路は、抵抗回路網３１４から電気的に切り離される。

図２７の構成、すなわちチップ抵抗器３３０に備えられた抵抗回路網３１４の構成を、電気回路図で示すと図２８の通りである。全てのヒューズ膜Ｆが溶断されていない状態では、抵抗回路網３１４は、第１接続電極３１４および第２接続電極３１３間に、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路を構成している。

そして、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズ膜Ｆが直列に接続されている。よって、この抵抗回路網３１４を有するチップ抵抗器３３０では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗回路（ヒューズ膜Ｆが直列に接続された抵抗回路）は、抵抗回路網３１４から電気的に分離され、チップ抵抗器３１０の抵抗値を調整することができる。

換言すれば、この実施形態に係るチップ抵抗器３３０も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網３１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器３３０とすることができる。

また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、６４個および１２８個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Ｆを選択的に溶断することにより、抵抗回路網３１４全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。

なお、図２８に示す電気回路においては、基準抵抗回路Ｒ／１６および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図２８に示す電気回路を、図２９（Ａ）に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路Ｒ／１６を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をｒとし、抵抗値ｒの抵抗単位体Ｒ１を複数組並列に接続した構成４４０を含む回路に変えるのである。

図２９（Ｂ）は、具体的な抵抗値を示した電気回路図であり、８０Ωの単位抵抗体とヒューズ膜Ｆとの直列接続を複数組並列に接続した構成４４０を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図３０は、本発明のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網３１４の回路構成を電気回路図で示した図である。図３０に示す抵抗回路網３１４の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。

直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Ｆで短絡状態とされている。従って、ヒューズ膜Ｆを溶断すると、そのヒューズ膜Ｆで短絡されていた抵抗回路が、抵抗回路網３１４に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Ｆが接続されている。従って、ヒューズ膜Ｆを溶断することにより、ヒューズ膜Ｆが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。

かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網３１４を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。

図３１は、１０Ω〜１ＭΩの抵抗値を有するチップ抵抗器における抵抗回路網３１４の具体的な構成例を示す電気回路図である。
図３１に示す抵抗回路網３１４も、ヒューズ膜Ｆで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Ｆが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。

図３１の抵抗回路によれば、並列接続側において、１０〜１ｋΩの任意の抵抗値を、精度１％以内で設定できる。また、直列接続側の回路で、１ｋ〜１ＭΩの任意の抵抗値を、精度１％以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Ｆを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。

なお、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Ｃのみとしても良い。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。

図３２は、本発明のさらに他の実施形態に係るチップ抵抗器３９０の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器３１０（図１９、図２０参照）や、チップ抵抗器３３０（図２６参照）では、抵抗回路を構成する抵抗体膜ライン３２０と導体膜片３２１の関係を平面視で表わすと、図３２（Ａ）に示す構成になっている。すなわち、図３２（Ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン３２０部分が、一定の抵抗値ｒの単位抵抗体Ｒを形成している。そして単位抵抗体Ｒの両側には導体膜片３２１が積層され、当該導体膜片３２１で抵抗体膜ライン３２０が短絡されている。

ここで、前述したチップ抵抗器３１０およびチップ抵抗器３３０では、単位抵抗体Ｒを形成している抵抗体膜ライン３２０部分の長さは、たとえば１２μｍであり、抵抗体膜ライン３２０の幅は、たとえば１．５μｍであり、単位抵抗（シート抵抗）は１０Ω／□である。このため、単位抵抗体Ｒの抵抗値ｒは、ｒ＝８０Ωである。
ところで、たとえば図１９、図２０に示すチップ抵抗器３１０において、抵抗回路網３１４の配置領域を拡げることなく、抵抗回路網３１４の抵抗値を高めて、チップ抵抗器３１０の高抵抗化を図りたいといった要望がある。

そこで、この実施形態に係るチップ抵抗器３９０では、抵抗回路網３１４のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図３２（Ｂ）に示す形状および大きさとした。
図３２（Ｂ）を参照して、抵抗体膜ライン３２０は、幅１．５μｍで直線状に延びるライン状の抵抗体膜ライン３２０を含む。そして、抵抗体膜ライン３２０において、所定間隔Ｒ′の抵抗体膜ライン３２０部分が、一定の抵抗値ｒ′の単位抵抗体Ｒ′を形成している。単位抵抗体Ｒ′の長さは、たとえば１７μｍにする。こうすれば、単位抵抗体Ｒ′の抵抗値ｒ′は、図３２（Ａ）に示す単位抵抗体Ｒに比べて、ほぼ２倍のｒ′＝１６０Ωの単位抵抗体とすることができる。

また、抵抗体膜ライン３２０上に積層される導体膜片３２１の長さは、図３２（Ａ）に示すものにおいても、（Ｂ）に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網３１４に含まれる抵抗回路を構成する各単位抵抗体Ｒ′のレイアウトパターンを変更し、単位抵抗体Ｒ′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器３９０は高抵抗化が実現されたものとなる。

図３３は、図１９〜図２５を参照して説明したチップ抵抗器３１０の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図１９〜図２５を参照しつつ、チップ抵抗器３１０の製造方法について詳細に説明をする。
ステップＳ１：まず、基板３１１（実際には個々のチップ抵抗器３１０に切り分けられる前のウエハ（図３５参照））が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層３１９としての二酸化シリコン（ＳｉＯ２）層が形成される。

ステップＳ２：次に、たとえばスパッタ法によって、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜３２０が絶縁層３１９の表面全域に形成される。
ステップＳ３：そして、絶縁層３１９の表面全域に形成された抵抗体膜３２０の抵抗値が測定される。この測定は、たとえば四探針プローブを用いた四探針法により行われる。抵抗体膜３２０のシート抵抗値をこの段階で測定して確認しておくことにより、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。また、測定されたシート抵抗値に基づいて、抵抗体膜３２０の膜厚が計算されてもよい。膜厚は、次のチップ抵抗器のための製造プロセスの調整、改良に利用でき、次のチップ抵抗器の製造プロセスで膜厚を制御し、所望のシート抵抗値を得るのに役立つ。

ステップＳ４：次に、たとえばスパッタ法によって、抵抗体膜３２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜３２１が積層形成される。積層された抵抗体膜３２０および配線膜３２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。
ステップＳ５：次に、フォトリソグラフィプロセスを用い、配線膜３２１の表面に、抵抗回路網３１４の平面視の構成（導体膜Ｃおよびヒューズ膜Ｆを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。

ステップＳ６：そして、第１エッチング工程が行われる。すなわち、ステップＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜３２０および配線膜３２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。そして、エッチング後に第１レジストパターンは剥離される。
ステップＳ７：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。ステップＳ７で形成される第２レジストパターンは、抵抗体膜３２０上に積層された配線膜３２１を選択的に除去して、単位抵抗体Ｒ（図２０で細いドットを付して示す領域）を形成するためのパターンである。

ステップＳ８：ステップＳ７で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜３２１のみが選択的にエッチングされる（第２エッチング工程）。エッチング後、第２レジストパターンが剥離される。これにより、図２０に示した抵抗回路網３１４のレイアウトパターンが得られる。
ステップＳ９：この段階で、基板３１１表面に形成された抵抗回路網３１４の抵抗値（回路網３１４全体の抵抗値）が測定される。この測定は、たとえばマルチプローブピンを図２０に示す第１接続電極３１２とつながる側の抵抗回路網３１４の端部と、第２接続電極３１３につながる側のヒューズ膜および抵抗回路網３１４の端部とに接触させて測定する。この測定により、製造された抵抗回路網３１４の初期状態における良否が判定できる。

ステップＳ１０：次いで、基板３１１の上に形成された抵抗回路網３１４の全面を覆うように、たとえば窒化膜からなるカバー膜３２２ａが形成される。このカバー膜３２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。カバー膜３２２ａは、パターニングされた配線膜３２１、抵抗体膜３２０およびヒューズ膜Ｆを覆う。

ステップＳ１１：この状態から、ヒューズ膜Ｆを選択的に溶断して、チップ抵抗器３１０を所望の抵抗値に合わせ込むためのレーザトリミングが行われる。すなわち、図３４（Ａ）に示すように、ステップＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Ｆにレーザ光を当てて、そのヒューズ膜Ｆおよびその下に位置する抵抗体膜３２０が溶断される。これにより、ヒューズ膜Ｆで短絡されていた対応する抵抗回路が抵抗回路網３１４中に組み込まれ、抵抗回路網３１４の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Ｆにレーザ光を当てるとき、カバー膜３２２ａの働きによって、ヒューズ膜Ｆの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ膜Ｆおよびその下層の抵抗体膜３２０が溶断する。

ステップＳ１２：次に、図３４（Ｂ）に示すように、たとえばプラズマＣＶＤ法によって、カバー膜３２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜３２２が形成される。前述のカバー膜３２２ａは、最終形態において、パッシベーション膜３２２と一体化し、このパッシベーション膜３２２の一部を構成する。ヒューズ膜Ｆおよびその下層の抵抗体膜３２０の切断後に形成されたパッシベーション膜３２２は、ヒューズ膜Ｆおよびその下層の抵抗体膜３２０の溶断の際に同時に破壊されたカバー膜３２２ａの開口３２２ｂ内に入り込み、ヒューズ膜Ｆおよびその下層の抵抗体膜３２０の切断面を保護する。従って、パッシベーション膜３２２は、ヒューズ膜Ｆの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜３２２は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。

ステップＳ１３：次いで、図３４（Ｃ）に示すように、全面に樹脂膜３２３が塗布される。樹脂膜３２３としては、たとえば感光性のポリイミドの塗布膜３２３が用いられる。
ステップＳ１４：この樹脂膜３２３に対して、前記第１接続電極３１２、第２接続電極３１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜３２３に第１接続電極３１２および第２接続電極３１３のためのパッド開口が形成される。

ステップＳ１５：その後、樹脂膜３２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜３２３が安定化される。
ステップＳ１６：次に、第１接続電極３１２および第２接続電極３１３を形成すべき位置に貫通孔を有するポリイミド膜３２３をマスクとしてパッシベーション膜３２２のエッチングが行われる。それによって、配線膜３２１を第１接続電極３１２の領域および第２接続電極３１３の領域において露出させるパッド開口が形成される。パッシベーション膜３２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。

ステップＳ１７：２つのパッド開口から露出した配線膜３２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。
ステップＳ１８：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極３１２および第２接続電極３１３を成長させる。

ステップＳ１９：その後、ウエハ表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器３１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図３６における各チップ抵抗器３１０を保護すべく設けられ、各チップ抵抗器３１０間がエッチングされるように形成される。

ステップＳ２０：そしてプラズマダイシングが実行される。プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板３１１の表面から所定深さの溝が、各チップ抵抗器３１０の間に形成される。その後レジスト膜が剥離される。
ステップＳ２１：そして、たとえば図３５（Ａ）に示すように、表面に保護テープ４００が貼着される。

ステップＳ２２：次いで、ウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器３１０に分離される（図３５（Ａ）（Ｂ））。
ステップＳ２３：そして、図３５（Ｃ）に示すように、裏面側にキャリアテープ（熱発泡シート）５００が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器３１０は、キャリアテープ５００上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる（図３５（Ｄ））。

ステップＳ２４：熱発泡シート５００は、加熱されることによりその内部に含まれる熱発泡粒子５０１が膨らみ、それによりキャリアテープ５００表面に接着されている各チップ抵抗器３１０はキャリアテープ５００から剥離されて個々に分離される（図３５（Ｅ）（Ｆ））。
図３７は、本発明の製造方法により製造されたチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン５０１は、扁平な直方体形状の筐体５０２の内部に電子部品を収納して構成されている。筐体５０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体５０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル５０３の表示面が露出している。表示パネル５０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。

表示パネル５０３は、筐体５０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル５０３の一つの短辺に沿うように、操作ボタン５０４が配置されている。この実施形態では、複数（３つ）の操作ボタン５０４が表示パネル５０３の短辺に沿って配列されている。使用者は、操作ボタン５０４およびタッチパネルを操作することによって、スマートフォン５０１に対する操作を行い、必要な機能を呼び出して実行させることができる。

表示パネル５０３の別の一つの短辺の近傍には、スピーカ５０５が配置されている。スピーカ５０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン５０４の近くには、筐体５０２の一つの側面にマイクロフォン５０６が配置されている。マイクロフォン５０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。

図３８は、筐体５０２の内部に収容された電子回路アセンブリ５１０の構成を示す図解的な平面図である。電子回路アセンブリ５１０は、配線基板５１１と、配線基板５１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）５１２−５２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ５１２、ワンセグＴＶ受信ＩＣ５１３、ＧＰＳ受信ＩＣ５１４、ＦＭチューナＩＣ５１５、電源ＩＣ５１６、フラッシュメモリ５１７、マイクロコンピュータ５１８、電源ＩＣ５１９およびベースバンドＩＣ５２０を含む。複数のチップ部品は、チップインダクタ５２１，５２５，５３５、チップ抵抗器５２２，５２４，５３３、チップキャパシタ５２７，５３０，５３４、およびチップダイオード５２８，５３１を含む。チップ抵抗器５２２，５２４，５３３は、本発明の製造方法により製造されたものである。

伝送処理ＩＣ５１２は、表示パネル５０３に対する表示制御信号を生成し、かつ表示パネル５０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル５０３との接続のために、伝送処理ＩＣ５１２には、フレキシブル配線５０９が接続されている。
ワンセグＴＶ受信ＩＣ５１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ５１３の近傍には、複数のチップインダクタ５２１と、複数のチップ抵抗器５２２とが配置されている。ワンセグＴＶ受信ＩＣ５１３、チップインダクタ５２１およびチップ抵抗器５２２は、ワンセグ放送受信回路５２３を構成している。チップインダクタ５２１およびチップ抵抗器５２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路５２３に高精度な回路定数を与える。

ＧＰＳ受信ＩＣ５１４は、ＧＰＳ衛星からの電波を受信してスマートフォン５０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ５１５は、その近傍において配線基板５１１に実装された複数のチップ抵抗器５２４および複数のチップインダクタ５２５とともに、ＦＭ放送受信回路５２６を構成している。チップ抵抗器５２４およびチップインダクタ５２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路５２６に高精度な回路定数を与える。

電源ＩＣ５１６の近傍には、複数のチップキャパシタ５２７および複数のチップダイオード５２８が配線基板５１１の実装面に実装されている。電源ＩＣ５１６は、チップキャパシタ５２７およびチップダイオード５２８とともに、電源回路５２９を構成している。
フラッシュメモリ５１７は、オペレーティングシステムプログラム、スマートフォン５０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。

マイクロコンピュータ５１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン５０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ５１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ５１９の近くには、複数のチップキャパシタ５３０および複数のチップダイオード５３１が配線基板５１１の実装面に実装されている。電源ＩＣ５１９は、チップキャパシタ５３０およびチップダイオード５３１とともに、電源回路５３２を構成している。

ベースバンドＩＣ５２０の近くには、複数のチップ抵抗器５３３、複数のチップキャパシタ５３４、および複数のチップインダクタ５３５が、配線基板５１１の実装面に実装されている。ベースバンドＩＣ５２０は、チップ抵抗器５３３、チップキャパシタ５３４およびチップインダクタ５３５とともに、ベースバンド通信回路５３６を構成している。ベースバンド通信回路５３６は、電話通信およびデータ通信のための通信機能を提供する。

このような構成によって、電源回路５２９，５３２によって適切に調整された電力が、伝送処理ＩＣ５１２、ＧＰＳ受信ＩＣ５１４、ワンセグ放送受信回路５２３、ＦＭ放送受信回路５２６、ベースバンド通信回路５３６、フラッシュメモリ５１７およびマイクロコンピュータ５１８に供給される。マイクロコンピュータ５１８は、伝送処理ＩＣ５１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ５１２から表示パネル５０３に表示制御信号を出力して表示パネル５０３に各種の表示を行わせる。

タッチパネルまたは操作ボタン５０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路５２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル５０３に出力し、受信された音声をスピーカ５０５から音響化させるための演算処理が、マイクロコンピュータ５１８によって実行される。
また、スマートフォン５０１の位置情報が必要とされるときには、マイクロコンピュータ５１８は、ＧＰＳ受信ＩＣ５１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。

さらに、タッチパネルまたは操作ボタン５０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ５１８は、ＦＭ放送受信回路５２６を起動し、受信された音声をスピーカ５０５から出力させるための演算処理を実行する。
フラッシュメモリ５１７は、通信によって取得したデータの記憶や、マイクロコンピュータ５１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ５１８は、必要に応じて、フラッシュメモリ５１７に対してデータを書き込み、またフラッシュメモリ５１７からデータを読み出す。

電話通信またはデータ通信の機能は、ベースバンド通信回路５３６によって実現される。マイクロコンピュータ５１８は、ベースバンド通信回路５３６を制御して、音声またはデータを送受信するための処理を行う。
本発明は、以上説明した実施形態の製造方法に限定されるものではなく、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことが可能である。たとえば、請求項で特定されていない製造の工程を変更したり、割愛したり、追加したものも、本発明の範囲に含まれる。

３１０、３３０ チップ抵抗器
３１１ 基板
３１２ 第１接続電極（外部接続電極）
３１３ 第２接続電極（外部接続電極）
３１４ 抵抗回路網
３２０ 抵抗体膜（抵抗体膜ライン）
３２１ 導体膜（配線膜）
Ｆ ヒューズ膜
Ｃ 接続用導体膜

Claims (11)

1. 基板上に抵抗体膜を形成する工程と、
   前記抵抗体膜のシート抵抗を測定する工程と、
   前記抵抗体膜のシート抵抗を測定した後に、前記抵抗体膜上に配線膜を形成する工程と、
   前記配線膜および前記抵抗体膜をエッチングによってパターニングすることによって、複数の抵抗体、および前記複数の抵抗体をそれぞれ切り離し可能な複数のヒューズを形成するエッチング工程と、
   前記複数の抵抗体の全抵抗値を測定する工程と、
   前記測定された全抵抗値に基づいて、前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、
   前記選択されたヒューズを切断する工程とを含むことを特徴とする、チップ抵抗器の製造方法。
2. 前記エッチング工程の前に、前記配線膜のシート抵抗を測定する工程をさらに含むことを特徴とする、請求項１に記載のチップ抵抗器の製造方法。
3. 異なる膜厚の前記抵抗体膜を有する複数種類のチップ抵抗器を同一生産ラインで製造することを特徴とする、請求項１または２に記載のチップ抵抗器の製造方法。
4. 前記エッチング工程が、前記配線膜および前記抵抗体膜を同一マスクでエッチングする第１エッチング工程と、前記第１エッチング工程の後に、前記抵抗体膜上の前記配線膜を部分的にエッチングする第２エッチング工程とを含むことを特徴とする、請求項１〜３のいずれか一項に記載のチップ抵抗器の製造方法。
5. 前記基板が境界領域によって区分された複数のチップ抵抗器領域を有しており、前記エッチング工程よりも後に、前記境界領域に沿って前記基板を切断することにより、チップ抵抗器を個片化する工程をさらに含むことを特徴とする、請求項１〜４のいずれか一項に記載のチップ抵抗器の製造方法。
6. 前記チップ抵抗器を個片化する工程は、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成するエッチング工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、請求項５に記載のチップ抵抗器の製造方法。
7. 前記抵抗体膜のシート抵抗値の測定は、探針プローブを用いた探針法により行われることを特徴とする、請求項１に記載のチップ抵抗器の製造方法。
8. 前記シート抵抗値を測定する工程は、測定されたシート抵抗値に基づき抵抗体膜の膜厚を計算する工程を含むことを特徴とする、請求項７に記載のチップ抵抗器の製造方法。
9. 前記抵抗体膜の上に積層された前記配線膜と、前記ヒューズとは同一レイヤーに形成された同一材料の金属膜で形成されることを特徴とする、請求項１〜８のいずれか一項に記載のチップ抵抗器の製造方法。
10. 前記抵抗体膜は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮで形成されることを特徴とする、請求項１〜９のいずれか一項に記載のチップ抵抗器の製造方法。
11. 前記抵抗体膜を形成する前に、前記基板の表面に絶縁膜を形成する工程をさらに含む、請求項１〜１０のいずれか一項に記載のチップ抵抗器の製造方法。

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