JP2010165780A - 薄膜抵抗素子の製造方法 - Google Patents
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Abstract
【課題】高精度の薄膜抵抗を高精細なパターニングによって容易に形成できる薄膜抵抗素子の製造方法を提供することを目的とする。
【解決手段】絶縁基板1の表面に配置された第1、第2端子部3a1、3b1と抵抗長L及び抵抗幅Wを有して絶縁基板の表面に形成された薄膜抵抗体層2aとを有する薄膜抵抗素子の製造方法は、絶縁基板1の表面に薄膜抵抗基材層2を介して導電体層3が積層された積層体を用意する工程と、抵抗長Lの両端にそれぞれ位置する第1、第2端子部を設けるために導電体層3に第1次パターニング処理を施して抵抗長Lに対応した間隔で分離された第1、第2導電体層部分3a、3bを形成し、薄膜抵抗基材層2の表面を露出させる工程と、次に第1、第2導電体層部分間に露出された薄膜抵抗基材層2に第2次パターニング処理を施して抵抗幅Wを有する薄膜抵抗体層2aを形成する工程とを備える。
【選択図】図1
【解決手段】絶縁基板1の表面に配置された第1、第2端子部3a1、3b1と抵抗長L及び抵抗幅Wを有して絶縁基板の表面に形成された薄膜抵抗体層2aとを有する薄膜抵抗素子の製造方法は、絶縁基板1の表面に薄膜抵抗基材層2を介して導電体層3が積層された積層体を用意する工程と、抵抗長Lの両端にそれぞれ位置する第1、第2端子部を設けるために導電体層3に第1次パターニング処理を施して抵抗長Lに対応した間隔で分離された第1、第2導電体層部分3a、3bを形成し、薄膜抵抗基材層2の表面を露出させる工程と、次に第1、第2導電体層部分間に露出された薄膜抵抗基材層2に第2次パターニング処理を施して抵抗幅Wを有する薄膜抵抗体層2aを形成する工程とを備える。
【選択図】図1
Description
本発明は、薄膜抵抗素子の製造方法、特に、容易に高精細なパターニングを行うのに好適な薄膜抵抗素子の製造方法に関する。
近年、各種電子機器の小形化、薄形化及び多機能化の要求が高まるに伴い、その機器に組み込まれる回路配線基板にも、小形/薄形/多機能化に伴う配線の高密度化と共に回路機能向上のために種々の能動並びに受動電子部品を内蔵した回路配線基板の開発が進展してきている。そして、受動電子部品の一つとして内蔵される抵抗素子にも小形化はもとより高抵抗で高精度の電気的特性を有することが益々要求されるに至っている。
そこで、この種の抵抗素子の製造方法に関する従来技術の一例として特許文献1や特許文献2があるので、これらに関連する従来技術について、図2を参照して説明する。
まず、図2(a)に示すように、絶縁基板21の片側の全面に、例えばめっき或いはスパッタによって抵抗材料層22が被着形成される。次に、図2(b)に示すように、例えばアディティブ法を適用して前記抵抗材料層22にパターニングを施すことによって所定の抵抗長及び抵抗幅を有する長矩形状の抵抗層23が形成される。そして、前記抵抗層23の長手方向の両端にそれぞれ接続された2つの端子部24が、例えばめっきにより形成された配線層或いは導電体層をパターニングすることによって絶縁基板21表面上に形成される。
前記従来技術にあっては、抵抗層23がめっきで形成される場合には、その膜厚の制御が極めて難しく、膜厚が抵抗層の抵抗値に直接関係しているため、抵抗値の制御が難しくなり、抵抗特性のばらつきが大きくなってしまう。また、スパツタで抵抗層23を形成する場合には、回路配線基板の一般的な製造工程以外に真空工程を追加しなければならず、そのための製造設備を要するので、その設備費がかさむと共に工程の繁雑化を招き製造コストが高くなってしまう。更に、前記端子部24をめっき等により形成するために工数が多くなるなどの問題点がある。
次に、近時、絶縁基板の片側の全面に薄膜からなる抵抗基材層を介して導電体層を積層した積層基材として提供されるようになってきているので、この積層基材を用いた抵抗素子の製造方法に関する従来技術について、図3を参照して説明する。
まず、図3(a)に示すように、絶縁基板31の片側の全面に薄膜からなる抵抗基材層32を介して銅箔33を積層した積層基材を用意する。そこで、図3(b)に示すように、前記銅箔33表面に、所定の抵抗幅Wに相当する層幅を有する長矩形パターンとなるようなマスク(図示省略)を銅箔33及び抵抗基材層32に対する共通のマスクとして設ける。そして、前記銅箔33及び抵抗基材層32を例えば化学的にエッチングして、ほぼ合同形状で重なり合う長矩形状にパターン化された銅箔33a及び抵抗層32aを形成する。
次に、図3(c)に示すように、前記パターン化銅箔33aの長手方向の両端部に端子部形成用のマスク(図示省略)をそれぞれ設け、前記銅箔パターン33aの各マスクから露出する部分をその厚さ分だけ化学エッチングして、互いに分離された第1及び第2端子部33a1、33a2を形成する。このとき、前記抵抗層32aは、その表面が露出され、抵抗長L及び抵抗幅Wを有する抵抗パターンとされる。
このような従来技術によれば、抵抗幅Wを形成する際に共通マスクを用いて前記銅箔33及び抵抗基材層32を同時にパターニングするので、製造工程の簡略化は得られる。しかしながら、前記銅箔33及び抵抗基材層32からなる厚い2層構造に対するエッチングとなるために、前記銅箔33のサイドエッチングが生じてパターン寸法及び形状が変化し、この変化に伴い抵抗層32a自身のサイドエッチングやパターン寸法並びに形状の制御が難しく、高精細なパターニングを行うことが困難であり、高抵抗で高精度の抵抗層32aを得ることが難しいなどの問題点がある。
本発明は、前記問題点を解決するものであり、高精度の薄膜抵抗を高精細なパターニングによって容易に形成できる薄膜抵抗素子の製造方法を提供することを目的とする。
請求項1に記載の本発明は、絶縁基板の表面に沿って設けられ相互に離間して配置された第1及び第2端子部と、前記第1、第2端子部間を結ぶ方向の抵抗長L及びこれに交差する抵抗幅Wを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、(A)絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、(B)前記抵抗長の両端にそれぞれ位置する前記第1、第2端子部を設けるために、前記導電体層に第1次パターニング処理を施して抵抗長Lに対応した間隔で分離された第1、第2導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、(C)次に、前記第1、第2導電体層部分間に露出された前記薄膜抵抗基材層に第2次パターニング処理を施して抵抗幅Wを有する薄膜抵抗体層を形成する工程とを備えていることを特徴とする。
請求項2に記載の本発明は、請求項1に記載の薄膜抵抗素子の製造方法において、前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第1、第2端子部を前記回路配線パターンに電気的に接続することを特徴とする。
本発明の薄膜抵抗素子の製造方法にあっては、高精度の薄膜抵抗を高精細なパターニングをもって容易に形成できるなどの効果を奏することができる。
以下、本発明の薄膜抵抗素子の製造方法に係る一実施形態について、図1を参照して説明する。図1は本実施形態に係る薄膜抵抗素子の製造方法を説明するための概略図であり、図1(a)〜図1(c)、図1(c’)は工程別斜視図である。
絶縁基板1の表面に沿って設けられ相互に離間して配置された第1端子部3a1(3a)及び第2端子部3b1(3b)と、前記第1、第2端子部間を結ぶ方向の抵抗長L及びこれに交差する抵抗幅Wを有して前記絶縁基板1の表面に形成された薄膜抵抗体層2aとを有する薄膜抵抗素子の製造方法について次の各工程に従って順次説明する。
まず、図1(a)の工程では、例えばポリイミド樹脂のようなフレキシブルフィルムを用いた絶縁基板1の表面に、例えばNi/Cr或いはNi/Cr/Al/Siなどの抵抗材料をスパッタして形成した薄膜抵抗基材層2を介して例えば銅箔を用いた導電体層3が積層された積層体からなる配線基板基材を用意する。このような配線基板基材としては、例えば日鉱金属株式会社から市販されている種々の仕様で品揃えされたTCR(登録商標)を用いることができる。
次に、図1(b)の工程では、前記抵抗長Lの両端にそれぞれ位置する前記第1、第2端子部を設けるために、前記導電体層3に第1パターニング処理を施して抵抗長Lに対応した間隔で分離された第1、第2導電体層部分3a、3bを形成し、前記薄膜抵抗基材層2の表面を露出させる。
前記第1パターニング処理は、前記導電体層3の前記第1、第2端子部に対応する左右両側を例えばフォトリソグラフィ技術によりそれぞれエッチングレジスト膜(図示せず)でマスクし、前記導電体層3のうち前記マスクから露出する部分をその厚さ分だけ化学的にエッチングして行う。その結果、前記導電体層3が左右に分離された矩形状の第1、第2導電体層部分3a、3bが形成され、これら導電体層部分3a、3bの相互間において、前記薄膜抵抗基材層2の抵抗長Lに対応する上表面全体が露出される。
前記第1、第2導電体層部分3a、3bの抵抗長Lと交わる方向の長さ(幅)が、この段階で、その周囲に存在させる回路配線基板(図示せず)の配線層の幅との関係において、既に許容される寸法である場合は、図1(c’)に示すように前記導電体層部分3a、3bがそのまま第1、第2端子部として用いられる。
従って、この場合は、前記薄膜抵抗基材層2のみに直接的に第2パターニング処理を施すことによって、抵抗長L及び幅Wを有する長矩形状の薄膜抵抗体層2aを備えた薄膜抵抗素子が形成される。即ち、この第2パターニング処理は、前記薄膜抵抗基材層2の抵抗長L及び幅Wからなる露出面を例えばフォトリソグラフィ技術によりエッチングレジスト膜でマスクし、前記薄膜抵抗基材層2のうち前記マスクから露出する部分をその厚さ分だけ直接的に化学的にエッチングすることによって行われる。この場合、薄膜抵抗体層2aの抵抗幅Wは前記第1、第2導電体層部分3a、3bの幅より小さい。
一方、図1(c)の工程では、前記導電体層部分3a、3bにも第2パターニング処理を施して、抵抗長L及び幅Wを有する長矩形状の薄膜抵抗体層2a及び抵抗幅Wと同等の幅(抵抗長Lと交わる方向の長さ)の第1、第2端子部3a1、3b1を形成する。このような図1(c)の工程は、回路配線基板における配線層のファインパターン化が特に要求されている場合に適用するとよい。
そして、図1(c)の工程における第2パターニング処理では、前記薄膜抵抗基材層2のうち抵抗長L及び幅Wに相当する露出面及び前記導電体層部分3a、3bのうち前記抵抗幅Wをもって左右両端に延長された上表面に亘ってフォトリソグラフィ技術によるエッチングレジスト膜がマスクとして被覆される。
次いで、薄膜抵抗基材層2及び導電体層部分3a、3bのうち前記マスクから露出する部分が化学的にエッチング除去されることによって、抵抗長L及び幅Wを有する長矩形状の薄膜抵抗体層2a並びに第1、第2端子部3a1、3b1のパターンが形成される。なお、前記第1、第2端子部3a1、3b1と薄膜抵抗基材層2との積層部分は、その厚さが周辺より厚くなっていて、パターニング時のサイドエッチがその周辺に比して大きくなる現象が起こり得るが、薄膜抵抗層2aの抵抗長L/幅Wの構成の範囲外であるために問題はない。
前記各部材の化学的エッチング液としては、銅箔からなる導電体層3については例えば塩化第2銅溶液などを用い、薄膜抵抗基材層2については例えば一般的な塩化銅系或いは塩化水素とグリセリンの混液などを用いることができる。
ところで、例えば10kΩにも及ぶ高抵抗の薄膜抵抗体層2aを有する薄膜抵抗素子を形成する場合は、厚さ15nmの薄膜、シート抵抗100Ω/□、抵抗長L 5mm、抵抗幅W 50μmの薄膜抵抗基材層2が用いられる。なお、絶縁基板1の厚さが12.5〜50μm、導電体層3の厚さが12〜35μmとされ、薄膜抵抗素子が全厚の薄いフイルム状とされている。
本実施形態によれば、前記薄膜抵抗体層2aは、前記薄膜抵抗基材層2の露出面に対して直接的にパターニングが施されるために、薄膜抵抗基材層2自体のサイドエッチングが無視できるほど小さく、導電体層部分3a、3bのサイドエッチングによる変形の影響を受けることもないから、高精細なパターニングが可能であり、設計値通りの高精度な抵抗幅Wが容易に得られる。また、そのために、高抵抗で高精度な薄膜抵抗素子が簡単なプロセスで形成され、その製造コストが低減される利点がある。
ところで、本実施形態において、前記薄膜抵抗体層2aは、長矩形状のパターンで形成されているが、ジグザグ状、クランク状或いは蛇行状など種々の平面パターン形状にすることによって、抵抗長Lを大きくして、より大きな高抵抗値の薄膜抵抗素子を作製することができる。また、この種々のの平面パターン形状は、複雑な形状であったとしても、前記薄膜抵抗基材層2に対して直接的にパターニング処理できるために、高精細なパターニングが容易に得られ、より高抵抗値で高精度の薄膜抵抗素子が容易に得られる。
また、本実施形態の前記薄膜抵抗素子は、図1に示すように、個別素子の形態で説明したが、回路配線基板の一部に前記薄膜抵抗素子を組み込んだ形態(図示せず)の一例について説明する。
まず、図1(a)に示されるような絶縁基板1の表面に薄膜抵抗基材層2を介して導電体層3が積層された積層体からなる配線基板基材は、回路配線基板に要求された仕様の抵抗素子を含む回路(若しくはシステム)を組み込むことが可能な広さの面積を有するサイズのものが用意される。
そして、前記の積層された薄膜抵抗基材層2と導電体層3との2層構造に対して共通の回路パターンマスクをもってパターニング処理を行うことによって回路配線パターンを形成する。この段階では、前記導電体層3が前記回路(若しくはシステム)に対応してパターン化された回路配線層を形成すると同時に、その回路配線層の一部が前記抵抗素子の領域上にも残存するようにパターン化される。従って、前記2層構造のうち前記回路配線パターン以外の部分が絶縁基板1の上表面を露出させるように除去され、パターン化された回路配線層の下層には薄膜抵抗基材層2が前記回路配線層と合同パターンをもって残存する。
次に、前記抵抗素子の領域上に残存する回路配線層の部分のみを、例えばフォトリソグラフィ技術による化学的エッチンによって、図1(b)に示すようにパターニング処理して抵抗長Lの間隔をもって分離或いは分断するように除去し、薄膜抵抗基材層2の表面を露出させる。前記回路配線層の分離された各端部は、図1に示された第1、第2導電体部分3a、3bに相当すると共に、第1、第2端子部3a1、3a2にも相当するものである。
そうして、露出された前記薄膜抵抗基材層2のみに、図1(c’)の工程に関して前述した第2パターニング処理を直接的に施すことによって、抵抗長L及び幅Wを有する長矩形状の薄膜抵抗体層2aを備えた薄膜抵抗素子を形成する。このとき、薄膜抵抗体層2aの抵抗幅Wは前記第1、第2導電体層部分3a、3b(第1、第2端子部3a1、3a2)の幅より小さく形成される。このようにして、前記回路配線層の第1、第2端子部に電気的に接続された薄膜抵抗体層2aからなる薄膜抵抗素子を内蔵した回路配線基板が、簡単なプロセスで高精度の回路特性をもって容易に作製できる。
1 絶縁基板
2 薄膜抵抗基材層
2a 薄膜抵抗体層
3 導電体層
3a、3b 第1、第2導電体層部分
3a1、3b1 第1、第2端子部
L 抵抗長
W 抵抗幅
2 薄膜抵抗基材層
2a 薄膜抵抗体層
3 導電体層
3a、3b 第1、第2導電体層部分
3a1、3b1 第1、第2端子部
L 抵抗長
W 抵抗幅
Claims (2)
- 絶縁基板の表面に沿って設けられ相互に離間して配置された第1及び第2端子部と、前記第1、第2端子部間を結ぶ方向の抵抗長L及びこれに交差する抵抗幅Wを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、
(A)絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、
(B)前記抵抗長Lの両端にそれぞれ位置する前記第1、第2端子部を設けるために、前記導電体層に第1次パターニング処理を施して抵抗長Lに対応した間隔で分離された第1、第2導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、
(C)次に、前記第1、第2導電体層部分間に露出された前記薄膜抵抗基材層に第2次パターニング処理を施して抵抗幅Wを有する薄膜抵抗体層を形成する工程と、
を備えていることを特徴とする薄膜抵抗素子の製造方法。 - 前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第1、第2端子部を前記回路配線パターンに電気的に接続することを特徴とする請求項1に記載の薄膜抵抗素子の製造方法。
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