JP2014044983A - 端子構造、並びにこれを備える半導体素子及びモジュール基板 - Google Patents

端子構造、並びにこれを備える半導体素子及びモジュール基板 Download PDF

Info

Publication number
JP2014044983A
JP2014044983A JP2012184990A JP2012184990A JP2014044983A JP 2014044983 A JP2014044983 A JP 2014044983A JP 2012184990 A JP2012184990 A JP 2012184990A JP 2012184990 A JP2012184990 A JP 2012184990A JP 2014044983 A JP2014044983 A JP 2014044983A
Authority
JP
Japan
Prior art keywords
bump
layer
opening
insulating coating
terminal structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012184990A
Other languages
English (en)
Other versions
JP6155571B2 (ja
Inventor
Kenichi Yoshida
健一 吉田
Makoto Origasa
誠 折笠
Hideyuki Seike
英之 清家
Yuhei Horikawa
雄平 堀川
Toshiyuki Abe
寿之 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2012184990A priority Critical patent/JP6155571B2/ja
Priority to KR1020130087805A priority patent/KR20140026250A/ko
Priority to US13/960,330 priority patent/US9257402B2/en
Priority to TW102128365A priority patent/TWI479628B/zh
Priority to DE102013108986.0A priority patent/DE102013108986B4/de
Publication of JP2014044983A publication Critical patent/JP2014044983A/ja
Application granted granted Critical
Publication of JP6155571B2 publication Critical patent/JP6155571B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11464Electroless plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13006Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/13076Plural core members being mutually engaged together, e.g. through inserts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】バンプ部分の強度に優れる端子構造を提供すること。
【解決手段】好適な端子構造は、基材と、基材上に形成された電極と、基材上及び電極上に形成され、電極の少なくとも一部を露出させる開口を有する絶縁性被覆層と、電極上の開口内の領域に、上面が絶縁性被覆層における開口の周縁部よりも低い位置となるように形成された、Niを含むアンダーバンプ金属層と、アンダーバンプ金属層上の開口内の領域に形成された、Sn及びTiを含むドーム状のバンプとを備え、アンダーバンプ金属層とバンプとの境界の端部と、絶縁性被覆層における開口部分の内壁とが接している。
【選択図】図2

Description

本発明は、端子構造並びにこれを備える半導体素子及びモジュール基板に関する。
CPU(Central Processing Unit)のような高機能半導体を高密度に実装する場合においては、汎用技術であるボンディングワイヤーによる実装方式から、チップ電極上にはんだ等からなるバンプを狭ピッチで形成し、直接基板に接合するフリップチップ実装方式への移行が進展している。例えば、特許文献1及び2には、基材上に備えられた電極にバンプを形成する方法が開示されている。
図1に、電極上にバンプを形成する一般的な方法を示す。この方法では、まず、図1(a)に示すように、基材10上に外部電極20、パッシベーション層(絶縁性被覆層)30、シード層40を形成した基板を準備する。次に、シード層の一部を被覆するようにドライフィルム100を形成し、電解ニッケルめっき、電解はんだめっきの順に電解めっきを行い、アンダーバンプ金属層50及びはんだめっき層60を形成する(図1(b))。そして、ドライフィルムを剥離し、不要なシード層をエッチングにて除去する(図1(c))。その後、基板全体をリフロー炉に入れて加熱することで、バンプ65が形成される(図1(d))。
特開2001−085456号公報 特開2002−203868号公報
しかしながら、従来の方法でバンプを形成した場合、バンプが電極等から剥離しやすいなど、バンプ部分の強度が十分に得られ難い傾向にあった。
そこで、本発明はこのような事情に鑑みてなされたものであり、バンプ部分の強度に優れる端子構造、並びにこの端子構造を備える半導体素子及びモジュール基板を提供することを目的とする。
上記目的を達成するため、本発明の端子構造は、基材と、基材上に形成された電極と、基材上及び電極上に形成され、電極の少なくとも一部を露出させる開口を有する絶縁性被覆層と、電極上の開口内の領域に、上面が絶縁性被覆層における開口の周縁部よりも低い位置となるように形成された、Niを含むアンダーバンプ金属層と、アンダーバンプ金属層上の開口内の領域に形成された、Sn及びTiを含むドーム状のバンプとを備え、アンダーバンプ金属層とバンプとの境界の端部と、絶縁性被覆層における開口部分の内壁とが接していることを特徴とする。
従来の方法により形成されたバンプは、例えば図1(d)に示すようにその全体が上部に突出した状態となるが、本発明者らの検討の結果、バンプと他の構造(図1ではアンダーバンプ金属層50)との界面の端部が絶縁性被覆層の開口部分よりも外側に露出していると、その部分が破壊基点となってバンプの剥離等が生じ易くなることが判明した。
これに対し、本発明の端子構造においては、バンプが絶縁性被覆層の開口内の領域に形成され、且つ、この開口の内壁と、バンプ及びアンダーバンプ金属層の境界の端部とが、少なくとも一部において接している。これにより、バンプとアンダーバンプ金属層との界面の端部が、少なくとも一部において内壁によって塞がれ、外部には露出していない状態となる。したがって、従来に比して、バンプとアンダーバンプ金属層との界面の端部が破壊基点となり難く、その結果、優れたバンプ部分の強度が得られるようになる。
さらに、本発明の端子構造においては、アンダーバンプ金属層の最上面が絶縁性被覆層の表面よりも低い位置となっており、このアンダーバンプ金属層上にバンプが設けられている。そのため、本発明の端子構造によれば、アンダーバンプ金属層が絶縁性被覆層よりも高く形成されていた従来の端子構造(図1(d)参照)に比して、バンプの高さを低くすることができるので、かかる端子構造やそれを備える半導体素子の低背化を図ることも可能となる。
上記本発明の端子構造において、内壁の周方向の全体にわたって、アンダーバンプ金属層とバンプとの境界の端部と、内壁とが接していてもよい。こうすれば、バンプとアンダーバンプ金属層との界面の端部が全く外部に露出しないようになるので、一層優れたバンプ部分の強度が得られ易くなる。
また、本発明は、上記本発明の端子構造を備える半導体素子及びモジュール基板を提供する。このような半導体素子及びモジュール基板は、上記の端子構造を備えることから、バンプ部分での破壊が少なく、強度に優れるものとなる。
本発明によれば、バンプ部分の強度に優れ、しかも低背化が可能な端子構造、並びにこの端子構造を備える半導体素子及びモジュール基板を提供することが可能となる。
電極上にバンプを形成する一般的な方法を示す図である。 好適な実施形態に係る端子構造の断面構成を模式的に示す図である。 内壁Wと、アンダーバンプ金属層70とバンプ85との境界の端部とが接する部分の断面構成を模式的に拡大して示す図である。 本実施形態に係る端子構造の好適な形成工程を模式的に示す断面図である。
以下、場合により図面を参照して、本発明の好適な実施形態について説明する。なお、各図面において、同一又は同等の要素には同一の符号を付与し、重複する説明を省略する。また、上下左右等の説明は、いずれも図面に基づくものとする。
[端子構造]
まず、好適な実施形態に係る端子構造について説明する。図2は、好適な実施形態に係る端子構造の断面構成を模式的に示す図である。
図2に示すように、端子構造1は、基材10と、基材10上に形成された外部電極20と、基材10及び外部電極20上に形成された絶縁性被覆層30と、外部電極20上に形成されたアンダーバンプ金属層(以下、「UBM層」と表記する。)70と、UBM層70上に形成されたドーム状のバンプ85とを備えている。
基材10は、絶縁性の基材である。そのような絶縁性の基材としては、例えば、シリコン基板、有機基板等が挙げられる。外部電極20は、例えば、基材10上に設けられた所定の回路パターンにおける、他の素子との接続を行うための端子となる部分である。この外部電極20は、回路パターンやその端子となる部分を構成し得る公知の材料から構成される。外部電極20は、例えば、Cu、Cu合金、Al、Al合金からなる。
外部電極20の厚み、及び、外部電極20のピッチ(配置間隔;隣り合う外部電極20の中心間の距離(図4(a)のPe))は、特に限定されるものではないが、例えば、それぞれ1〜30μm、及び、10〜500μmとすることができる。このような厚み及びピッチを満たすことで、外部電極20の形成が容易となるほか、バンプ同士をより近接して配置すること、すなわちバンプの狭ピッチ化が可能となる。そして、端子構造1においてバンプの狭ピッチ化が可能となると、この端子構造1を用いて得られる半導体デバイス及び電子デバイスの微細化が可能となる。
絶縁性被覆層30は、基材10の全体と、外部電極20の周縁部付近とを覆うように設けられており、外部電極20の一部が露出するように開口35を有している。このように、絶縁性被覆層30は、基本的に、開口35以外の部分の基材10及び外部電極20の全体を覆うように設けられている。すなわち、絶縁性被覆層30は、基材10上に設けられた回路パターンの端子となる部分(外部電極20)以外の領域を覆うことで、この端子となる部分以外の回路パターンの外部との絶縁を図ることができる。
絶縁性被覆層30は、基材10や外部電極20を水分による腐食等から保護することができる絶縁性の材料から構成されるものであれば特に制限されない。例えば、ポリイミド、SiN等からなるものが挙げられる。
絶縁性被覆層30における開口35の平面形状(上側からみた形状)は、特に限定されず、円形や多角形等の種々の形状が適用される。また、UBM層70及びバンプ85は、開口35内に形成されることから、開口35と同様の平面形状を有することができる。本実施形態では、図示しないが、開口35、UBM層70及びバンプ85は、円形の平面形状を有するものとして説明する。なお、開口35の平面形状が多角形である場合、後述する開口35等の直径の値は、例えば、当該多角形において略対向している辺同士の距離の平均値として適用することができる。
絶縁性被覆層30の厚み、開口35の直径(図4(a)のL)、及び、隣り合う開口35間の距離(図4(a)のP)は、特に限定されるものではないが、それぞれ、0.1〜50μm、3〜150μm、及び、5〜350μmとすることができる。絶縁性被覆層30の厚みとは、この層が形成されている層(図2では基材10又は外部電極20)の表面から絶縁性被覆層30の上面までの距離をいう。この厚みにばらつきがある場合は、最も小さい値が上記範囲を満たしていることが好ましい。
UBM層70は、絶縁性被覆層30の開口35内を充填するように設けられている。また、このUBM層70は、その上面が、絶縁性被覆層30における開口35の周縁部よりも低い(すなわち、基材10側の)位置となるように形成されている。換言すれば、UBM層70の上面は、絶縁性被覆層30の開口35の周縁部を結んで形成される仮想の面よりも低い位置である。これにより、絶縁性被覆層30の開口35の内壁Wは、上側の領域がUBM層70には覆われていない状態となっている。
なお、UBM層70や絶縁性被覆層30は、厚みが徐々に変化するなどにより、必ずしもそれらの上面が基材10の表面とは平行になっていない場合がある。その場合、外部電極20の表面を基準として、UBM層70の上面の最も高い部分の高さが、絶縁性被覆層30における開口35の周縁部の最も低い部分の高さよりも小さければ、上述した条件を満たすとみなすことができる。
UBM層70の上面の高さは、外部電極20の表面を基準として、絶縁性被覆層30における開口35の周縁部の高さの90%以下であると好ましい。UBM層70の上面の高さや開口35の周縁部の高さにばらつきがある場合は、UBM層70の上面の高さの最も大きい値が、開口35の周縁部の高さの最も小さい値に対して上記の条件を満たしていることが好ましい。これにより、バンプ85とUBM層70との界面(境界)の端部が絶縁性被覆層30の開口内に確実に納まるため、バンプ部分の破壊がより生じ難くなるという効果が得られる。
UBM層70は、外部電極20上の絶縁性被覆層30における開口35内の領域に設けられている。そのため、UBM層70の直径は、絶縁性被覆層30における開口35の直径Lと同じとなる。また、隣り合うUBM層70間の距離も、隣り合う開口35間の距離Pと同じとなる。
UBM層70は、バンプを構成する金属の外部電極への拡散を抑制する観点から、Niを含む層であり、Ni及びPを含有する層であってもよい。UBM層70が、Niに加えてPを5〜15質量%含むと、柔軟性が高く、低応力な層となり易い。そのような割合でPを含むUBM層70は、例えば、後述する無電解ニッケルめっきによって形成できる。UBM層70は、Ni、PのほかにS等を更に含有していてもよい。
バンプ85は、その上面が上側に向かって凸の曲面となる形状、すなわち、ドーム状の形状を有している。バンプ85は、その高さ方向に垂直な方向の直径が、上側に向かって徐々に小さくなる形状を有することができる。これにより、隣り合うバンプ85同士が近くても接触し難いので、バンプの狭ピッチ化が容易となる。
また、バンプ85は、UBM層70上の、絶縁性被覆層30における開口35内の領域に形成されている。ここで、バンプ85が開口35内の領域に形成されているとは、バンプ85がその全ての高さ位置において開口35の領域よりも外側にはみ出していない状態を意味する。バンプ85がこのように開口35内の領域に形成されていることによっても、バンプ85の狭ピッチ化が容易となる。
バンプ85の高さは、実装の際に接続端子と十分かつ適切に接触させる観点から、外部電極20の表面を基準として5〜50μmとすることができる。また、隣り合うバンプ85同士の間隔(バンプ85の中心間の距離)は、バンプ85が開口35内の領域に形成されていることから、隣り合う開口35間の距離Pと同じ距離とすることができる。さらに、バンプ85の最大径は、当該バンプが開口35内の領域に形成されていることから、少なくとも開口35の直径と等しくなる。
バンプ85は、Sn及びTiを含む組成を有している。このように、バンプ85がSnに加えてTiを含有することにより、バンプ85の構成金属がUBM層70に拡散するのを抑制することが可能となる。また、バンプ85は、Sn及びTi以外に、P、S等を更に含有していてもよい。バンプ85の好適な組成としては、Tiを1〜100ppm、その他の元素を合計で1〜10ppm含み、残部がSnである組成が挙げられる。なお、バンプ85は、Au、Ag、Cuを実質的に含まない組成を有することが好ましい。それらの金属を含むバンプ85は、そうでないものに比して脆い場合があるので、Au、Ag、Cuを実質的に含まない組成を有することにより、より強いバンプ85が得られ易い傾向にある。なお、「Au、Ag、Cuを実質的に含まない組成」とは、バンプ85の形成時にそれらの元素を意図して添加しないで得られた組成であり、製造途中でそれらの元素が不可避的に混入してしまった場合は、「Au、Ag、Cuを実質的に含まない組成」であるとみなすことができる。
本実施形態の端子構造1は、絶縁性被覆層30における開口35の内壁Wと、UBM層70とバンプ85との境界の端部Aとが接する部分を有している。図3は、内壁Wと、UBM層70とバンプ85との境界の端部とが接する部分の断面構成を模式的に拡大して示す図である。この図3に示す領域は、図2中のTで示される領域に対応する。
端子構造1においては、このような内壁WとUBM層70とバンプ85との境界の端部Aとが接する部分は少なくとも一部に形成されていればよく、これらが接していない部分が含まれていてもよい。ただし、バンプ85の剥離等を効果的に低減する観点からは、開口35の内壁Wの周方向の全体にわたって、内壁WとUBM層70とバンプ85との境界の端部Aとが接する部分が形成されていると好ましい。すなわち、UBM層70及びバンプ85は、それらの外周が必ず開口35の内壁Wに接するように設けられていると好ましい。
UBM層70及びバンプ85は、それらの少なくとも一方が内壁Wと接していればよいが、UBM層70及びバンプ85の少なくとも一方は、ある程度の厚みをもって内壁Wと接していてもよい。特に、UBM層70が、ある程度の厚みをもって内壁Wと接していると、バンプ85の構成金属の外部電極20への拡散を抑制し易くなる。
[端子構造の製造方法]
次に、上述した構成を有する端子構造の製造方法の好適な実施形態について説明する。
図4は、本実施形態に係る端子構造の好適な形成工程を模式的に示す断面図である。まず、図4(a)に示すように、公知の工法を用いて、基材10上に、外部電極20及び絶縁性被覆層30をそれぞれ形成する。なお、この際、外部電極20の厚みやピッチP、絶縁性被覆層30の厚み、開口35の直径Lo及び開口35の間隔Poは、それぞれ上述したような範囲となるように調整する。
次に、図4(b)に示すように、絶縁性被覆層30の開口35に露出した外部電極20の表面に対し、必要に応じて公知の前処理を行った後、外部電極20の表面上における絶縁性被覆層30の開口35内の領域に、Niを含むUBM層70を形成する。前述の前処理としては、例えば、外部電極20がCuまたはCu合金からなる場合、脱脂、酸洗及び活性化処理等が挙げられる。また、外部電極がAlまたはAl合金からなる場合、脱脂、酸洗及びジンケート処理等が挙げられる。
UBM層70の形成方法としては、無電解ニッケルめっきによる方法が挙げられる。無電解ニッケルめっきは、例えば、ニッケル塩、錯化剤、還元剤を含むめっき液を用いて行うことができる。無電解ニッケルめっきの作業性(浴安定性、析出速度)を向上する観点からは、還元剤として次亜リン酸を含むめっき液を用いることが好ましい。
次に、図4(c)に示すように、UBM層70上にスズめっき層80を形成する。これにより、所望の端子構造1を得るための前駆体基板12が得られる。スズめっき層80は、例えば、還元型無電解スズめっきにより形成することができる。還元型無電解スズめっきの好適な態様は、詳しくは後述する。
スズめっき層80は、図4(c)に示すように、UBM層70上だけでなく、絶縁性被覆層30における開口35の周辺までを覆うように形成してもよい。ただし、スズめっき層80は、これにより形成されるバンプ85が上述した条件、すなわち、開口35の領域内に形成され、且つ、その外周の少なくとも一部が開口35の内壁Wに接するという条件を満たすことができるように形成する必要がある。そのためには、スズめっき層80は、その外周が絶縁性被覆層30の開口35と一致するように設けるか、或いは、絶縁性被覆層30上の開口35から最大で10μm外側の範囲までを覆うように設けることが好ましい。また、外部電極20の表面を基準とするスズめっき層80の高さ(図4(c)のHb0)は、5〜40μmとすることが好ましい。
本実施形態の端子構造1は、本発明者らが検討した結果、還元型無電解スズめっきによりこのようなスズめっき層80を形成することによって特に実現し易いことが判明した。すなわち、本実施形態の端子構造1を得るための前駆体基板12を製造する際には、還元型無電解スズめっきによりスズめっき層80を形成することができるので、従来の電解はんだめっきを行う場合に必要であったシード層を事前に形成しておく必要がない。そのため、UBM層70の形成時には、図4(b)に示すように、シード層を介さずに外部電極20上の露出部分、つまり絶縁性被覆層30における開口35内の領域内のみにUBM層70を形成することができ、開口35の外側までがUBM層70によって覆われることがない。そして、その後、還元型無電解スズめっきによりUBM層70上に形成されたスズめっき層80は、後述するような高温処理により溶融した際、その表面張力及び金属との親和性から、開口35の領域内にのみ形成されているUBM層70上で凝集するように変形し、その後の急冷、凝固によってその形状を維持したままバンプ85となることができる。これにより、バンプ85とUBM層70との境界は、UBM層70と同様に開口35の領域内にのみ形成されることとなり、その結果、バンプ85とUBM層70との境界の端部が、開口35の内壁Wに接するようになる。
これに対し、図1に示すように、従来技術において形成する前駆体基板では、電解はんだめっきを行うために事前にシード層40形成しておく必要があるので、UBM層50はそのシード層40の上に形成されることになる(図1(b))。その場合、UBM層50は、シード層40の露出部分の全面に形成されるので、外部電極20上の絶縁性被覆層30の開口内だけでなく、この開口の周辺までを覆うように形成される。そして、スズめっき層60は、高温処理により溶融状態となった場合、UBM層50上で凝集するので、絶縁性被覆層30の開口外の領域までを覆うことになる。その結果、バンプ65とUBM層50との境界の端部は、開口の外側の領域に露出する。このように、従来の方法では、本実施形態のような端子構造は得られない。
ここで、スズめっき層80を形成するために好適な還元型無電解スズめっきについて説明する。
還元型無電解スズめっきは、例えば、スズ化合物、有機錯化剤、有機イオウ化合物、酸化防止剤、及び還元剤としてチタン化合物を含む還元型無電解スズめっき液を用いて行うことができる。これらの還元型無電解スズめっき液の構成成分の種類、濃度を好適に選択することにより、UBM層70上に安定的にスズめっき層80を析出することが可能である。以下、その詳細を示すが、種類、濃度、またそのメカニズムは記載したものに限定されない。
還元型無電解スズめっき用のめっき液に含まれるスズ化合物は、スズの供給源となるものであれば特に制限されないが、スズの、無機酸塩、カルボン酸塩、アルカンスルホン酸塩、アルカノールスルホン酸塩、水酸化物及びメタスズ酸からなる群より選ばれる1種又は2種以上であることが好ましい。これらの水溶性のスズ化合物は、1種又は2種以上を混合して用いることができる。
なお、スズ化合物のスズの価数(酸化数)としては、2価又は4価のどちらでも使用可能である。析出速度が良好である観点からは、スズの価数は2価とすることができる。すなわち、第一スズ化合物が好ましい。
還元型無電解スズめっき液中のスズ化合物の含有量は特に限定はないが、当該めっき液全体に対して、金属スズとして、好ましくは0.5g/L〜100g/L、より好ましくは5g/L〜30g/L、さらに好ましくは7g/L〜15g/Lである。還元型無電解スズめっき液中の金属スズの含有量が0.5g/L以上であれば、スズ被膜の析出速度を実用的なレベルで早くすることが可能である。また、還元型無電解スズめっき液中の金属スズの含有量が100g/L以下であれば、スズ源としてのスズ化合物を容易に溶解することができる。
有機錯化剤としては特に限定はないが、有機ホスホン酸化合物のような酸化数が3価のリンを含有するホスホン酸化合物を適用できる。例えば、ニトリロトリメチレンホスホン酸、エチレンジアミンテトラメチレンホスホン酸、ジエチレントリアミンペンタメチレンホスホン酸、ヘキサメチレンジアミンテトラメチレンホスホン酸、ヘキサメチレントリアミンペンタメチレンホスホン酸等のアミノ基含有メチレンホスホン酸類;1−ヒドロキシエチリデン−1,1−ジホスホン酸等の水酸基含有ホスホン酸類;3−メトキシベンゼンホスホン酸等のベンゼンホスホン酸類;3−メチルベンジルホスホン酸、4−シアノベンジルホスホン酸等のベンジルホスホン酸類;それらのアルカリ金属塩;それらのアルカリ土類金属塩;それらのアンモニウム塩などが挙げられる。これらの中でも、水酸基含有ホスホン酸がより好ましい。有機錯化剤は、これらのうち1種又は2種以上を混合して用いることができる。
還元型無電解スズめっき液中の有機錯化剤の含有量は特に限定はないが、還元型無電解スズめっき液全体に対して、好ましくは1g/L〜500g/L、より好ましくは10g/L〜200g/L、さらに好ましくは50g/L〜150g/Lである。還元型無電解スズめっき液中の有機錯化剤の含有量が1g/L以上であれば、有機錯化剤は、錯化力が十分となるためめっき液を安定でき、錯化剤としての効果を十分に発揮することができる。また、500g/L以下であれば、有機錯化剤は、水に対し容易に溶解する。なお、有機錯化剤の含有量を500g/L以上としても、錯化剤としての更なる効果の上昇は見られないため、コスト的に不経済となる場合がある。
有機イオウ化合物としては、メルカブタン類及びスルフィド類からなる群より選ばれる有機イオウ化合物が挙げられる。「メルカブタン類」とは、分子中に、メルカプト基(−SH)を有する化合物である。「スルフィド類」とは、分子中に、スルフィド基(−S−)を有する化合物である。スルフィド類においてSに結合する基としては、例えば、アルキル基、アリール基、アセチル基(エタノイル基)等のアルカノイル基等が挙げられる。また、スルフィド類には、ジスルフィド、トリスルフィド等の「−S−」が複数個直接結合したポリスルフィドも含まれる。なお、メルカブタン類及びスルフィド類のいずれも、S原子の孤立電子対(Lone Pair)が活性であるため、UBM層70上(Niを含む被膜上)において、スズ析出のための触媒として作用することができる。その結果、UBM層70上へスズを安定的に析出することが可能となる。
還元型無電解スズめっき液中の有機イオウ化合物の含有量は特に限定はないが、還元型無電解スズめっき液全体に対して、好ましくは0.1ppm〜100000ppm、より好ましくは1ppm〜10000ppm、さらに好ましくは5ppm〜1000ppmである。還元型無電解スズめっき液中の有機イオウ化合物の含有量が0.1ppm以上であれば、十分な析出速度が確保できる。一方、100000ppm以下であれば、容易に水に溶解するため、安定しためっき液を得ることができる。
酸化防止剤は、価数(酸化数)が2価のスズが4価に酸化されることを防ぐことができるものであれば特に限定されない。例えば、含リン酸化合物(次亜リン酸化合物、亜リン酸化合物)、ヒドラジン誘導体、カテコール、ハイドロキノン、ピロガロール若しくはそれらの塩等が挙げられる。これらの中でも、含リン酸化合物が好ましく、亜リン酸化合物がより好ましい。
これらの酸化防止剤は1種又は2種以上を混合して用いることができる。なお、酸化防止剤を添加することで、上述したスズの酸化を防止するだけでなく、後述する3価チタンの過剰な酸化を抑えることもできる。これにより、安定しためっき液を得ることができ、UBM層70上(Niを含む被膜上)へスズを安定的に析出することが可能となる。
還元型無電解スズめっき液中の酸化防止剤の含有量は特に限定はないが、還元型無電解スズめっき液全体に対して、好ましくは0.1g/L〜100g/L、より好ましくは1g/L〜80g/Lである。還元型無電解スズめっき液中の酸化防止剤の含有量が0.1g/L以上であれば、酸化防止剤の効果を十分に確保することができる。一方、100g/L以下であれば、還元型無電解スズめっき液中においてスズが異常に析出することを抑制することができるため、浴安定性が良くなり、安定したスズめっきを行うことが可能である。
チタン化合物は、水溶性であり、還元剤として作用するものであれば特に限定されない。例えば、三塩化チタン、三ヨウ化チタン、三臭化チタン等のハロゲン化チタン;硫酸チタンなどが、めっき性能が高く、また入手が容易な傾向にある。チタンの価数(酸化数)としては3価が好ましい。これは、2価のチタン化合物は不安定であり、容易に酸化されて4価に変わってしまう場合があり、また、4価のチタン化合物は自身が酸化されないので電子の供給ができなくなってしまう場合があるためである。これらの水溶性のチタン化合物は、1種又は2種以上を混合して用いることができる。これらのうち、三塩化チタンは、めっき性能が高く、また入手が容易な傾向にある。
還元型無電解スズめっき液中のチタン化合物の含有量は特に限定はないが、還元型無電解スズめっき液全体に対して、金属チタンとして、好ましくは0.01g/L〜100g/L、より好ましくは0.1g/L〜20g/L、さらに好ましくは1g/L〜10g/Lである。還元型無電解スズめっき液中のチタン化合物の含有量が0.01g/L以上であれば、スズ被膜の析出速度を実用的な速さにすることが可能である。また、還元型無電解スズめっき液中のチタン化合物の含有量が100g/L以下であれば、スズが異常析出することを抑制することができるため、浴安定性が良くなり、安定したスズめっきを行うことが可能である。
なお、還元型無電解スズめっき液には、これらの成分以外に、必要に応じて、めっき液のpHを一定に保つための緩衝剤、価数(酸化数)が2価のスズイオンが4価に酸化されるのをさらに効果的に防ぐための酸化防止剤、スズめっき被膜のピンホール除去のため若しくはめっき液の泡切れを良好にするための界面活性剤、スズめっき被膜をより平滑にするための光沢剤等を、適宜含有させることができる。
還元型無電解スズめっきの際のめっき条件は、特に限定されるものではないが、温度条件は、40℃〜90℃とすることができ、好ましくは50℃〜80℃とすることができる。また、めっき時間は、30秒〜5時間とすることができ、好ましくは1分〜2時間とすることができる。
上記のようにしてスズめっき層80を形成した後には、前駆体基板12を、例えば窒素雰囲気中で高温処理(リフロー)することにより、スズめっき層80を溶融し、さらにこれを急冷して凝固させることで、ドーム状のバンプ85を形成する(図4(d)。このようにして、図2に示す構造を有する端子構造1を得ることができる。リフロー条件に特に制限はないが、雰囲気:酸素濃度が1000ppm以下、温度:235〜300℃、及び保持時間:5〜120秒間、であることが好ましい。なお、高温処理によって、バンプ85におけるUBM層70との境界に近い部分は、スズを主成分(50質量%以上)とする金属間化合物によって構成される場合がある。その場合は、このスズを主成分とする金属間化合物もバンプ85を構成する一部であるとみなすこととする。
[半導体素子]
上述したような構成を有する端子構造1は、半導体素子等に好適に適用することができる。例えば、半導体素子の場合、基材10としては、シリコン基板等の表面ないしは内部に半導体回路が形成されたものを適用することができる。また、外部電極20としては、半導体回路と電気的に接続されたものを適用することができる。このような半導体素子であれば、隣接するバンプ間隔を狭くすることができることから、半導体デバイスの微細化に対する要求に十分に対応することが可能である。
[モジュール基板]
また、上述したような構成を有する端子構造1は、半導体素子等を搭載するモジュール基板等にも好適に適用することができる。例えば、モジュール基板の場合、基材10としては、有機基板等の表面ないしは内部に配線回路が形成されたものを適用することができる。また、外部電極20としては、配線回路と電気的に接続されたものを適用することができる。このようなモジュール基板であれば、隣接するバンプ間隔を狭くすることができることから、電子デバイスの微細化に対する要求に十分に対応することが可能である。
以下、本発明の内容を実施例及び比較例を用いてより詳細に説明するが、本発明は以下の実施例に限定されるものではない。
[実施例1]
(基材の準備)
まず、図4(a)に示すような、外部電極20及び絶縁性被覆層30が形成された基材10(5×5mm、厚み0.6mm)を準備した。基材10の材質、外部電極20の材質及びピッチPe、絶縁性被覆層30の材質及び高さ(外部電極20表面からの高さ)、並びに、絶縁性被覆層30における開口35の直径L及び開口35間の距離Pは、それぞれ表1に示す通りとした。なお、開口は、互いに等間隔で10×10(個)となるように配置した。また、各構成の直径、高さや距離等は、いずれも走査型電子顕微鏡(SEM)等を用いて観察することで測定した。表1中、外部電極20の材質について、「Cu」とは、基材10上に予め設けられていた銅箔をエッチングすることにより形成したものを示し、「Al」とは、基材10上に直接Al−0.5質量%Cuをスパッタすることにより形成したものを示す。
(無電解ニッケルめっき)
次に、図4(b)に示すように、絶縁性被覆層30の開口35に露出した外部電極20の表面に対し、所定の前処理(脱脂、酸洗、活性化処理又はジンケート処理)を行った後、無電解ニッケルめっきを行い、絶縁性被覆層30の開口35内を充填するとともに、その上面が、絶縁性被覆層30における開口35の周縁部よりも低いUBM層70を形成した。このようにして形成したUBM層70の高さ(外部電極20の表面からの高さ)は、表1に示す通りであった。
なお、無電解ニッケルめっきは、公知の無電解ニッケル−リンめっき液(UBM中リン濃度:10質量%)を用いて行った。また、めっき条件は、温度条件を85℃とし、めっき時間は、所定のニッケルめっき層厚みが得られるように調整した。
(還元型無電解スズめっき)
次に、図4(c)に示すように、還元型無電解スズめっきを行い、UBM層70と絶縁性被覆層30の一部とが覆われるようにスズめっき層80を形成して、前駆体基板12を得た。このようにして形成されたスズめっき層80の高さ(外部電極20の表面からの高さ)は、表1に示す通りであった。
なお、還元型無電解スズめっき液の組成は、以下のとおりであった。また、めっき条件は、温度条件を60℃とし、めっき時間は、所定のスズめっき層高さが得られるように調整した。
スズ化合物(塩化第一スズ):10g/L(スズとして)
含リン有機錯化剤(水酸基含有ホスホン酸):100g/L
有機イオウ化合物(スルフィド基含有有機イオウ化合物):100ppm
酸化防止剤(亜リン酸化合物):40g/L
還元剤(三塩化チタン): 5g/L(チタンとして)
(リフロー)
上記のようにして得られた前駆体基板12を、窒素雰囲気中(酸素濃度500ppm)、250℃で30秒間保持して、スズめっき層80を溶融し、さらにこれを急冷して凝固させることで、図4(d)に示すようなドーム状のバンプ85を有する端子構造1(実施例1の端子構造)を備えるTEG基板を得た。リフローにより得られたバンプ85の高さ(外部電極20の表面からの高さ)、バンプ85を頂部側からみた場合の直径、及び、バンプ85中のTi含有量は、表1に示す通りであった。なお、バンプ85中のTi含有量は、得られた端子構造のバンプを酸で溶解、抽出し、その抽出液のICP発光分光分析を行い、Sn量に対するTi量を算出することにより測定した。
[実施例2〜8]
端子構造の各要素がそれぞれ表1に示すものとなるように変更したこと以外は、実施例1と同様にして、実施例2〜8の端子構造を備えるTEG基板を製造した。
[比較例1]
(基材の準備)
まず、実施例1と同様にして、外部電極及び絶縁性被覆層が形成された基材を準備した。基材の材質、外部電極の材質及びピッチPe、絶縁性被覆層の材質及び高さ(外部電極表面からの高さ)、並びに、絶縁性被覆層における開口の直径及び開口間の距離は、それぞれ表1に示す通りとした。
(電解ニッケルめっき)
次に、絶縁性被覆層の開口に露出した外部電極の表面及び絶縁性被覆層の表面に対し、スパッタリングにより厚さ0.1μmの銅層をシード層として形成した(図1(a)参照)。
次いで、全面を覆うようにドライフィルムを形成してから、フォトレジストによりドライフィルムのパターニングを行い、絶縁性被覆層の開口周辺のドライフィルムを除去した後、絶縁性被覆層の開口に露出した外部電極の表面及び絶縁性被覆層の開口の内壁全体及び表面の一部に対し、電解ニッケルめっきを行い、UBM層を形成した。このようにして形成したUBM層の高さ(外部電極の表面からの高さ)は、表1に示す通りであった。
なお、電解ニッケルめっきは、公知のスルファミン酸浴を用いて行った。また、めっき条件は、温度条件を50℃とし、めっき時間及びめっき電流値は、所定のニッケルめっき層厚みが得られるように調整した。
(電解はんだめっき)
次に、UBM層の表面に対して、電解はんだめっきを行い、はんだめっき層を形成した(図1(b)参照)。このとき、はんだめっき層はUBM層の上面にのみ形成されていた。このようにして形成したスズめっき層の高さ(外部電極の表面からの高さ)は、表1に示す通りであった。
なお、電解はんだめっきは、公知のアルカノールスルホン酸浴(Cu含有量:0.5質量%)を用いて行った。また、めっき条件は、温度条件を50℃とし、めっき時間及びめっき電流値は、所定のはんだめっき層厚みが得られるように調整した。
その後、ドライフィルムの剥離及び不要なシード層の除去を行い、前駆体基板を得た(図1(c)参照)。
(リフロー)
上記のようにして得られた前駆体基板に対し、窒素雰囲気中(酸素濃度500ppm)、250℃で30秒間保持して、スズめっき層を溶融し、さらにこれを急冷して凝固させることで、ドーム状のバンプを有する端子構造を備えるTEG基板を得た(図1(d)参照)。リフローにより得られたバンプの高さ(外部電極20の表面からの高さ)、バンプを頂部側からみた場合の直径、及び、バンプ中のTi含有量は、表1に示す通りであった。
[比較例2〜5]
端子構造の各要素がそれぞれ表1に示すものとなるように変更したこと以外は、比較例1と同様にして、比較例3〜5の端子構造を備えるTEG基板を製造した。
[特性評価]
(バンプ形成性の評価)
各実施例及び比較例で得られた端子構造について、目視により、以下のようにしてバンプ形成性の評価を行った。具体的には、隣接するバンプ同士が独立して形成されておりショートしていなかったものをOK、隣接するバンプ同士が一対でもショートしていたものをNGとし、得られた結果を表1に示した。なお、比較例3、5についてはショートが確認されたため、上述したバンプの高さ、バンプの直径、及び、バンプ中のTi含有量についての計測は行わなかった。
(バンプ強度の評価)
各実施例及び比較例で得られた端子構造について、以下のようにしてバンプ強度の評価を行った。具体的には、まず、二枚一対のTEG基板のバンプ(10×10個)を、フリップチップ実装機によりFace to Faceで接合することで、バンプ強度試験試料を作製した。そして、このバンプ強度試験試料における一方のTEG基板の背面を固定し、他方のTEG基板を横方向にせん断するように負荷を掛けた際の、端子構造における破壊モード(破断位置)を評価した。バンプ内での破壊モードのみ観察されたものを、バンプ強度に優れるとしてAと評価し、不良モードとされるUBM層界面での破壊モードが確認されたものを、バンプ強度に劣るとしてBと評価した。なお、隣接するバンプ同士がショートしていた比較例3、5については、バンプ強度評価を行わなかった。結果を表1に示す。
Figure 2014044983

表1に示すように、実施例1〜8の端子構造においては、バンプ85の直径が絶縁性被覆層30の開口35の直径と等しかった。このような端子構造においては、バンプ85は、開口35内の領域に形成され、且つ、開口35の周方向の全体にわたって、開口35の内壁と、バンプ85の端部と、UBM層70とが接する部分が形成される。そして、このような構造を含む実施例1〜8の端子構造によれば、バンプ形成性及びバンプ強度の両方について良好な結果が得られることが確認された。
他方、比較例1〜5の端子構造は、バンプの直径が絶縁性被覆層の開口の直径よりも大きく、バンプが開口の領域内に形成されていなかったほか、バンプがTiを含まないものであった。このような比較例1〜5の端子構造では、バンプ形成性及びバンプ強度のいずれかが不十分な結果となった。なお、バンプ強度の評価を行った比較例1、2、4について、破断位置を詳細に観察したところ、いずれも開口部外に露出したUBM層とシード層の界面が破壊基点となっていることが確認された。
10…基材、12…前駆体基板、20…外部電極、30…絶縁性被覆層、35…開口、40…シード層、50,70…UBM層、60,80…スズめっき層、65,85…バンプ、100…ドライフィルム。

Claims (4)

  1. 基材と、
    前記基材上に形成された電極と、
    前記基材上及び前記電極上に形成され、前記電極の少なくとも一部を露出させる開口を有する絶縁性被覆層と、
    前記電極上の前記開口内の領域に、上面が前記絶縁性被覆層における前記開口の周縁部よりも低い位置となるように形成された、Niを含むアンダーバンプ金属層と、
    前記アンダーバンプ金属層上の前記開口内の領域に形成された、Sn及びTiを含むドーム状のバンプと、を備え、
    前記アンダーバンプ金属層と前記バンプとの境界の端部と、前記絶縁性被覆層における前記開口部分の内壁と、が接している、
    端子構造。
  2. 前記内壁の周方向の全体にわたって、前記アンダーバンプ金属層と前記バンプとの境界の端部と、前記内壁と、が接している、請求項1記載の端子構造。
  3. 請求項1又は2記載の端子構造を備える半導体素子。
  4. 請求項1又は2記載の端子構造を備えるモジュール基板。
JP2012184990A 2012-08-24 2012-08-24 端子構造、並びにこれを備える半導体素子及びモジュール基板 Active JP6155571B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012184990A JP6155571B2 (ja) 2012-08-24 2012-08-24 端子構造、並びにこれを備える半導体素子及びモジュール基板
KR1020130087805A KR20140026250A (ko) 2012-08-24 2013-07-25 단자 구조, 및 이것을 구비하는 반도체 소자 및 모듈 기판
US13/960,330 US9257402B2 (en) 2012-08-24 2013-08-06 Terminal structure, and semiconductor element and module substrate comprising the same
TW102128365A TWI479628B (zh) 2012-08-24 2013-08-07 Terminal construction and its semiconductor components and module substrate
DE102013108986.0A DE102013108986B4 (de) 2012-08-24 2013-08-20 Anschlussstruktur sowie Halbleiterelement und Modulsubstrat mit einer solchen Anschlussstruktur

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012184990A JP6155571B2 (ja) 2012-08-24 2012-08-24 端子構造、並びにこれを備える半導体素子及びモジュール基板

Publications (2)

Publication Number Publication Date
JP2014044983A true JP2014044983A (ja) 2014-03-13
JP6155571B2 JP6155571B2 (ja) 2017-07-05

Family

ID=50069718

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012184990A Active JP6155571B2 (ja) 2012-08-24 2012-08-24 端子構造、並びにこれを備える半導体素子及びモジュール基板

Country Status (5)

Country Link
US (1) US9257402B2 (ja)
JP (1) JP6155571B2 (ja)
KR (1) KR20140026250A (ja)
DE (1) DE102013108986B4 (ja)
TW (1) TWI479628B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
KR20210050951A (ko) 2019-10-29 2021-05-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20210121336A (ko) 2020-03-26 2021-10-08 삼성전자주식회사 반도체 패키지
CN116403989B (zh) * 2023-06-08 2023-09-15 深圳和美精艺半导体科技股份有限公司 Ic基板、制备方法及应用其的电子封装件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002248596A (ja) * 2001-02-27 2002-09-03 Toshiba Tungaloy Co Ltd 耐酸化性に優れる鉛レス半田ボール
JP2010067711A (ja) * 2008-09-09 2010-03-25 Panasonic Corp 半導体装置及びその製造方法
US20110317385A1 (en) * 2010-06-24 2011-12-29 Maxim Integrated Products, Inc. Wafer level package (wlp) device having bump assemblies including a barrier metal
JP2014044985A (ja) * 2012-08-24 2014-03-13 Tdk Corp 端子構造、並びにこれを備える半導体素子及びモジュール基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205099A (en) 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
JP2763020B2 (ja) 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
JPH09129647A (ja) 1995-10-27 1997-05-16 Toshiba Corp 半導体素子
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
JP2001085456A (ja) 1999-09-10 2001-03-30 Seiko Epson Corp バンプ形成方法
US6348399B1 (en) 2000-07-06 2002-02-19 Advanced Semiconductor Engineering, Inc. Method of making chip scale package
JP3682227B2 (ja) 2000-12-27 2005-08-10 株式会社東芝 電極の形成方法
JP4656275B2 (ja) 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
JP2002299366A (ja) 2001-04-02 2002-10-11 Hitachi Ltd 半導体装置およびその製造方法
US6413851B1 (en) 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
TWI239578B (en) 2002-02-21 2005-09-11 Advanced Semiconductor Eng Manufacturing process of bump
KR100510543B1 (ko) * 2003-08-21 2005-08-26 삼성전자주식회사 표면 결함이 제거된 범프 형성 방법
JP4327656B2 (ja) 2004-05-20 2009-09-09 Necエレクトロニクス株式会社 半導体装置
JP4267549B2 (ja) 2004-09-22 2009-05-27 株式会社フジクラ 半導体装置およびその製造方法ならびに電子機器
JP2007227874A (ja) * 2006-01-30 2007-09-06 Fujitsu Ltd 薄膜キャパシタ及びその製造方法
TWI296843B (en) * 2006-04-19 2008-05-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
JP5099644B2 (ja) 2006-05-29 2012-12-19 日本電気株式会社 電子部品、半導体パッケージ及び電子機器
JP4980709B2 (ja) 2006-12-25 2012-07-18 ローム株式会社 半導体装置
TWI331797B (en) 2007-04-18 2010-10-11 Unimicron Technology Corp Surface structure of a packaging substrate and a fabricating method thereof
EP2377376B1 (en) 2008-10-21 2019-08-07 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
US8493746B2 (en) 2009-02-12 2013-07-23 International Business Machines Corporation Additives for grain fragmentation in Pb-free Sn-based solder
JP5542470B2 (ja) 2009-02-20 2014-07-09 パナソニック株式会社 はんだバンプ、半導体チップ、半導体チップの製造方法、導電接続構造体、および導電接続構造体の製造方法
JP2010267641A (ja) 2009-05-12 2010-11-25 Panasonic Corp 半導体装置
KR20110139983A (ko) 2010-06-24 2011-12-30 삼성전자주식회사 반도체 패키지
JP2012104807A (ja) * 2010-10-12 2012-05-31 Yaskawa Electric Corp 電子装置及び電子部品

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002248596A (ja) * 2001-02-27 2002-09-03 Toshiba Tungaloy Co Ltd 耐酸化性に優れる鉛レス半田ボール
JP2010067711A (ja) * 2008-09-09 2010-03-25 Panasonic Corp 半導体装置及びその製造方法
US20110317385A1 (en) * 2010-06-24 2011-12-29 Maxim Integrated Products, Inc. Wafer level package (wlp) device having bump assemblies including a barrier metal
JP2014044985A (ja) * 2012-08-24 2014-03-13 Tdk Corp 端子構造、並びにこれを備える半導体素子及びモジュール基板

Also Published As

Publication number Publication date
US9257402B2 (en) 2016-02-09
JP6155571B2 (ja) 2017-07-05
KR20140026250A (ko) 2014-03-05
TWI479628B (zh) 2015-04-01
TW201413902A (zh) 2014-04-01
DE102013108986A1 (de) 2014-02-27
DE102013108986B4 (de) 2019-07-25
US20140054770A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
JP6015239B2 (ja) 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6155571B2 (ja) 端子構造、並びにこれを備える半導体素子及びモジュール基板
US8497200B2 (en) Method to form solder alloy deposits on substrates
US8901735B2 (en) Connector design for packaging integrated circuits
US9391036B2 (en) Semiconductor device and manufacturing method thereof
JP6015240B2 (ja) 端子構造及び半導体素子
JP6326723B2 (ja) 端子構造及び半導体素子
US20050253263A1 (en) Wiring substrate and process for manufacturing the same
JP2007031826A (ja) 接続用端子、およびこれを有する半導体搭載用基板
KR20040011628A (ko) 전기도금법에 의한 반도체 소자의 플립칩 접속용 ubm의형성방법
JP2015090976A (ja) 半導体構造およびその製造方法
JP2015195382A (ja) 半導体構造およびその製造方法
CN103290440B (zh) 金凸点形成用非氰系电解镀金浴及金凸点形成方法
US20220148973A1 (en) Through electrode substrate, electronic unit, method for manufacturing through electrode substrate, and method for manufacturing electronic unit
JP6702108B2 (ja) 端子構造、半導体装置、電子装置及び端子の形成方法
JP5846252B2 (ja) 電子部品内蔵基板
JP2019062062A (ja) 配線基板、電子装置、及び、配線基板の製造方法
KR20150040577A (ko) 패키지 기판
JP2004193211A (ja) 電子部品およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160524

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170202

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170522

R150 Certificate of patent or registration of utility model

Ref document number: 6155571

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250