KR100510543B1 - 표면 결함이 제거된 범프 형성 방법 - Google Patents

표면 결함이 제거된 범프 형성 방법 Download PDF

Info

Publication number
KR100510543B1
KR100510543B1 KR10-2003-0058003A KR20030058003A KR100510543B1 KR 100510543 B1 KR100510543 B1 KR 100510543B1 KR 20030058003 A KR20030058003 A KR 20030058003A KR 100510543 B1 KR100510543 B1 KR 100510543B1
Authority
KR
South Korea
Prior art keywords
photoresist pattern
layer
ubm
opening
forming
Prior art date
Application number
KR10-2003-0058003A
Other languages
English (en)
Other versions
KR20050020236A (ko
Inventor
정세영
최진학
김남석
이강욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0058003A priority Critical patent/KR100510543B1/ko
Priority to US10/922,172 priority patent/US7132358B2/en
Publication of KR20050020236A publication Critical patent/KR20050020236A/ko
Application granted granted Critical
Publication of KR100510543B1 publication Critical patent/KR100510543B1/ko
Priority to US11/529,377 priority patent/US7553751B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

표면 결함이 제거된 범프 형성 방법을 제공한다. 본 발명에 따른 범프 형성 방법에서는, 패드가 형성된 반도체 웨이퍼 상면에 패드 상면을 노출시키는 개구부를 가지는 제1 포토레지스트 패턴을 형성한 다음, 그 결과물 위로 UBM(Under Bump Metallurgy) 금속을 증착하여, 개구부 안에서 패드의 상면에 접하는 제1 UBM층과 제1 포토레지스트 패턴 위에 위치하는 제2 UBM층을 형성한다. 이어서, 제2 UBM층은 덮고 제1 UBM층은 노출시키도록 제2 포토레지스트 패턴을 형성한다. 개구부 안에 솔더층을 매립하여 솔더 범프를 형성한 후, 스트리퍼(stripper)를 적용하여 제2 포토레지스트 패턴과 제1 포토레지스트 패턴을 제거하면서 리프트-오프(lift-off) 방식으로 제2 UBM층도 제거한다.

Description

표면 결함이 제거된 범프 형성 방법{Method for forming bump without surface defect}
본 발명은 반도체 제품의 플립 칩 접속에 사용되는 플립 칩 솔더 범프를 형성하는 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 표면 결함과 범프 표면 결함 없이 범프를 형성하는 방법에 관한 것이다.
일반적으로 캐리어에 칩을 접속하는 방법에는 세 가지 유형, 즉 와이어 본딩법, 자동 테이프 본딩(tape automated bonding : TAB)법, 그리고 플립 칩 접속법이 있다. TAB법과 플립 칩 접속법은 캐리어에 칩을 전기적으로 연결하기 위하여 웨이퍼 혹은 캐리어에 솔더 범프들이 형성될 것을 요구한다.
플립 칩 솔더 범핑 공정에서 스퍼터링에 의한 UBM(Under Bump Metallurgy)층 형성 및 전기 도금법(electroplating)을 이용한 솔더 범프 형성은 현재 가장 널리 사용되고 있는 방법 중의 하나이다. 이와 같은 방법을 적용하여 범프가 형성된 웨이퍼를 제조할 경우, 전기 도금법에 의한 범프 형성 후의 포토레지스트 패턴 스트립(strip) 및 UBM층의 식각 공정이 필수적으로 요구된다.
이를 도 1 내지 도 4를 참조하여 간단히 살펴보면, 먼저 종래의 솔더 범프 형성 공정에서는 도 1에 나타낸 바와 같이, 패시베이션막(5)으로 피복되되 패드(3)가 오픈된 웨이퍼(1)에 폴리이미드(polyimide)(7)를 도포하여 패드(3) 오픈 부위가 노출되도록 패터닝한다.
다음, 도 2에서와 같이 도 1의 결과물 상면에 스퍼터링으로 UBM층(9)을 형성한다. 그런 다음, UBM층(9) 위에 패드(3)와 대응되는 위치에 개구부(10)를 가진 포토레지스트 패턴(11)을 형성한다.
도 3을 참조하면, 전기 도금을 실시하여 개구부(10) 안을 솔더층으로 채워 범프(13)를 형성한 후, 도 4에서와 같이 포토레지스트 패턴(11)을 스트립으로 제거하고, 범프(13) 아래에만 UBM층(9a)이 남아 있도록 UBM층(9) 식각 공정을 진행한다.
UBM층(9) 식각 공정에서는 질산, 황산 및 불산 등의 강산을 함유한 화학적 식각액을 사용하는데, 이로 인해 다양한 결함이 발생되어 문제가 된다. 먼저, 웨이퍼 표면에 UBM 찌꺼기(residue)가 남아서 생기는 웨이퍼 표면 결함을 일으킬 수 있다. UBM 찌꺼기(15)는 도 5에 나타낸 바와 같이 범프(13)와 범프(13) 사이에 전기적 쇼트(electrical short)를 유발할 수 있다. UBM층 식각액에 의해 솔더 범프 표면이 어택(attack)을 받아 범프 표면에 PbO 결정 등의 산화물이 형성되는 등 범프 표면 결함이 발생되면 PCB(printed circuit board) 부착시 접착력 저하를 초래할 수 있다. 또한 범프 표면의 산화물은 범프 리플로우(reflow) 후 웨이퍼 표면에 솔더 찌꺼기로 잔류하여 표면 결함을 유발한다.
이러한 결함의 직접적인 원인은 UBM층을 식각하기 위해 사용하는 식각액이며, 이로 인한 범프 품질 저하 및 수율 감소를 막기 위해 공정 개선이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 UBM 찌꺼기, 범프 표면 어택, 솔더 찌꺼기 등으로 인해 범프 품질이 저하되고 수율이 감소되는 것을 해결할 수 있는 범프 형성 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 범프 형성 방법에서는, 결함의 직접적인 원인인 UBM층 식각액을 사용하지 않고 UBM층을 제거하거나, UBM층 식각액을 사용하더라도 솔더 범프가 UBM층 식각액에 노출되지 않도록 한 상태에서 UBM층을 제거하는 것을 특징으로 한다.
본 발명에 따른 범프 형성 방법의 실시예에서는, 패드가 형성된 반도체 웨이퍼 상면에 상기 패드 상면 일부를 노출시키는 패시베이션막을 형성한다. 상기 웨이퍼 상에 상기 패드 상면을 노출시키는 개구부를 가지는 제1 포토레지스트 패턴을 형성한 다음, 상기 제1 포토레지스트 패턴이 형성된 결과물 위로 UBM 금속을 증착하여, 상기 개구부 안에서 상기 패드의 상면에 접하는 제1 UBM층과 상기 제1 포토레지스트 패턴 위에 위치하는 제2 UBM층을 형성한다. 이어서, 상기 제2 UBM층은 덮고 상기 제1 UBM층은 노출시키도록 상기 개구부를 연장시키는 제2 포토레지스트 패턴을 형성한다. 상기 개구부 안에 솔더층을 매립하여 솔더 범프를 형성한 후, 스트리퍼(stripper)를 적용하여 상기 제2 포토레지스트 패턴과 상기 제1 포토레지스트 패턴을 제거하면서 리프트-오프(lift-off) 방식으로 상기 제2 UBM층도 제거한다.
여기서, 상기 스트리퍼가 상기 제1 포토레지스트 패턴으로 침투하여 리프트-오프 과정이 원활하게 실시될 수 있도록, 상기 제2 UBM층을 오픈시켜 그 하부의 상기 제1 포토레지스트 패턴이 노출되도록 하는 것이 좋다. 이를 위해서, 레이저 커팅(laser cutting), 쏘잉(sawing)과 같은 기계적인 스크라이빙(scribing) 또는 별도의 포토리소그라피 공정을 추가할 수 있다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 범프 형성 방법에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 본 발명은 반도체 칩을 만드는 재료(즉, 실리콘 웨이퍼)에서 적용될 수도 있고, 반도체 칩을 부착하는 캐리어(실리콘 웨이퍼, 알루미나 판 등의 기판)에서 적용될 수도 있다. 즉, 칩과 캐리어를 접합시킨다고 볼 때, 그 중간에 개재되는 솔더 범프는 칩에 형성시켜도 되고, 캐리어에 형성시켜도 되는 것이다. 후술하는 실시예에서는 실리콘 웨이퍼에 솔더 범프를 형성하는 경우로 한정하여 설명하지만 본 발명이 속하는 기술 분야에서 숙련된 자들은 캐리어에도 형성할 수 있음을 알 수 있을 것이다.
도 6 내지 도 11은 본 발명의 제1 실시예에 따른 범프 형성 방법을 공정 순서별로 도시한 단면도들이다.
먼저 도 6에 도시한 바와 같이, 반도체 웨이퍼(100)에 형성된 패드(105)가 오픈되도록, 웨이퍼(100) 상에 폴리이미드와 같은 패시베이션막(110)을 스핀 코팅(spin coating)으로 도포한 다음, 패드(105) 부위가 노출되도록 패터닝한다. 여기서, 패시베이션막(110)은 폴리에테르이미드 또는 에폭시, 실리콘 수지로 형성하여도 된다. 그리고, 웨이퍼(100)는 실리콘 질화막이나 실리콘 산화막으로 이루어진 패시베이션막으로 피복되어 제조 공정이 마쳐지는 것이 일반적이므로, 웨이퍼(100)와 패시베이션막(110) 사이에는 실리콘 질화막이나 실리콘 산화막으로 이루어진 패시베이션막이 더 형성되어 있을 수 있다. 패드(105)는 일반적으로 Al 또는 Cu 재질이다.
다음, 패드(105)와 패시베이션막(110) 위에 포토레지스트를 도포한 후 마스크를 사용하여 노광하고 현상함으로써, 패드(105)와 대응되는 위치에 개구부(113)를 가진 제1 포토레지스트 패턴(115)을 형성한다. 제1 포토레지스트 패턴(115)은 패드(105)와, 패드(105) 주변의 패시베이션막(110) 부분을 노출시킨다. 이러한 제1 포토레지스트 패턴(115)은 후속 공정에서 범프를 형성할 개구부(113)를 가질 뿐만 아니라, 후속 공정에서 UBM층을 리프트-오프 방식으로 제거하는 데에도 사용된다. 따라서, 전형적으로 0.5-1㎛ 두께를 가지는 UBM층의 리프트-오프를 보장하기 위해서, 제1 포토레지스트 패턴(115)은 UBM층보다 더 두꺼워야 한다.
다음에 도 7에서와 같이, 스퍼터링을 실시하여 개구부(113) 안팎으로 UBM층(120a, 120b)을 형성한다. 개구부(113) 안에 제1 포토레지스트 패턴(115)의 측벽, 패시베이션막(110)의 상면과 측면, 그리고 패드(105) 상면에 접하여 형성되는 제1 UBM층(120a)이 실제 범프 형성에 이용된다. 제1 포토레지스트 패턴(115) 상면에 형성되는 제2 UBM층(120b)은 후속 공정에서 리프트-오프 방식으로 제거한다.
UBM층(120a, 120b)은 패드(105)와 후속 공정에서 형성하는 솔더 범프의 접착성을 높이기 위해 형성하는 것이므로, 솔더 범프와 패드(105)의 재질을 고려하여 적당한 물질로 형성한다. 예를 들어, 솔더 범프의 조성이 Pb-Sn, 혹은 In, Ag, 혹은 Bi 등을 첨가한 Pb-Sn 계열이라고 하면, Al 또는 Cu로 이루어진 패드(105)와의 접착성이 좋도록, Cr과 Cu의 화합물층으로 형성하는 것이 좋다. Cr과 Cu의 화합물층으로 형성하는 경우에는 Cr로부터 Cu 조성으로 차츰 옮겨가게 형성하는 것이 바람직하다. 대안으로, 이 층은 Ti-Pd-Au, Ti-Ni-Au 또는 기타 적절한 물질층일 수 있다. 두께는 0.5-1㎛ 정도로 형성하는 것이 일반적이다. 솔더 범프의 재질은 현 추세에 따라 Pb를 포함하지 않는 물질 계열일 수도 있다.
다음, UBM층(120a, 120b) 위로 포토레지스트를 한번 더 도포한 후 도 6에서 사용한 마스크와 동일한 마스크를 사용하여 노광 및 현상한다. 그러면, 도 8에서와 같이 개구부(113) 안에 형성된 제1 UBM층(120a)을 드러나게 하는 제2 포토레지스트 패턴(125)이 형성된다. 동일한 마스크를 사용하여 형성하므로, 제2 포토레지스트 패턴(125)의 측벽은 제1 포토레지스트 패턴(115)의 측벽과 나란하게 형성된다. 즉, 제2 포토레지스트 패턴(125)은 개구부(113)와 정렬되는 동일한 크기의 개구부를 가지도록 형성된다. 일부러 다른 마스크를 사용할 필요는 없지만, 혹여 다른 마스크를 사용하는 경우에는 제2 포토레지스트 패턴(125)의 측벽이 제1 포토레지스트 패턴(115)의 개구부(113) 안쪽까지 들어오게 형성하여도 된다. 어느 경우이든, 제2 포토레지스트 패턴(125)은 개구부(113)를 연장시키는 개구부를 갖도록 형성한다고 말할 수 있다. 그리고, 제2 포토레지스트 패턴(125)은 제1 UBM층(120a)은 노출시키되 제2 UBM층(120b)은 노출시키지 않도록 형성한다.
도 9를 참조하면, 레이저를 이용하여 제2 포토레지스트 패턴(125), 제2 UBM층(120b) 및 제1 포토레지스트 패턴(115)을 커팅(cutting)함으로써 제2 UBM층(120b)을 오픈시키는 그루브(127)를 형성한다. 이 그루브(127)는 후속 공정에서 포토레지스트 패턴들(125, 115)을 스트리퍼로 제거할 때 스트리퍼가 제2 UBM층(120b) 아래의 제1 포토레지스트 패턴(115)에까지 침투, 작용하여 제2 UBM층(120b)이 떨어져 나가는 것을 원활하게 해주기 위해 형성한다. 이 때 레이저뿐만 아니라 기계적인 도구나 장치, 예컨대 쏘(saw)를 이용한 스크라이빙(scribing)을 통해 제2 UBM층(120b)의 오픈을 위한 그루브(127)를 형성할 수도 있다. 대안으로, 별도의 포토리소그라피를 이용한 식각을 생각할 수 있다. 그루브(127)의 깊이는 제2 포토레지스트 패턴(125)이 그루브(127) 안에 노출될 수 있는 정도이면 충분하다.
한편 도 9에 도시한 것과 같이, 그루브(127)는 개구부(113) 주위에 고립된 형태로 형성할 수 있다. 그러나, 제1 포토레지스트 패턴(115)에 스트리퍼가 골고루 침투하도록 하기 위해서는, 그루브를 개구부(113) 주위에 연속적인 형태로 형성하는 것이 바람직하다.
다음으로, 도 10에서와 같이 솔더층을 전기 도금하여 제1 UBM층(120a) 위로 개구부(113)를 채우는 솔더 범프(130)를 형성한다. 솔더층은 전술한 바와 같이, Pb-Sn 계열일 수도 있고 Pb를 포함하지 않는 물질 계열일 수도 있다. 예를 들어, Sn, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu와 같은 Sn 계열 또는 Au, Ni, Cu와 같은 금속, 또는 In을 기반으로 하여 Bi, Sn, Sb, Zr 또는 Ag가 첨가된 In 계열일 수 있다.
그런 다음, 아세톤 등과 같은 유기 용매를 포함하는 스트리퍼를 적용하여 제2 포토레지스트 패턴(125) 및 제1 포토레지스트 패턴(115)을 용해하여 제거하는데, 이 때 그루브(127)를 통해 스트리퍼가 침투되어 제1 포토레지스트 패턴(115)이 보다 원활하게 용해될 수 있으므로, 제2 UBM층(120b)도 리프트-오프 작용으로 원활하게 제거된다. 따라서, 종래 방법에서와 같이 식각액을 사용하여 UBM층을 식각하지 않더라도, 도 11에서와 같이 솔더 범프(130) 하부에만 제1 UBM층(120a)을 남길 수 있다. 도 11은 리프트-오프 후의 구조물을 도시한 것이다. 후속 공정에서 범프 리플로우(reflow)를 실시하여 범프(130)를 큐어링하고 볼 형상으로 만들 수 있다.
본 발명의 실시예에 따르면, 질산, 황산 및 불산 등의 강산을 함유한 화학적 식각액을 사용하지 않아도 되므로, 솔더 범프가 식각액에 의한 어택을 받지 않으므로 범프 표면 결함이 방지된다. 따라서, 솔더 찌꺼기 등의 문제가 생기지 않는다. 그리고, 리프트-오프 방식에 의해 범프 이외 영역의 UBM층이 일괄적으로 제거되므로 UBM 찌꺼기 발생이 거의 없다. 따라서, UBM 찌꺼기로 인한 웨이퍼 표면 결함이 감소된다. 이와 같이, UMB층을 식각하는 대신 본 발명에 따른 리프트-오프 방식으로 제거하면, UBM 찌꺼기, 범프 표면 어택, 솔더 찌꺼기 등으로 인해 범프 품질이 저하되고 수율이 감소되던 문제를 해결할 수 있다.
도 12 내지 도 18은 본 발명의 제2 실시예에 따른 범프 형성 방법을 공정 순서별로 도시한 단면도들이다.
제1 포토레지스트 패턴을 형성한 다음 UBM층을 형성하는 단계까지는 상기 제1 실시예와 동일하다. 즉, 도 12에 도시한 바와 같이, 웨이퍼(200)의 패드(205)가 오픈되도록, 웨이퍼(200) 상에 폴리이미드(210)와 같은 패시베이션막을 도포한 다음, 패드(205) 부위가 노출되도록 패터닝한다. 다음, 포토레지스트를 도포한 후 노광 및 현상 공정을 거쳐, 패드(205)와 대응되는 위치에 개구부(213)를 가진 제1 포토레지스트 패턴(215)을 형성한다.
다음 도 13에서와 같이 전기 도금을 실시하여 개구부(213) 안팎으로 UBM층(220a, 220b)을 형성한다. 그 밖에 여기서 설명하지 않은 사항은 상기 제1 실시예의 사항을 그대로 원용할 수 있다.
다음에, 도 14를 참조하여 UBM층(220a, 220b) 위로 스핀 코팅으로 포토레지스트층(225)을 도포한다. 그러면 개구부(213) 안이 모두 메워진다. 다음에, 제2 UBM층(220b) 오픈을 위해 별도의 노광 및 현상 공정을 진행하여 오프닝(226)을 형성한다.
도 15는 오프닝(226)을 통해 제2 UBM층(220b)을 식각하여, 하부의 제1 포토레지스트 패턴(215)을 노출시키는 그루브(227)를 형성한 상태를 도시한다. 제2 UBM층(220b)의 식각에는 종래의 강산을 함유한 식각액을 사용할 수 있으나, 솔더 범프를 형성하기 전에 사용하는 것이고, 제2 UBM층(220b) 전체가 아닌 일부, 즉 하부의 제1 포토레지스트 패턴(215)을 일부 노출시킬 수 있을 정도로만 식각하는 것에 불과하므로 종래와 같은 웨이퍼 표면 결함이나 솔더 범프 표면 결함이 발생할 염려는 없다.
도 15에 도시한 것과 같이, 그루브(227)는 개구부(213) 주위에 고립된 형태로 형성할 수 있다. 그러나, 후속 공정에서 스트리퍼가 제1 포토레지스트 패턴(215)에 골고루 침투하도록 하기 위해서는, 그루브를 개구부(213) 주위에 연속적인 형태로 형성하는 것이 바람직하다. 오프닝(226)의 형태를 적절히 조절함으로써 원하는 형태의 그루브를 형성할 수 있다.
도 16을 참조하면, 포토레지스트층(225)에 대한 노광 및 현상을 한번 더 실시하여 개구부(213)를 연장시키는 제2 포토레지스트 패턴(225a)을 형성한다. 이렇게 하면 제1 UBM층(220a)이 드러나게 된다.
다음, 도 17에서와 같이 솔더층을 도금하여 개구부(213)를 채워 솔더 범프(230)를 형성한다. 스트리퍼를 적용하여 제2 포토레지스트 패턴(225a) 및 제1 포토레지스트 패턴(215)을 용해하는데, 이 때 그루브(227)를 통해 제1 포토레지스트 패턴(215) 쪽으로도 스트리퍼가 원활하게 전파되어 제2 UBM층(220b)도 함께 제거된다. 따라서, 종래 방법에서와 같이 식각액을 사용하여 UBM층을 식각하지 않더라도, 도 18에서와 같이 솔더 범프(230) 하부에만 제1 UBM층(220a)을 남길 수 있다. 후속 공정에서 범프 리플로우를 실시하여 범프(230)를 큐어링하고 볼 형상으로 만들 수 있다.
상기 실시예에 따르면, 질산, 황산 및 불산 등의 강산을 함유한 화학적 식각액을 사용하더라도 솔더 범프가 형성되기 전에, UBM층의 일부를 식각하는 데에 사용한다. 솔더 범프가 식각액에 노출되는 일이 없으므로, 범프 표면 결함이 방지된다. 대부분의 UBM층은 리프트-오프 공정에서 일괄적으로 제거한다. 따라서, UBM 찌꺼기 발생도 거의 없다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 질산, 황산 및 불산 등의 강산을 함유한 화학적 식각액을 사용하지 않아도 범프의 하부에만 UBM층을 남겨둘 수 있고, UBM층 식각액을 사용하더라도 솔더 범프를 형성하기 전에 잠깐 사용하는 것이기에 솔더 범프가 식각액에 의한 어택을 받지 않는다. 따라서, UBM층 식각액에 의한 범프 표면 결함이 방지된다.
그리고, 리프트-오프 방식에 의해 범프 이외 영역의 UBM층이 일괄적으로 제거되므로 UBM 찌꺼기 발생이 거의 없다. 따라서, UBM 찌꺼기로 인한 웨이퍼 표면 결함, 전기적 쇼트 등의 문제가 감소된다.
이와 같이, 웨이퍼 표면 결함, 범프 표면 결함 등이 감소되므로, 우수한 품질의 범프를 형성할 수 있고 칩의 신뢰성이 증가되며 수율이 증가된다.
또한, 종래에는 UBM층이 서로 다른 두 층 이상의 금속층으로 이루어진 경우에는 이를 식각하기 위해서는 적어도 두 단계의 식각이 이루어져야 하지만, 본 발명에서는 한 번의 리프트-오프 공정으로 일괄적으로 제거한다. 따라서, 공정이 간단해지고 제조비용이 절감된다.
도 1 내지 도 4는 종래 솔더 범프의 제조방법을 공정 순서별로 도시한 단면도들이다.
도 5는 종래 범프 제조방법에 의한 웨이퍼 표면 결함을 촬영한 사진이다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 범프 형성 방법을 공정 순서별로 도시한 단면도들이다.
도 12 내지 도 18은 본 발명의 다른 실시예에 따른 범프 형성 방법을 공정 순서별로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200...웨이퍼 105, 205...패드
110, 210...패시베이션막 113, 213...개구부
115, 215...제1 포토레지스트 패턴 120a, 220a...제1 UBM층
120b, 220b...제2 UBM층 125, 225a...제2 포토레지스트 패턴
127, 227...그루브 130, 230...솔더 범프

Claims (17)

  1. 패드가 형성된 반도체 웨이퍼 상면에 상기 패드 상면을 노출시키는 개구부를 가지는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴이 형성된 결과물 위로 UBM(Under Bump Metallurgy) 금속을 증착하여, 상기 개구부 안에서 상기 패드의 상면에 접하는 제1 UBM층과 상기 제1 포토레지스트 패턴 위에 위치하는 제2 UBM층을 형성하는 단계;
    상기 제2 UBM층은 덮고 상기 제1 UBM층은 노출시키도록 제2 포토레지스트 패턴을 형성하는 단계;
    상기 개구부 안에 솔더층을 매립하여 솔더 범프를 형성하는 단계; 및
    스트리퍼를 적용하여 상기 제2 포토레지스트 패턴과 상기 제1 포토레지스트 패턴을 제거하면서 리프트-오프(lift-off) 방식으로 상기 제2 UBM층도 제거하는 단계를 포함하는 범프 형성 방법.
  2. 제1항에 있어서, 상기 스트리퍼가 상기 제1 포토레지스트 패턴에 작용하는 것을 도울 수 있도록 상기 제2 포토레지스트 패턴, 상기 제2 UBM층 및 상기 제1 포토레지스트 패턴을 식각하여 그루브를 형성하는 단계를 더 포함하는 것을 특징으로 하는 범프 형성 방법.
  3. 제1항에 있어서, 상기 스트리퍼가 상기 제1 포토레지스트 패턴에 작용하는 것을 도울 수 있도록 상기 제2 포토레지스트 패턴, 상기 제2 UBM층 및 상기 제1 포토레지스트 패턴을 레이저 커팅(laser cutting)하여 그루브를 형성하는 단계를 더 포함하는 것을 특징으로 하는 범프 형성 방법.
  4. 제1항에 있어서, 상기 스트리퍼가 상기 제1 포토레지스트 패턴에 작용하는 것을 도울 수 있도록 상기 제2 포토레지스트 패턴, 상기 제2 UBM층 및 상기 제1 포토레지스트 패턴을 기계적으로 스크라이빙(scribing)하여 그루브를 형성하는 단계를 더 포함하는 것을 특징으로 하는 범프 형성 방법.
  5. 제1항에 있어서, 상기 제2 포토레지스트 패턴을 형성하는 단계는,
    상기 제1 및 제2 UBM층이 형성된 결과물 상에 포토레지스트층을 도포하는 단계; 및
    상기 개구부를 연장시키는 개구부를 가지도록 상기 포토레지스트층을 노광하고 현상하는 단계를 포함하는 것을 특징으로 하는 범프 형성 방법.
  6. 제1항에 있어서, 상기 제2 포토레지스트 패턴을 형성하는 단계는,
    상기 제1 및 제2 UBM층이 형성된 결과물 상에 포토레지스트층을 도포하는 단계;
    상기 제2 UBM층을 노출시키도록 상기 포토레지스트층의 일부를 1차 노광 및 현상하여 그루브를 형성하는 단계;
    상기 그루브 안에 드러난 상기 제2 UBM층을 식각하는 단계; 및
    상기 개구부를 연장시키는 개구부를 가지도록 상기 포토레지스트층을 2차 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 범프 형성 방법.
  7. 제1항에 있어서, 상기 제2 포토레지스트 패턴을 형성하는 단계는,
    상기 제1 및 제2 UBM층이 형성된 결과물 상에 포토레지스트층을 도포하는 단계; 및
    상기 개구부를 연장시키는 개구부를 가지도록 상기 포토레지스트층을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 범프 형성 방법.
  8. 패드가 형성된 반도체 웨이퍼 상면에 상기 패드 상면 일부를 노출시키는 패시베이션막을 형성하는 단계;
    상기 웨이퍼 상에 상기 패드 상면을 노출시키는 개구부를 가지는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴이 형성된 결과물 위로 UBM(Under Bump Metallurgy) 금속을 증착하여, 상기 개구부 안에서 상기 패드의 상면에 접하는 제1 UBM층과 상기 제1 포토레지스트 패턴 위에 위치하는 제2 UBM층을 형성하는 단계;
    상기 제2 UBM층은 덮고 상기 제1 UBM층은 노출시키도록 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴, 상기 제2 UBM층 및 상기 제1 포토레지스트 패턴을 일부 제거하여 그루브를 형성하는 단계;
    상기 개구부 안에 솔더층을 매립하여 솔더 범프를 형성하는 단계; 및
    상기 그루브 안으로 스트리퍼를 적용하여 상기 제2 포토레지스트 패턴과 상기 제1 포토레지스트 패턴을 제거하면서 리프트-오프(lift-off) 방식으로 상기 제2 UBM층도 제거하는 단계를 포함하는 범프 형성 방법.
  9. 제8항에 있어서, 상기 그루브는 상기 개구부 주위에 고립된 형태로 형성하는 것을 특징으로 하는 범프 형성 방법.
  10. 제8항에 있어서, 상기 그루브는 상기 개구부 주위에 연속적인 형태로 형성하는 것을 특징으로 하는 범프 형성 방법.
  11. 제8항에 있어서, 상기 개구부는 상기 패드 상면과 그 주변의 상기 패시베이션막을 노출시키도록 정의된 것을 특징으로 하는 범프 형성 방법.
  12. 제11항에 있어서, 상기 제1 UBM층은 상기 제1 포토레지스트 패턴의 측벽, 상기 패시베이션막의 상면과 측면에 접하게 형성하는 것을 특징으로 하는 범프 형성 방법.
  13. 패드가 형성된 반도체 웨이퍼 상면에 상기 패드 상면 일부를 노출시키는 패시베이션막을 형성하는 단계;
    상기 웨이퍼 상에 상기 패드 상면을 노출시키는 개구부를 가지는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴이 형성된 결과물 위로 UBM(Under Bump Metallurgy) 금속을 증착하여, 상기 개구부 안에서 상기 패드의 상면에 접하는 제1 UBM층과 상기 제1 포토레지스트 패턴 위에 위치하는 제2 UBM층을 형성하는 단계;
    상기 제1 및 제2 UBM층이 형성된 결과물 상에 포토레지스트층을 도포하는 단계;
    상기 제2 UBM층을 노출시키도록 상기 포토레지스트층의 일부를 1차 노광 및 현상하여 그루브를 형성하는 단계;
    상기 그루브 안에 드러난 상기 제2 UBM층을 식각하는 단계;
    상기 개구부를 연장시키는 개구부를 가지도록 상기 포토레지스트층을 2차 노광 및 현상하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 개구부 안에 솔더층을 매립하여 솔더 범프를 형성하는 단계; 및
    상기 그루브 안으로 스트리퍼를 적용하여 상기 제2 포토레지스트 패턴과 상기 제1 포토레지스트 패턴을 제거하면서 리프트-오프(lift-off) 방식으로 상기 제2 UBM층도 제거하는 단계를 포함하는 범프 형성 방법.
  14. 제13항에 있어서, 상기 그루브는 상기 개구부 주위에 고립된 형태로 형성하는 것을 특징으로 하는 범프 형성 방법.
  15. 제13항에 있어서, 상기 그루브는 상기 개구부 주위에 연속적인 형태로 형성하는 것을 특징으로 하는 범프 형성 방법.
  16. 제13항에 있어서, 상기 개구부는 상기 패드 상면과 그 주변의 상기 패시베이션막을 노출시키도록 정의된 것을 특징으로 하는 범프 형성 방법.
  17. 제16항에 있어서, 상기 제1 UBM층은 상기 제1 포토레지스트 패턴의 측벽, 상기 패시베이션막의 상면과 측면에 접하게 형성하는 것을 특징으로 하는 범프 형성 방법.
KR10-2003-0058003A 2003-08-21 2003-08-21 표면 결함이 제거된 범프 형성 방법 KR100510543B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0058003A KR100510543B1 (ko) 2003-08-21 2003-08-21 표면 결함이 제거된 범프 형성 방법
US10/922,172 US7132358B2 (en) 2003-08-21 2004-08-20 Method of forming solder bump with reduced surface defects
US11/529,377 US7553751B2 (en) 2003-08-21 2006-09-29 Method of forming solder bump with reduced surface defects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0058003A KR100510543B1 (ko) 2003-08-21 2003-08-21 표면 결함이 제거된 범프 형성 방법

Publications (2)

Publication Number Publication Date
KR20050020236A KR20050020236A (ko) 2005-03-04
KR100510543B1 true KR100510543B1 (ko) 2005-08-26

Family

ID=34793016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0058003A KR100510543B1 (ko) 2003-08-21 2003-08-21 표면 결함이 제거된 범프 형성 방법

Country Status (2)

Country Link
US (2) US7132358B2 (ko)
KR (1) KR100510543B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI240979B (en) * 2004-10-28 2005-10-01 Advanced Semiconductor Eng Bumping process
KR100626617B1 (ko) * 2004-12-07 2006-09-25 삼성전자주식회사 반도체 패키지용 배선 기판의 볼 랜드 구조
JP2006173460A (ja) * 2004-12-17 2006-06-29 Renesas Technology Corp 半導体装置の製造方法
US20060211232A1 (en) * 2005-03-16 2006-09-21 Mei-Jen Liu Method for Manufacturing Gold Bumps
US20070001301A1 (en) * 2005-06-08 2007-01-04 Yongqian Wang Under bump metallization design to reduce dielectric layer delamination
US7112522B1 (en) * 2005-11-08 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method to increase bump height and achieve robust bump structure
US7682959B2 (en) * 2007-03-21 2010-03-23 Stats Chippac, Ltd. Method of forming solder bump on high topography plated Cu
US20080290502A1 (en) * 2007-05-25 2008-11-27 Zafer Kutlu Integrated circuit package with soldered lid for improved thermal performance
USRE48422E1 (en) * 2007-09-05 2021-02-02 Research & Business Foundation Sungkyunkwan Univ. Method of making flip chip
KR100874588B1 (ko) * 2007-09-05 2008-12-16 성균관대학교산학협력단 전기적 특성 평가가 가능한 플립칩 및 이것의 제조 방법
US20090091028A1 (en) * 2007-10-03 2009-04-09 Himax Technologies Limited Semiconductor device and method of bump formation
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US20100029074A1 (en) * 2008-05-28 2010-02-04 Mackay John Maskless Process for Solder Bump Production
EP2304783A1 (en) * 2008-05-28 2011-04-06 MVM Technologies, Inc. Maskless process for solder bumps production
JP6155571B2 (ja) * 2012-08-24 2017-07-05 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
US10109609B2 (en) 2014-01-13 2018-10-23 Infineon Technologies Austria Ag Connection structure and electronic component
DE102014205839B3 (de) * 2014-03-28 2015-05-07 Robert Bosch Gmbh Verfahren zum Herstellen eines Bondpads und daraus hergestellte Vorrichtung
KR102107035B1 (ko) 2014-11-10 2020-05-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
DE102016200063B4 (de) * 2016-01-06 2017-08-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Metallstrukturen und elektronisches Bauteil mit mindestens einer Metallstruktur
US20170372998A1 (en) * 2016-06-27 2017-12-28 Yenhao Benjamin Chen Sheet molding process for wafer level packaging
CN115312408A (zh) * 2021-05-04 2022-11-08 Iqm 芬兰有限公司 用于竖直互连的电镀
CN117393523B (zh) * 2023-12-07 2024-03-08 浙江集迈科微电子有限公司 一种用于贴装的多层布线转接板及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1230421A (ko) * 1967-09-15 1971-05-05
EP0469216B1 (en) * 1990-07-31 1994-12-07 International Business Machines Corporation Method of forming metal contact pads and terminals on semiconductor chips
US5310669A (en) * 1992-06-22 1994-05-10 The Trustees Of Dartmouth College Fullerene coated surfaces and uses thereof
JPH08321486A (ja) * 1995-05-24 1996-12-03 Sony Corp 金属膜のパターン形成方法
US5902686A (en) * 1996-11-21 1999-05-11 Mcnc Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
US6015652A (en) 1998-02-27 2000-01-18 Lucent Technologies Inc. Manufacture of flip-chip device
US6372622B1 (en) * 1999-10-26 2002-04-16 Motorola, Inc. Fine pitch bumping with improved device standoff and bump volume
US6596618B1 (en) * 2000-12-08 2003-07-22 Altera Corporation Increased solder-bump height for improved flip-chip bonding and reliability
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6372545B1 (en) * 2001-03-22 2002-04-16 Taiwan Semiconductor Manufacturing Company Method for under bump metal patterning of bumping process

Also Published As

Publication number Publication date
US20070020913A1 (en) 2007-01-25
US7132358B2 (en) 2006-11-07
US20050164483A1 (en) 2005-07-28
US7553751B2 (en) 2009-06-30
KR20050020236A (ko) 2005-03-04

Similar Documents

Publication Publication Date Title
KR100510543B1 (ko) 표면 결함이 제거된 범프 형성 방법
EP1032030B1 (en) Flip chip bump bonding
US5162257A (en) Solder bump fabrication method
US6281111B1 (en) Semiconductor apparatus and method for fabricating the same
EP0714123B1 (en) A semiconductor device, a semiconductor device-mounted apparatus, and a method for replacing the semiconductor device
EP1134805B1 (en) Solder bump fabrication methods and structure including a titanium barrier layer
US7816787B2 (en) Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes
US20060279000A1 (en) Pre-solder structure on semiconductor package substrate and method for fabricating the same
EP1953821A2 (en) Semiconductor package substrate
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
US20050026416A1 (en) Encapsulated pin structure for improved reliability of wafer
JPH10154670A (ja) 半導体装置の製造方法
US6878642B1 (en) Method to improve passivation openings by reflow of photoresist to eliminate tape residue
KR100620911B1 (ko) 반도체 소자의 골드 범프 제조방법
KR100502471B1 (ko) 크롬계 금속기저층(ubm)을 포함하는 솔더 범프 형성 방법
JP2005129665A (ja) 半導体装置およびその製造方法
KR100599636B1 (ko) 무 도금선 패턴을 갖는 비오씨 반도체 패키지용인쇄회로기판의 제조방법
US6864167B1 (en) Wafer scale solder bump fabrication method and structure
KR100220796B1 (ko) 반도체 기판의 범프 에어리어 형성방법
KR20020052653A (ko) 유비엠의 형성방법 및 그에 의해 형성된 반도체 소자
JP3580452B2 (ja) 半導体装置の製造方法
KR100447495B1 (ko) 테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법
JPH0437139A (ja) 金属突起電極の形成方法
JPH0982711A (ja) バリアメタルの形成方法
JP2008258439A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110729

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee