KR102107035B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

인쇄회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR102107035B1
KR102107035B1 KR1020140155265A KR20140155265A KR102107035B1 KR 102107035 B1 KR102107035 B1 KR 102107035B1 KR 1020140155265 A KR1020140155265 A KR 1020140155265A KR 20140155265 A KR20140155265 A KR 20140155265A KR 102107035 B1 KR102107035 B1 KR 102107035B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
groove
circuit board
printed circuit
forming
Prior art date
Application number
KR1020140155265A
Other languages
English (en)
Other versions
KR20160055456A (ko
Inventor
박성열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140155265A priority Critical patent/KR102107035B1/ko
Priority to US14/936,053 priority patent/US20160133553A1/en
Publication of KR20160055456A publication Critical patent/KR20160055456A/ko
Application granted granted Critical
Publication of KR102107035B1 publication Critical patent/KR102107035B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107—Using laser light

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다. 보다 구체적으로, 본 발명의 일 실시 예에 따른 인쇄회로기판은 내부에 홈이 형성된 회로패턴을 포함하는 절연층,상기 홈에 충전되어 형성된 금속보호층, 상기 절연층 상에 형성되고, 상기 회로패턴을 노출시키는 개구부를 갖는 솔더 레지스트층 및 상기 솔더 레지스트층의 개구부에 형성된 솔더 범프를 포함한다.

Description

인쇄회로기판 및 그 제조방법 {PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
일반적으로 기판상에 칩을 접속하는 방법에는 세 가지 유형으로 와이어 본딩법, 자동 테이프 본딩(Tape Automated Bonding, TAB)법 및 플립 칩 접속법이 있다. 상기 자동 테이프 본딩법과 플립 칩 접속법은 기판상에 칩을 전기적으로 연결하기 위해 솔더 범프들이 형성된다.
통상적으로 고성능기판이나 IC칩 등의 도전 패드는 금속보호층(Under Bump Metallurgy, UBM)을 포함하고 있다. 상기 금속보호층은 기판이나 칩의 내부의 전기 회로를 외부로 연결하기 위한 금속 패드의 일부분이다.
일반적으로 수동부품 실장에 사용되는 솔더 와이어 땜(Solder Wire Soldering), 솔더크림을 이용하는 리플로우 납땜(Reflow Soldering), 또는 용융 솔더를 이용하는 웨이브 납땜(Wave Soldering) 등을 이용하는 경우, 기판 제작시 회로패턴 상에 니켈(Ni) / 주석(Sn) / 금(Au) 등의 금속막의 보호층을 도금법으로 형성한다. 그 다음, 상기 보호층 상을 솔더가 덮는 방식으로 진행되지만, IC 등의 능동부품이나 고밀도 실장용 기판은 기판이나 칩에 솔더가 직접 닿지않도록 별도의 솔더볼을 형성하여 패키징(Packaging)이 진행된다. 이때, 솔더볼 형성을 범핑(Bumping)이라 하고, 솔더볼은 상기 금속 보호층 상에 형성된다.
즉, 솔더볼을 안착하고 융착하기 위해서는 칩이나 기판상에 형성된 알루미늄(Al) 또는 구리(Cu)의 도전성 패드 상에 크롬(Cr), 니켈(Ni), 금(Au) 등으로 이루어진 금속보호층을 박막 또는 도금법으로 형성한다. 그 다음, 상기 금속보호층 상에 땜납 공정을 진행한다.
특허문헌 1: 한국 공개특허 제2005-0020236호
일 측면은 금속보호층 상에 솔더 범프를 형성함에 있어서, 이종 계면 간에 발생될 수 있는 보이드나 크랙 현상을 최소화할 수 있는 인쇄회로기판을 제공하는 것이다.
또한, 상기와 같은 인쇄회로기판의 제조방법을 제공하는 것이다.
본 발명의 일 실시 예에 따른 인쇄회로기판은 내부에 홈이 형성된 회로패턴을 포함하는 절연층, 상기 홈에 충전되어 형성된 금속보호층, 상기 절연층 상에 형성되고, 상기 회로패턴을 노출시키는 개구부를 갖는 솔더 레지스트층 및 상기 솔더 레지스트층의 개구부에 형성된 솔더 범프를 포함한다.
상기 솔더 범프는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함한다.
상기 금속보호층은 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함한다.
본 발명의 일 실시 예에 따른 인쇄회로기판의 제조방법은 회로패턴이 형성된 절연층을 준비하는 단계, 상기 회로패턴의 외측 상면을 에칭하여 홈을 형성하는 단계, 상기 절연층 상에 솔더 레지스트층을 형성하는 단계, 상기 회로패턴에 형성된 홈의 표면이 노출되도록 상기 솔더 레지스트층의 개구부를 형성하는 단계, 상기 회로패턴의 홈에 금속보호층을 충전하여 형성하는 단계, 및 상기 금속보호층 상에 솔더 범프를 형성하는 단계를 포함한다.
상기 회로패턴의 홈은 레이저 드릴에 의해 형성되고, 상기 솔더 레지스트층의 개구부는 노광 및 현상에 의해 형성된다.
본 발명의 다른 실시 예에 따른 인쇄회로기판의 제조방법은 회로패턴이 형성된 절연층을 준비하는 단계, 상기 절연층 상에 솔더 레지스트층을 형성하는 단계, 상기 회로패턴이 외부로 노출되도록 상기 솔더 레지스트층의 개구부를 형성하는 단계, 상기 회로패턴의 외측 상면을 에칭하여 홈을 형성하는 단계, 상기 회로패턴의 홈에 금속보호층을 충전하여 형성하는 단계 및 상기 금속보호층 상에 솔더 범프를 형성하는 단계를 포함한다.
도 1은 본 발명의 일 실시 예에 따른 인쇄회로기판의 단면도;
도 2 내지 7은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도; 및
도 8 내지 13은 본 발명의 다른 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
인쇄회로기판
도 1은 본 발명의 일 실시 예에 따른 인쇄회로기판의 단면도이다.
도 1을 참조하면, 상기 기판은 내부에 홈이 형성된 회로패턴(30)을 포함하는 절연층(20), 상기 홈에 충전되어 형성된 금속보호층(35), 상기 절연층(20) 상에 형성되고, 상기 회로패턴(30)을 노출시키는 개구부(51)를 갖는 솔더 레지스트층(50) 및 상기 솔더 레지스트층(50)의 개구부(51)에 형성된 솔더 범프(70)를 포함한다.
상기 절연층(20)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시(Epoxy) 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지, 또는 이들에 유리섬유 또는 무기충전재와 같은 보강재가 함침된 수지, 예를 들어 프리프레그(Prepreg)가 사용될 수 있고, 또한 광에 의해 경화될 수 있는 광경화성 수지 등이 사용될 수 있다. 예를 들어, 상기 절연층(20)은 프리프레그, ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
상기 절연층(20) 상에는 전기적인 접속을 위한 회로패턴(30)이 형성되며, 특별히 제한되는 것은 아니지만, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni)로부터 선택된 하나 이상의 전기전도성 금속으로 형성될 수 있다.
상기 회로패턴(30)은 내부에 홈이 형성되어 단차를 이루고 있으며, 상기 홈에는 금속보호층(35)이 형성된다. 상기 금속보호층(35)은 UBM(Under Bump Metallurgy)이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(35)은 상기 회로패턴(30)을 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 할 수 있다. 또한, 상기 금속보호층(35)은 상기 회로패턴(30)의 내부 홈에 충전되어 형성됨에 따라 결합력을 증가시킬 수 있다.
상기 회로패턴(30) 및 금속보호층(35)을 포함한 절연층(20) 상에는, 상기 회로패턴(30)을 노출시키는 개구부(51)를 갖는 솔더 레지스트층(50)이 형성된다.
상기 회로패턴(30)을 노출시키는 개구부(51)는, 구체적으로 상기 회로패턴(30)의 내부 홈의 폭과 동일한 폭으로 형성이 될 수 있다. 이를 통해 상기 회로패턴(30)의 내부 홈에 충전되어 형성된 금속보호층(35)의 표면이 외부로 노출된다. 상기 회로패턴(30)의 홈의 폭은 상기 솔더 레지스트층(50)의 개구부(51)의 폭과 일치한다.
상기 금속보호층(35)은 상기 회로패턴(30)의 내부 홈에 충전되어 형성되기 때문에 상기 솔더 레지스트층(50)의 표면과 직접적으로 접촉되지 않는다.
종래에는 회로패턴 상에 금속보호층이 형성되기 때문에, 추후에 적층되는 솔더 레지스트층의 표면과 직접적으로 접촉되어 계면에서의 보이드나 크랙이 발생하여 불량을 유발했었다.
그러나, 본 발명의 일 실시 예에 따른 인쇄회로기판(100)은 상기 금속보호층(35)을 회로패턴(30)의 내부에 매립된 구조로 형성함에 따라, 추후에 적층되는 솔더 레지스트층(50)의 표면과 직접적으로 접촉되는 계면이 생기지 않는다. 이를 통해 상기 금속보호층(35) 상에 솔더 범프(70)를 형성할 경우 계면에서 발생할 수 있는 보이드나 크랙과 같은 불량을 억제할 수 있다.
상기 솔더 레지스트층(50)의 개구부(51)를 통해, 상기 외부로 노출된 금속보호층(35)의 표면상에는 솔더 범프(70)가 형성된다. 상기 솔더 범프(70)는 상기 솔더 레지스트층(50)의 내측 방향에서부터 외부로 돌출되게 형성되며, 대체적으로 구의 형태로 형성되지만 이에 한정되는 것은 아니다.
상기 솔더 범프(70)는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함하며, 이에 한정되는 것은 아니다.
인쇄회로기판의 제조방법
도 2 내지 7은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
본 발명의 일 실시 예에 따른 인쇄회로기판(100)의 제조방법은 회로패턴(30)이 형성된 절연층(20)을 준비하는 단계, 상기 회로패턴(30)의 외측 상면을 에칭하여 홈을 형성하는 단계, 상기 절연층(20) 상에 솔더 레지스트층(50)을 형성하는 단계, 상기 회로패턴(30)에 형성된 홈의 표면이 노출되도록 상기 솔더 레지스트층(50)의 개구부(51)를 형성하는 단계, 상기 회로패턴(30)의 홈에 금속보호층(35)을 충전하여 형성하는 단계 및 상기 금속보호층(35) 상에 솔더 범프(70)를 형성하는 단계를 포함한다.
상기 절연층(20)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시(Epoxy) 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지, 또는 이들에 유리섬유 또는 무기충전재와 같은 보강재가 함침된 수지, 예를 들어 프리프레그(Prepreg)가 사용될 수 있고, 또한 광에 의해 경화될 수 있는 광경화성 수지 등이 사용될 수 있다. 예를 들어, 상기 절연층(20)은 프리프레그, ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
도 2를 참조하면, 상기 절연층(20) 상에는 전기적인 접속을 위한 회로패턴(30)이 형성되며, 특별히 제한되는 것은 아니지만, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni)로부터 선택된 하나 이상의 전기전도성 금속으로 형성될 수 있다.
도 3을 참조하면, 상기 회로패턴(30)의 외측 상면을 에칭하여 홈을 형성하는 단계는 레이저 드릴 가공법으로 수행될 수 있으며, 상기 레이저 드릴 가공법은 CO2 또는 Yag 레이저 드릴과 같은 드릴링 공정 중 하나이며, 특별히 이에 한정되는 것은 아니다.
도 4를 참조하면, 상기 내부 홈이 형성된 회로패턴(30)을 포함하는 절연층(20) 상에 솔더 레지스트층(50)을 형성하는 단계는 액상의 솔더 레지스트 조성물을 코팅하거나 필름화된 솔더 레지스트를 적층하는 것으로 수행될 수 있으며, 그 외에도 당업계에 공지된 모든 방법으로 형성시킬 수 있음은 물론이다.
도 5를 참조하면, 상기 솔더 레지스트층(50)에 개구부(51)를 형성하는 단계는 상기 회로패턴(30)에 형성된 홈의 표면이 외부로 노출되도록 형성할 수 있다. 또한, 상기 솔더 레지스트층(50)의 개구부(51)는 노광 및 현상에 의해 형성할 수 있다.
상기 회로패턴(30)의 홈의 폭은 상기 솔더 레지스트층(50)의 개구부(51)의 폭과 일치하게 형성할 수 있다.
상기 회로패턴(30) 내부의 홈에는 금속보호층(35)을 형성한다. 상기 금속보호층(35)은 UBM(Under Bump Metallurgy)이라고도 하며, 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함할 수 있다. 상기 금속보호층(35)은 상기 회로패턴(30)을 외부로부터 스크래치, 부식, 습윤성 등의 관점에서 보호하는 역할을 할 수 있다.
도 6을 참조하면, 상기 회로패턴(30)의 홈에 금속보호층(35)을 충전하여 형성하는 단계는, 스퍼터링법, 무전해 도금법과 같은 공정에 의해 형성될 수 있고, 특별히 이에 한정되는 것은 아니다. 이를 통해, 상기 회로패턴(30) 및 상기 회로패턴(30) 내부에 형성된 금속보호층(35)은 층간의 결합력을 증가시킬 수 있다.
도 7을 참조하면, 상기 금속보호층(35) 상에 솔더 범프(70)를 형성하는 단계는 리플로우(Reflow) 공정에 의해 수행될 수 있으며, 특별히 이에 한정되는 것은 아니다. 또한, 상기 솔더 범프(70)는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함하며, 추가로 전도성 고분자를 포함할 수도 있다.
본 발명의 일 실시 예에 따른 인쇄회로기판(100)의 제조방법은 상기 금속보호층(35)을 회로패턴(30)의 내부에 매립되도록 형성함에 따라, 추후에 적층되는 솔더 레지스트층(50)의 표면과 직접적으로 접촉되는 계면이 생기지 않는다. 이를 통해, 상기 금속보호층(35) 상에 솔더 범프(70)를 형성할 경우 계면에서 발생할 수 있는 보이드나 크랙과 같은 불량을 억제할 수 있다.
도 8 내지 13은 본 발명의 다른 실시 예에 따른 인쇄회로기판의 제조방법을 설명하기 위하여 예시한 공정흐름도이다.
도 8 내지 13을 참조하면, 본 발명의 다른 실시 예에 따른 인쇄회로기판(200)의 제조방법은 회로패턴(130)이 형성된 절연층(120)을 준비하는 단계, 상기 절연층(120) 상에 솔더 레지스트층(150)을 형성하는 단계, 상기 회로패턴(130)이 외부로 노출되도록 상기 솔더 레지스트층(150)의 개구부(51)를 형성하는 단계, 상기 회로패턴(130)의 외측 상면을 에칭하여 홈을 형성하는 단계, 상기 회로패턴(130)의 홈에 금속보호층(135)을 충전하여 형성하는 단계 및 상기 금속보호층(135) 상에 솔더 범프(170)를 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 인쇄회로기판(200)의 제조방법은, 상술한 본 발명의 일 실시 예에 따른 인쇄회로기판(100)의 제조방법과 달리, 절연층(120) 상에 형성된 회로패턴(130)의 외측 상면을 에칭하여 홈을 형성하기 이전에 솔더 레지스트층(150)을 형성하고, 상기 회로패턴(130)이 외부로 노출되도록 상기 솔더 레지스트층(150)의 개구부(51)를 형성하며, 상기 외부로 노출된 회로패턴(130)의 상면을 에칭하여 홈을 형성하는 것이다. 따라서, 본 발명의 일 실시 예 및 다른 실시 예에 따라 제조되는 인쇄회로기판은 공정 순서만 다를 뿐, 실질적으로 동일한 최종 구조를 갖는다.
본 발명의 다른 실시 예에 따른 인쇄회로기판(200)의 제조방법 역시, 상기 금속보호층(135)을 회로패턴(130)의 내부에 매립되도록 형성함에 따라, 추후에 적층되는 솔더 레지스트층(150)의 표면과 직접적으로 접촉되는 계면이 생기지 않는다. 이를 통해, 상기 금속보호층(135) 상에 솔더 범프(170)를 형성할 경우 계면에서 발생할 수 있는 보이드나 크랙과 같은 불량을 억제할 수 있다.
본 발명의 다른 실시 예에 따른 인쇄회로기판(200)의 제조방법에 관해, 상기 절연층(120), 회로패턴(130), 금속 보호층(135) 및 솔더 범프(170)에 관한 구체적인 내용과 적용된 공정에 관해서는, 일 실시 예에 따른 인쇄회로기판의 제조방법에 상술한 내용과 동일하므로 생략하기로 한다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
20, 120: 절연층
30, 130: 회로패턴
35, 135: 금속보호층
50, 150: 솔더 레지스트층
70, 170: 솔더 범프
100, 200: 인쇄회로기판

Claims (13)

  1. 내부에 홈이 형성된 회로패턴을 포함하는 절연층;
    상기 홈에 충전되어 형성된 금속보호층;
    상기 절연층 상에 형성되고, 상기 회로패턴을 노출시키는 개구부를 갖는 솔더 레지스트층; 및
    상기 솔더 레지스트층의 개구부에 형성된 솔더 범프;
    를 포함하며,
    상기 회로패턴에 형성된 홈의 폭은 상기 회로패턴의 폭 보다 작고,
    상기 개구부의 최소 폭은 상기 회로패턴의 홈의 최대 폭 보다 크거나 같고,
    상기 금속보호층은 상기 솔더 범프에 의해서 상기 솔더 레지스트층과 이격되는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 솔더 범프는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 금속보호층은 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판.
  4. 회로패턴이 형성된 절연층을 준비하는 단계;
    상기 회로패턴의 외측 상면을 에칭하여 홈을 형성하는 단계;
    상기 절연층 상에 솔더 레지스트층을 형성하는 단계;
    상기 회로패턴에 형성된 홈의 표면이 노출되도록 상기 솔더 레지스트층의 개구부를 형성하는 단계;
    상기 회로패턴의 홈에 금속보호층을 충전하여 형성하는 단계; 및
    상기 금속보호층 상에 솔더 범프를 형성하는 단계;
    를 포함하며,
    상기 홈을 형성하는 단계는 상기 홈의 폭이 상기 회로패턴의 폭 보다 작도록 수행되고,
    상기 개구부를 형성하는 단계는 상기 개구부의 최소 폭이 상기 회로패턴의 홈의 최대 폭 보다 크거나 같도록 수행되고,
    상기 금속보호층은 상기 솔더 범프에 의해서 상기 솔더 레지스트층과 이격되는 인쇄회로기판의 제조방법.
  5. 청구항 4에 있어서,
    상기 회로패턴의 홈은 레이저 드릴에 의해 형성된 인쇄회로기판의 제조방법.
  6. 청구항 4에 있어서,
    상기 솔더 레지스트층의 개구부는 노광 및 현상에 의해 형성된 인쇄회로기판의 제조방법.
  7. 청구항 4에 있어서,
    상기 솔더 범프는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판의 제조방법.
  8. 청구항 4에 있어서,
    상기 금속보호층은 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판의 제조방법.
  9. 회로패턴이 형성된 절연층을 준비하는 단계;
    상기 절연층 상에 솔더 레지스트층을 형성하는 단계;
    상기 회로패턴이 외부로 노출되도록 상기 솔더 레지스트층의 개구부를 형성하는 단계;
    상기 회로패턴의 외측 상면을 에칭하여 홈을 형성하는 단계;
    상기 회로패턴의 홈에 금속보호층을 충전하여 형성하는 단계; 및
    상기 금속보호층 상에 솔더 범프를 형성하는 단계;
    를 포함하며,
    상기 홈을 형성하는 단계는 상기 홈의 폭이 상기 회로패턴의 폭 보다 작도록 수행되고, 상기 홈의 최대 폭이 상기 개구부의 최소 폭 보다 작거나 같도록 수행되고,
    상기 금속보호층은 상기 솔더 범프에 의해서 상기 솔더 레지스트층과 이격되는 인쇄회로기판의 제조방법.
  10. 청구항 9에 있어서,
    상기 회로패턴의 홈은 레이저 드릴에 의해 형성된 인쇄회로기판의 제조방법.
  11. 청구항 9에 있어서,
    상기 솔더 레지스트층의 개구부는 노광 및 현상에 의해 형성된 인쇄회로기판의 제조방법.
  12. 청구항 9에 있어서,
    상기 솔더 범프는 주석(Sn), 납(Pb), 은(Ag), 금(Au)으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판의 제조방법.
  13. 청구항 9에 있어서,
    상기 금속보호층은 니켈(Ni), 금(Au), 또는 이들의 합금으로부터 하나 이상 선택된 금속을 포함하는 인쇄회로기판의 제조방법.
KR1020140155265A 2014-11-10 2014-11-10 인쇄회로기판 및 그 제조방법 KR102107035B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140155265A KR102107035B1 (ko) 2014-11-10 2014-11-10 인쇄회로기판 및 그 제조방법
US14/936,053 US20160133553A1 (en) 2014-11-10 2015-11-09 Printed circuit board and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140155265A KR102107035B1 (ko) 2014-11-10 2014-11-10 인쇄회로기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20160055456A KR20160055456A (ko) 2016-05-18
KR102107035B1 true KR102107035B1 (ko) 2020-05-07

Family

ID=55912838

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140155265A KR102107035B1 (ko) 2014-11-10 2014-11-10 인쇄회로기판 및 그 제조방법

Country Status (2)

Country Link
US (1) US20160133553A1 (ko)
KR (1) KR102107035B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3979774A4 (en) * 2019-05-31 2022-07-27 Toppan Inc. MULTILAYER CIRCUIT BOARD AND METHOD FOR MAKING IT

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06179088A (ja) * 1992-12-10 1994-06-28 Shinko Electric Ind Co Ltd 金属板の加工方法およびリードフレームの製造方法
KR100510543B1 (ko) 2003-08-21 2005-08-26 삼성전자주식회사 표면 결함이 제거된 범프 형성 방법
KR100613340B1 (ko) * 2004-11-09 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자의 패드 오픈 방법
KR100843705B1 (ko) * 2006-11-17 2008-07-04 삼성전자주식회사 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
KR100896810B1 (ko) * 2007-10-16 2009-05-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101009187B1 (ko) * 2008-11-27 2011-01-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Also Published As

Publication number Publication date
US20160133553A1 (en) 2016-05-12
KR20160055456A (ko) 2016-05-18

Similar Documents

Publication Publication Date Title
US9867296B2 (en) Printed circuit board and package substrate
US8350388B2 (en) Component built-in wiring board and manufacturing method of component built-in wiring board
US20160351543A1 (en) Printed circuit board, package substrate and production method for same
KR102237870B1 (ko) 인쇄회로기판 및 그 제조방법과 이를 이용하는 반도체 패키지
US20150083476A1 (en) Device embedded printed circuit board and method of manufacturing the same
KR102194722B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
US20160143137A1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
US20150342046A1 (en) Printed circuit board, method for maufacturing the same and package on package having the same
KR102340053B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
US7928559B2 (en) Semiconductor device, electronic component module, and method for manufacturing semiconductor device
US20120119358A1 (en) Semicondiuctor package substrate and method for manufacturing the same
KR102380834B1 (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
US20160225706A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
TW201315304A (zh) 印刷電路板及其製造方法
US20140183726A1 (en) Package substrate, method for manufacturing the same, and package on package substrate
KR102107035B1 (ko) 인쇄회로기판 및 그 제조방법
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR20120022363A (ko) 반도체 패키지 기판 및 그 제조방법
JP2019186330A (ja) 配線基板、半導体パッケージ及び配線基板の製造方法
JP7089453B2 (ja) 配線基板及びその製造方法
JP2013211497A (ja) 部品接合構造
KR20120062434A (ko) 반도체 패키지 및 그 제조방법
KR20070019629A (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20130027870A (ko) 패키지 기판 및 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant