JPH08321486A - 金属膜のパターン形成方法 - Google Patents

金属膜のパターン形成方法

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JPH08321486A
JPH08321486A JP7125119A JP12511995A JPH08321486A JP H08321486 A JPH08321486 A JP H08321486A JP 7125119 A JP7125119 A JP 7125119A JP 12511995 A JP12511995 A JP 12511995A JP H08321486 A JPH08321486 A JP H08321486A
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film
plasma
metal film
photoresist
blm
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English (en)
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Toshiharu Yanagida
敏治 柳田
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【目的】 リフトオフが容易な金属膜パターンの形成方
法を提供する。 【構成】 フォトレジスト膜１２の膜厚を金属膜１３の
膜厚の２倍以上とし、また被処理基板３の表面の最高到
達温度を１００℃〜１５０℃とした。 【効果】 フォトレジスト膜を適度に改質させ、下地へ
の焼き付きを生ぜずリフトオフが容易となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体基体の表面に金属
より成るバンプを形成し、印刷配線基板の表面に形成し
た電極と面接合するフリップチップＩＣの製造工程の一
部であるバンプの下地となる金属膜のパターン形成方法
に関する。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ＩＣに関しても、従来のパ
ッケージ実装の代替えとして、フリップチップによる高
密度実装技術の開発が盛んに行われている。フリップチ
ップ実装法には、Ａｕスタッドバンプ法やはんだボール
バンプ法等いくつかの手法があるが、いずれの場合も半
導体ＩＣの電極パッドとバンプ材料との間には、密着性
向上や相互拡散防止等を目的にバリアメタルが使われ
る。はんだボールバンプの場合、このバリアメタルがバ
ンプの仕上がり形状を決定する役目をなす意味から、Ｂ
ＬＭ（Ｂａｌｌ Ｌｉｍｉｔｔｉｎｇ Ｍｅｔａｌ）と
も呼ばれている。はんだバンプに於けるＢＬＭ膜の構造
としては、Ｃｒ、Ｃｕ、Ａｕの三層構造が最も一般的で
ある。このうち、下層のＣｒ層は電極パッドとの密着層
として、Ｃｕ膜ははんだの拡散防止層として、上層のＡ
ｕ金属膜はＣｕの酸化防止膜としてそれぞれ作用する。
ＢＬＭ膜のパターニング方法としては、薬液によるウエ
ットエッチング法もあるが、その場合には作業性や廃液
処理等の環境衛生面での問題や加工精度が悪いという欠
点がある。
【０００３】このため、ＢＬＭ膜のパターニング方法と
して、フォトレジスト膜を施し、後に剥離するリフトオ
フ工程を用いる事も検討されている。その際、ＢＬＭ膜
の成膜は通常スパッタ装置によって行われるが、下地の
レジストパターンの側壁面まで成膜されてしまう傾向が
あり、リフトオフ時にレジスト剥離液が浸透せず、不要
部分のＢＬＭ膜の除去が困難となる。そこで、フォトレ
ジストの開口端面をオーバーハング状となす形状制御が
リフトオフ作業の剥離性向上のために必要となる。この
レジスト形状制御の方法としては、リソグラフィー工程
の工夫で実現する方法もあるが、工程数の増大を招くと
いう欠点もあり、ＢＬＭ膜をスパッタする工程の前処理
工程で通常行われるプラズマ照射処理でレジストパター
ンの形状制御が同時に行えれば理想的である。
【０００４】従来より、金属膜成膜前のプラズマ照射処
理を行うために図２に示す様な平行平板型プラズマ処理
装置が一般的に使われている。図２に於けるプラズマ処
理装置１は、真空引きされたプラズマ処理室２内に被処
理基板３を載置したステージ（陰極板）４、これと対向
する位置に陽極板５が配置され、ステージ４には結合コ
ンデンサー７を介して、高周波電源６が接続されてい
る。
【０００５】そして、メタルのパターンニングをフォト
レジストのリフトオフで行なう場合には、このプラズマ
照射処理により、下地のレジストパターンを熱変質とイ
オン照射によってオーバーハング状に変形させ、この上
に成膜されるＢＬＭ膜の端部に切れ目を作り（スパッタ
膜のステップカバレージの悪いところを逆に利用す
る）、ここからレジスト剥離液を浸透させてやること
で、不要部分のＢＬＭ膜を除去してパターンニングが完
成する。
【０００６】しかしながら、このプラズマ照射による下
地レジストパターンの形状制御を安定に行なうために
は、レジスト膜厚の選択も重要であり、従来の様な１μ
ｍ程度のレジストパターンを用いると、プラズマ照射に
よって熱変質を受ける領域がレジスト表面層に留まらず
に下地との界面にまで達してしまい、レジスト膜が下地
に焼き付いた状態となり、後工程でのリフトオフ時にレ
ジストパターンの剥離除去が困難になると云う問題が生
じる。
【０００７】これを避けるべく、プラズマ照射量を減ら
すことが考えられるが、プラズマ処理量を減らすとレジ
ストパターンの開口端部の形状変化が不充分となり、Ｂ
ＬＭ膜の成膜がレジストパターンの側壁部に回り込むた
め、レジスト剥離液の浸透が全く進まず、やはりリフト
オフによるパターニングが完成しない。（図５参照）
【０００８】また、従来の金属膜成膜前処理では、処理
中のウエハの温度上昇には特に注意が払われていないた
め、通常の標準的な条件でプラズマ処理を行なった場合
のウエハ表面の最高温度は、概ね２００℃〜２５０℃に
まで達していた。こうした処理をそのままレジストのパ
ターン形成が施された試料ウエハに対して行なうと、レ
ジストパターンの開口端は斜め上方にせりだした形に変
形する。（図６（ｂ）参照）
【０００９】これは、レジスト膜表面が過剰な熱エネル
ギーを急激に受けるために、元の分子構造が壊されて縮
体化が起き、この表面ストレスが熱膨張によってレジス
ト端が横方向に伸びようとする力に打ち勝つための現象
と推測される。この場合には、レジスト開口部のオーバ
ーハングが不充分なためにパターン側壁部へもスパッタ
粒子が回り込んでＢＬＭ膜の成膜が起き、後工程のリフ
トオフで剥離液の浸透が進まずにパターニングが完成し
ない。また、過剰に熱変質の進んだレジストが炭化して
下地に焼き付いてしまうと云う問題も生じてくる。（図
６（ｄ）参照）
【００１０】
【発明が解決しようとする課題】そこで本発明の課題
は、フリップチップＩＣ等のボールバンプ形成の際の多
層金属膜であるＢＬＭ（Ｂａｌｌ Ｌｉｔｔｉｎｇ Ｍ
ｅｔａｌ）膜形成工程の前処理工程に於いてレジスト膜
の形状制御が容易に行え、かつ下層に影響を与えない金
属膜のパターン形成方法を提供することである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
めに、請求項１の金属膜のパターン形成方法において
は、半導体基体上に順次電極パッド、表面保護膜、フォ
トレジスト膜が積層された被処理基板に対して、プラズ
マ照射処理を行い、金属膜を積層し、リフトオフ処理を
行なう金属膜のパターン形成方法において、フォトレジ
スト膜の厚さを金属膜の厚さの２倍以上とした構成とし
た。
【００１２】請求項２の発明においては、 請求項１記
載の金属膜のパターン形成方法において、被処理基板の
表面の最高到達温度を１００℃〜１５０℃と成る如く処
理条件を設定した構成とした。
【００１３】請求項３の発明においては、ＩＣＰ（Ｉｎ
ｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ
ａ）、ＴＣＰ（Ｔｒａｎｓｆｅｒ Ｃｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｏｕｐｌ
ｅｄ Ｒｅｓｏｎａｎｃｅ）、ヘリコン波プラズマ等１
×１０11ｃｍ-3以上１×１０ｃｍ-3未満のプラスマ密度
が得られる高密度プラズマ源を有するプラズマ処理装置
を用いることを特徴とする請求項１記載の金属膜のパタ
ーン形成方法の構成とした。
【００１４】
【作用】請求項１の発明においては、フォトレジスト膜
が金属膜より十分な厚みがあるので、フォトレジスト膜
の側壁への金属膜の形成が殆どなく、また熱変質の影響
を受ける領域が下層との界面にまで達することもなくな
るため、リフトオフ時に不要部分の金属膜の剥離が容易
に行なえる。
【００１５】請求項２の発明においては、フォトレジス
ト膜の表面を適度に改質でき、過剰な熱変質が生じな
い。
【００１６】請求項３の発明においては、プラズマ処理
装置のプラズマ源にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＴＣＰ（Ｔｒａｎｓ
ｆｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲ（Ｅ
ｌｅｃｔｒｏｎ Ｃｏｕｐｌｅｄ Ｒｅｓｏｎａｎｃ
ｅ）、ヘリコン波プラズマ等１×１０11ｃｍ-3以上１×
１０ｃｍ-3未満のプラスマ密度が得られる高密度プラズ
マ源を有するプラズマ処理装置が用いられているので、
基板バイアス電圧とプラズマ電力が独立して制御でき
る。
【００１７】
【実施例】以下、図１ないし図４を参照して本発明の金
属膜のパターン形成方法について説明する。
【００１８】実施例１ 本実施例は、はんだボールバンプ形成の際の金属膜から
成るＢＬＭ（ＢａｌｌＬｉｍｉｔｔｉｎｇ Ｍｅｔａ
ｌ）膜のパターンニングに本願の発明を適用したもので
ある。本実施例において、サンプルとして使用した被処
理基板３（ウエハ）は、図１（ａ）に示される様に、半
導体基体８のアルミニューム電極パッド９上にポリイミ
ドまたはシリコン窒化膜等のパッシベイション膜（表面
保護膜）１０を形成し、所定の寸法に接続孔１１が穿孔
され、さらにその上層にフォトレジスト膜１２がパッシ
ベイション膜１０よりも大きな開口径でパターニングさ
れたものを準備した。
【００１９】ここで、フォトレジスト膜１２は、次に成
膜されるＢＬＭ膜の膜厚（１．２μｍ）の２倍以上とな
る３μｍの膜厚でパターンニングが施されている。そし
て、このウエハをメタル成膜装置に高真空下で連結され
た図２に示す様な平行平板型のＲＦプラズマ処理装置に
搬送して、一例として以下の条件でメタル成膜前処理を
行なった。
【００２０】アルゴンガス流量：３０ｓｃｃｍ アルゴンガス圧力：５ｍＴｏｒｒ（０．６７Ｐａ） 高周波電力 ：３００ｗ（１３．５６ＭＨｚ） 処理時間 ：６分
【００２１】このプラズマ処理の結果、被処理基板３の
状態は図１（ｂ）に示す様に、フォトレジスト膜１２の
表面層がＡｒ+ イオン照射を受け、熱膨張で上部がセリ
出し、レジストパターンの断面はセリ出し部１２ａとし
て示すようなオーバーハング状に変形された。なお、こ
の条件で処理した時のウエハ表面の最高到達温度は、概
ね１１５〜１３５℃あった。
【００２２】次に、成膜前処理を行なったこの被処理基
板３を、ゲートバルブを介して高真空下で連結されたス
パッタリング装置等のメタル成膜装置に搬送し、例えば
クロームの膜を０．１μｍ、銅の膜を１．０μｍ、金の
膜を０．１μｍを順次スパッタリングして積層し、ＢＬ
Ｍ膜１３を形成した。この状態を図１（ｃ）に示す。
【００２３】前述の金属膜成膜前処理によって、オーバ
ーハング状に形状制御された下地レジストパターンの側
壁面には、金属膜が成膜されることなく、ＢＬＭ膜１３
は電極パッド９上の開口部とレジスト膜１２とで分断さ
れた。そして、この状態の被処理基板７を一例として、
Ｄｉｍｅｔｈｙｌ Ｓｕｌｆｏｘｉｄｅ（ＣＨ3 ）2 Ｓ
ＯとＮ−ｍｅｔｈｙｌ−２−ｐｙｒｒｏｌｉｄｏｎｅＣ
Ｈ3 ＮＣ4 Ｈ6 Ｏとから構成されるレジスト剥離液に浸
して処理（約９５℃の加熱溶液中で揺動処理）した結
果、図１（ｄ）に示される様にフォトレジスト１２上に
成膜された不要なＢＬＭ膜は、レジスト剥離と同時にリ
フトオフされ、図１（ｄ）に示すごとく接続孔１１の所
定の場所へのＢＬＭ膜パターン１３ａが完成した。
【００２４】実施例２ 本実施例は、同じくはんだボールバンプ形成の際のＢＬ
Ｍ膜のパターニングに本願の発明を適用したものであ
り、金属膜スパッタ工程の成膜前処理に、ＩＣＰ（Ｉｎ
ｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）
をプラズマ発生源とするプラズマ処理装置を用いて、本
発明を実施したものである。本実施例で用いた被処理基
板は、実施例１で用いた図１（ａ）に示したものと同じ
であり、重複する説明は省略する。フォトレジスト膜１
２は実施例１の場合と同様、次に成膜されるＢＬＭ膜１
３の膜厚（１．２μｍ）の２倍以上となる３μｍの膜厚
でパターニングが施されている。
【００２５】ここで、本実施例のメタル成膜前処理に使
用するＩＣＰ処理装置の概略構成例を図３、図４を参照
して説明する。本装置は、石英等の誘電材料で構成され
るプラズマ処理室１４、側壁に多重に巻回した誘導結合
コイル１４ににより、プラズマ電源１５のパワーをプラ
ズマ処理室２に供給し、ここに高密度なプラズマ１６を
生成する。被処理基板３は基板バイアス電源１７が供給
される基板ステージ４上に載置し、所望のプラズマ処理
を施す。なお、図示は省略しているが、装置に必要な処
理ガス導入孔、真空排気系統、ゲートバルブ、被処理基
板の搬送系は当然備えている。本装置の特徴は、大型の
マルチターン誘導結合コイル１４により、大電力でのプ
ラズマ励起が可能であり、１０12／ｃｍ3 台の高密度プ
ラズマでの処理を施すことができる。また、基板バイア
ス電源１７によりイオンの入射エネルギーをプラズマ生
成とは独立に制御できる利点がある。
【００２６】また、本実施例では、被処理基板３の温度
制御特性を向上させる目的で、基板ステージ４は、図４
に示す様にステージ４内部を循環する冷媒によって温度
調整がなされ、ステージ表面は静電チャック１８による
静電吸着とガス冷却によって被処理基板３との間の熱伝
達が良好に行われている。これにより、連続処理を行な
った場合でも金属膜成膜前処理中のウエハ温度をより精
密に制御することが可能となっている。
【００２７】本実施例で用いたＩＣＰと同等の装置とし
て、ＴＣＰ（Ｔｒａｎｓｆｅｒ Ｃ−ｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｏｕｐｌ
ｅｄＲｅｓｏｎａｎｃｅ）、ヘリコン波プラズマ等を用
いることができ、これらの装置を用いれば、１×１０11
ｃｍ-3以上１×１０ｃｍ-3未満のプラスマ密度が得られ
る。
【００２８】次に、図１（ａ）に示す被処理基板７をス
テージ４上にセットし、一例として下記の条件で金属膜
成膜前処理を行った。 アルゴンガス流量 ： ２５ｓｃｃｍ ガス圧力 ： １ｍＴｏｒｒ プラズマ電源電力 ：１０００Ｗ（２ＭＨZ ） 基板バイアス電圧 ： ２００Ｖ（１３．５６ＭＨZ ） 処理時間 ： ４５秒
【００２９】前述の実施例１の平行平板型プラズマ処理
装置の場合、放電を安定に持続させ、かつ処理速度の均
一性を確保するためには、ある程度以上のＲＦ電力の印
加が必要となるが、この時必然的に基板バイアス電圧
（陰極降下電圧）も高めに設定されてしまう。これに対
して、本実施例では、基板バイアス電圧とプラズマ生成
とが独立に制御できるような２つの高周波電源を有する
プラズマ処理装置を用いるため、放電プラズマに影響を
与えることなく、入射イオンエネルギーの最適化ができ
るので、レジスト内部に過剰な熱変質を与えて下地への
焼き付きを惹起することなく、リフトオフに最適な形状
にレジストを加工できる様に基板バイアス電圧を精密に
設定することが可能となる。
【００３０】また、高密度プラズマ源を用いているの
で、生成イオンの絶対量が増大するうえ、低圧力下での
条件設定が可能となり、入射イオンの散乱が抑えられる
ので、基板バイアス電圧を低減しても処理時間の短縮が
図れる。従って、本実施例では、実施例１よりも処理時
間が大幅に短縮できている。このプラズマ処理の結果、
実施例１と同様に被処理基板７は図１（ｂ）に示す様
に、フォトレジスト膜１２の表面層がＡｒ+ イオン照射
を受け、熱膨張でその上部がセリ出し、レジストパター
ンの断面はオーバーハング状に変形された。なお、本実
施例の条件で処理した時のウエハ表面の最高到達温度も
概ね１１５℃〜１３５℃であった。
【００３１】その後、金属膜成膜を経て、リフトオフを
行なったところ、実施例１と同様に最終的に金属膜（Ｂ
ＬＭ膜）の良好なパターン形成を実現できた。以上、本
発明を２種類の実施例に基づいて説明したが、本発明は
これらの実施例に何ら限定されるものではなく、サンプ
ル構造、処理装置、処理条件等、発明の主旨を逸脱しな
い範囲で適宜選択可能であることは言うまでもない。
【００３２】
【発明の効果】本発明の採用により、フォトレジストの
リフトオフ（剥離）処理法を用いて金属膜をパターニン
グする際の金属膜成膜前処理において、レジストに過剰
な熱変質を与えて下地への焼き付きを惹起させることな
く、リフトオフに最適な状態にレジストを加工すること
が可能となり、はんだボールバンプ形成のためのＢＬＭ
膜の良好なパターン形成が実現できる。したがって、本
発明によれば、更に微細化の進んだデザインルールに基
づいて設計され、高集積度、高性能、高信頼性が要求さ
れる半導体装置の製造に極めて有効である。
【図面の簡単な説明】
【図１】本発明を適用した被処理基板の状態を工程順に
示した断面図。 （ａ）電極パッドに臨むパッシベーション膜の接続孔周
辺にフォトレジスト膜が形成された状態。 （ｂ）成膜前処理によって、フォトレジスト膜の開口端
の形状が変化した状態。 （ｃ）ＢＬＭ膜が成膜された状態。 （ｄ）リフトオフによって、ＢＬＭ膜のパターンニング
が完成した状態。
【図２】平行平板型プラズマ処理装置の概略断面図。
【図３】ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）を搭載したプラズマ処理装置の概
略断面図。
【図４】温度制御機構を具備した基板ステージの概略断
面図。
【図５】従来の薄膜レジストパターンを用いた場合の被
処理基板の状態を工程順に示した断面図。（ａ）電極パ
ッドに臨むパッシベーション膜の接続孔周辺にフォトレ
ジスト膜が形成された状態。 （ｂ）成膜前処理によって、フォトレジスト膜の開口形
状が僅かに変化した状態。 （ｃ）ＢＬＭ膜が成膜された状態。 （ｄ）レジスト剥離が進行せず、リフトオフによるパタ
ーンが完成しない状態。
【図６】従来のウエハ温度上昇の大きい条件で金属膜を
形成した被処理基板の状態を工程順に示した断面図。
（ａ）電極パッドに臨むパッシベーション膜の接続孔周
辺に厚膜のフォトレジスト膜が形成された状態。 （ｂ）成膜前処理によって、フォトレジスト膜の開口端
の形状が変化した状態。 （ｃ）ＢＬＭ膜が成膜された状態。 （ｄ）レジスト剥離が進行せず、リフトオフによるパタ
ーンが完成しない状態。
【符号の説明】
１ 平行平板型プラズマ処理装置 ２ プラズマ処理室 ３ 被処理基板（ウエハ） ４ 基板ステージ ５ 陽極板 ６ 高周波電源 ７ 結合コンデンサ ８ 半導体基体 ９ 電極パッド １０ パッシベーション膜 １１ 接続孔 １２ フォトレジスト膜 １２ａ セリ出し部 １３ 金属膜（ＢＬＭ膜） １３ａ 金属膜（ＢＬＭ膜）パターン １４ 誘導結合コイル １５ プラズマ電源 １６ プラズマ １７ 基板バイアス電源 １８ 静電チャック
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】請求項３の発明においては、ＩＣＰ（Ｉｎ
ｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ
ａ）、ＴＣＰ（Ｔｒａｎｓｆｏｍｅｒ Ｃｏｕｐｌｅｄ
Ｐｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）、ヘリコン波プラ
ズマ等１×１０11ｃｍ-3以上１×１０ 14 ｃｍ-3未満のプ
ラスマ密度が得られる高密度プラズマ源を有するプラズ
マ処理装置を用いることを特徴とする請求項１記載の金
属膜のパターン形成方法の構成とした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項３の発明においては、プラズマ処理
装置のプラズマ源にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＴＣＰ（Ｔｒａｎｓ
ｆｏｍｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲ
（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎ
ａｎｃｅ）、ヘリコン波プラズマ等１×１０11ｃｍ-3以
上１×１０ 14 ｃｍ-3未満のプラスマ密度が得られる高密
度プラズマ源を有するプラズマ処理装置が用いられてい
るので、基板バイアス電圧とプラズマ電力が独立して制
御できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】本実施例で用いたＩＣＰと同等の装置とし
て、ＴＣＰ（ＴｒａｎｓｆｏｍｅｒＣｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏ
ｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）、ＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ ＣｏｕｐｌｅｄＲｅｓｏｎａｎｃｅ）、ヘリコ
ン波プラズマ等を用いることができ、これらの装置を用
いれば、１×１０11ｃｍ-3以上１×１０ 14 ｃｍ-3未満の
プラスマ密度が得られる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9169−4Ｍ Ｈ０１Ｌ 21/92 ６０４Ｐ 9169−4Ｍ ６０４Ｓ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体上に順次電極パッド、表面保
    護膜、フォトレジスト膜が積層された被処理基板に対し
    て、 プラズマ照射処理を行い、 金属膜を積層し、 リフトオフ処理を行なう金属膜のパターン形成方法にお
    いて、 前記フォトレジスト膜の厚さを前記金属膜の厚さの２倍
    以上としたことを特徴とする金属膜のパターン形成方
    法。
  2. 【請求項２】 請求項１記載の金属膜のパターン形成方
    法において、 前記被処理基板の表面の最高到達温度を１００℃〜１５
    ０℃と成る如く処理条件を設定したことを特徴とする金
    属膜のパターン形成方法
  3. 【請求項３】 ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏ
    ｕｐｌｅｄ Ｐｌａｓｍａ）、ＴＣＰ（Ｔｒａｎｓｆｅ
    ｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲ（Ｅｌｅ
    ｃｔｒｏｎ Ｃｏｕｐｌｅｄ Ｒｅｓｏｎａｎｃｅ）、
    ヘリコン波プラズマ等１×１０11ｃｍ-3以上１×１０ｃ
    ｍ-3未満のプラスマ密度が得られる高密度プラズマ源を
    有するプラズマ処理装置を用いることを特徴とする請求
    項１記載の金属膜のパターン形成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284497A (ja) * 1997-04-08 1998-10-23 Sony Corp 半導体装置の製造方法
US6214717B1 (en) * 1998-11-16 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for adding plasma treatment on bond pad to prevent bond pad staining problems
CN117791297A (zh) * 2023-12-26 2024-03-29 武汉敏芯半导体股份有限公司 半导体激光器的电极的制备方法及电极

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410922B1 (en) 1995-11-29 2002-06-25 Konstantinos Evangelos Spartiotis Forming contacts on semiconductor substrates for radiation detectors and imaging devices
GB2352084B (en) * 1999-07-13 2002-11-13 Simage Oy Forming contacts on semiconductor substrates for radiation detectors and imaging devices
US20020158207A1 (en) * 1996-11-26 2002-10-31 Simage, Oy. Forming contacts on semiconductor substrates for radiation detectors and imaging devices
US6440836B1 (en) * 1999-03-16 2002-08-27 Industrial Technology Research Institute Method for forming solder bumps on flip chips and devices formed
US6420252B1 (en) * 2000-05-10 2002-07-16 Emcore Corporation Methods of forming robust metal contacts on compound semiconductors
US6586323B1 (en) * 2000-09-18 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for dual-layer polyimide processing on bumping technology
US6375062B1 (en) * 2000-11-06 2002-04-23 Delphi Technologies, Inc. Surface bumping method and structure formed thereby
US6372545B1 (en) 2001-03-22 2002-04-16 Taiwan Semiconductor Manufacturing Company Method for under bump metal patterning of bumping process
US6784089B2 (en) * 2003-01-13 2004-08-31 Aptos Corporation Flat-top bumping structure and preparation method
KR100510543B1 (ko) * 2003-08-21 2005-08-26 삼성전자주식회사 표면 결함이 제거된 범프 형성 방법
KR101112538B1 (ko) * 2004-07-27 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9929080B2 (en) * 2004-11-15 2018-03-27 Intel Corporation Forming a stress compensation layer and structures formed thereby
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
JP2010205829A (ja) * 2009-03-02 2010-09-16 Mitsubishi Electric Corp 半導体発光素子及びその製造方法
CN111554581A (zh) * 2020-04-07 2020-08-18 厦门通富微电子有限公司 一种导电柱的形成工艺及封装体
CN111668184B (zh) * 2020-07-14 2022-02-01 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933303A (en) * 1989-07-25 1990-06-12 Standard Microsystems Corporation Method of making self-aligned tungsten interconnection in an integrated circuit
DE69014871T2 (de) * 1990-07-31 1995-05-24 Ibm Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips.
JP3294411B2 (ja) * 1993-12-28 2002-06-24 富士通株式会社 半導体装置の製造方法
US5393697A (en) * 1994-05-06 1995-02-28 Industrial Technology Research Institute Composite bump structure and methods of fabrication
US5486483A (en) * 1994-09-27 1996-01-23 Trw Inc. Method of forming closely spaced metal electrodes in a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284497A (ja) * 1997-04-08 1998-10-23 Sony Corp 半導体装置の製造方法
US6214717B1 (en) * 1998-11-16 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for adding plasma treatment on bond pad to prevent bond pad staining problems
CN117791297A (zh) * 2023-12-26 2024-03-29 武汉敏芯半导体股份有限公司 半导体激光器的电极的制备方法及电极

Also Published As

Publication number Publication date
CA2177244C (en) 2007-10-09
KR100345622B1 (ko) 2002-11-30
TW312812B (ja) 1997-08-11
US5888892A (en) 1999-03-30
KR960042972A (ko) 1996-12-21
CA2177244A1 (en) 1996-11-25

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