CN111554581A - 一种导电柱的形成工艺及封装体 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004806 packaging method and process Methods 0.000 title abstract description 4
- 239000010410 layer Substances 0.000 claims abstract description 209
- 229910052751 metal Inorganic materials 0.000 claims abstract description 133
- 239000002184 metal Substances 0.000 claims abstract description 133
- 239000011241 protective layer Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 20
- 238000002161 passivation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000003825 pressing Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供了一种导电柱的形成工艺及封装体,所述形成工艺包括:提供第一基板,所述第一基板一侧表面设置有多个电极以及保护层,所述保护层对应所述电极的位置设置有第一开口;在所述第一基板的所述一侧表面形成图案化的第一掩膜层,所述第一掩膜层对应所述第一开口的位置设置有第二开口;在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层,所述第一金属层的高度与所述第一开口邻近的所述保护层的高度的差值在阈值范围内;去除所述第一掩膜层;在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱。通过上述方式,本申请能够提高导电柱表面的平整度。
Description
技术领域
本申请涉及封装技术领域,特别是涉及一种导电柱的形成工艺及封装体。
背景技术
如图1所示,图1为现有技术中导电柱形成工艺一实施方式的结构示意图。在先进封装的导电柱10(例如,金凸块等)形成工艺中,不需要形成导电柱10的线路区用保护层12(例如,氮化硅、氧化硅等)进行保护。由于保护层12存在一定高度,甚至有些封装体需要的保护层12高度较高高,导致生长形成的导电柱10表面的形貌会受电极14处保护层12高度的影响,造成导电柱10表面具有凹陷。
如图2所示,图2为现有技术中压合工艺一实施方式的结构示意图。在压合工艺中,可以通过导电胶中导电粒子18将导电柱10与其他导电体16实现导通。但这种导电粒子18需要受到足够的力度迫使其破裂才能实现纵向导通;但导电柱10表面的凹陷会使得在压合过程中无法压破位于凹陷中的导电粒子18,从而造成导通性不佳。
发明内容
本申请主要解决的技术问题是提供一种导电柱的形成工艺及封装体,能够提高导电柱表面的平整度。
为解决上述技术问题,本申请采用的一个技术方案是:提供一种导电柱的形成工艺,包括:提供第一基板,所述第一基板一侧表面设置有多个电极以及保护层,所述保护层对应所述电极的位置设置有第一开口;在所述第一基板的所述一侧表面形成图案化的第一掩膜层,所述第一掩膜层对应所述第一开口的位置设置有第二开口;在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层,所述第一金属层的高度与所述第一开口邻近的所述保护层的高度的差值在阈值范围内;去除所述第一掩膜层;在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱。
其中,所述第一金属层的高度与所述第一开口邻近的所述保护层的高度齐平,所述导电柱远离所述第一基板一侧表面平整。
其中,在所述第一基板至所述第一掩膜层方向上,所述第二开口的竖截面为正梯形。
其中,所述第一开口与所述第二开口的中轴线相互重合;且在平行于所述一侧表面方向上,所述第二开口的最小尺寸等于所述第一开口的最小尺寸,所述第二开口的最大尺寸大于所述第一开口的最大尺寸。
其中,所述第一掩膜层为可剥离膜;所述在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层,包括:在从所述第二开口以及所述第一开口中露出的所述电极表面以及所述第一掩膜层表面沉积形成所述第一金属层;所述去除所述第一掩膜层,包括:剥离所述第一掩膜层,所述第一掩膜层表面的所述第一金属层和所述第一掩膜层一并去除。
其中,所述在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱,包括:在所述第一金属层以及与所述第一金属层邻近的所述保护层表面形成金属种子层;在所述金属种子层上形成第二掩膜层,且所述第二掩膜层对应所述第一金属层的位置设置有第三开口,所述第三开口的尺寸大于所述第一金属层的尺寸;在所述第三开口内填充形成所述导电柱;去除所述第二掩膜层以及未被所述导电柱覆盖的所述金属种子层。
其中,所述金属种子层包括依次层叠设置的第二金属层和第三金属层,其中,所述第一金属层与所述第二金属层接触且材质相同,所述第三金属层与所述导电柱接触且材质相同。
其中,所述在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层之前,还包括:去除露出的所述电极表面的氧化层;和/或,所述在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱之前,还包括:去除所述第一金属层表面的氧化层。
为解决上述技术问题,本申请采用的另一个技术方案是:提供一种封装体,包括:第一基板,所述第一基板的一侧表面设置有多个电极、保护层、多个第一金属层和多个导电柱;其中,所述保护层对应所述电极的位置设置有第一开口,每个所述第一开口内设置有所述第一金属层,且所述第一金属层的高度与所述第一开口邻近的所述保护层的高度的差值在阈值范围内;每个所述第一金属层以及与所述第一金属层邻近的所述保护层上设置有所述导电柱。
其中,所述第一金属层的高度与邻近的所述保护层的高度相同,所述导电柱远离所述第一基板一侧表面平整。
区别于现有技术情况,本申请的有益效果是:本申请在形成导电柱之前,会在保护层对应电极的位置处的第一开口中形成第一金属层,第一金属层的高度与第一开口邻近的保护层的高度的差值在阈值范围内;该方式可以使得导电柱形成的起始位置较为平整,进而使得最终形成的导电柱远离第一基板一侧表面较为平整,提高后续导电柱与其他导电体电连接的可靠性和良率。
附图说明
为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。其中:
图1为现有技术中导电柱形成工艺一实施方式的结构示意图;
图2为现有技术中压合工艺一实施方式的结构示意图;
图3为本申请导电柱的形成工艺一实施方式的流程示意图;
图4a为图3中步骤S101对应的一实施方式的结构示意图;
图4b为图3中步骤S102对应的一实施方式的结构示意图;
图4c为图3中步骤S103对应的一实施方式的结构示意图;
图4d为图3中步骤S104对应的一实施方式的结构示意图;
图5为图3中步骤S105对应的一实施方式的流程示意图;
图6a为图5中步骤S201对应的一实施方式的结构示意图;
图6b为图5中步骤S202对应的一实施方式的结构示意图;
图6c为图5中步骤S203对应的一实施方式的结构示意图;
图7为本申请封装体一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
请参阅图3,图3为本申请导电柱的形成工艺一实施方式的流程示意图,该形成工艺包括:
S101:提供第一基板20,第一基板20一侧表面设置有多个电极22以及保护层24,保护层24对应电极22的位置设置有第一开口(未标示)。
具体地,请参阅图4a,图4a为图3中步骤S101对应的一实施方式的结构示意图。第一基板20可以是晶圆或其他电路基板。电极22的材质可以为铝等具有导电性的金属。保护层24的材质可以为氮化硅、氧化硅等绝缘材料。且如图4a所示,覆盖电极22的部分保护层24的厚度可以大于未覆盖电极22的部分保护层24的厚度。此外,在第一基板20至保护层24方向上,第一开口的竖截面可以为倒梯形、矩形等。
S102:在第一基板20的一侧表面形成图案化的第一掩膜层26,第一掩膜层26对应第一开口的位置设置有第二开口(未标示)。
具体地,如图4b所示,图4b为图3中步骤S102对应的一实施方式的结构示意图。在本实施例中,第一掩膜层26可以为可剥离膜,以使得第一掩膜层26后续可以较为方便的去除。进一步,第一掩膜层26可以通过蚀刻或曝光或其他方式在第一开口的位置形成第二开口。
优选地,如图4b所示,在第一基板20至第一掩膜层26方向上,第二开口的竖截面为正梯形。该设计方式可以使得后续形成第一金属层时,第二开口的侧壁上不会附着第一金属层,进而便于第一掩膜层26去除。
此外,如图4b所示,第一开口与第二开口的中轴线可以相互重合,第一开口关于该中轴线相互对称,第二开口关于该中轴线相互对称;且在平行于一侧表面方向上,第二开口的最小尺寸d1等于第一开口的最小尺寸d2,该设计方式可以使得电极22从第一开口中露出的部分均可以从第二开口中露出,使得后续形成的第一金属层面积较大;此外,第二开口的最大尺寸d3大于第一开口的最大尺寸d4,该方式可以使得后续第一掩膜层26去除时较为方便。
S103:在从第二开口以及第一开口中露出的电极22表面形成第一金属层28,第一金属层28的高度与第一开口邻近的保护层24的高度的差值在阈值范围内。
具体地,请参阅图4c,图4c为图3中步骤S103对应的一实施方式的结构示意图。上述从第二开口以及第一开口中露出的电极22表面是指:第一掩膜层26、保护层24以及电极22正投影至第一基板20表面上时,电极22未被第一掩膜层26以及保护才能够24覆盖的区域。上述步骤S103中可采用化学气相沉积方法形成第一金属层28,第一金属层28的材质可以为钛钨等。上述步骤S103具体为:在从第二开口以及第一开口中露出的电极22表面以及第一掩膜层26表面沉积形成第一金属层28。
此外,在本实施例中,上述阈值可以设定为小于第一开口邻近的保护层24的高度,该方式可以有效提高第一金属层28与邻近的保护层24所形成的表面的平整度。优选地,第一金属层28的高度等于邻近的保护层24的高度。
S104:去除第一掩膜层26。
具体地,请参阅图4d,图4d为图3中步骤S104对应的一实施方式的结构示意图。当第一掩膜层26为可剥离膜时,可直接剥离去除第一掩膜层26;且当第一掩膜层26表面具有第一金属层28时,第一掩膜层26表面的第一金属层28可一并去除。
S105:在第一金属层28以及与第一金属层28邻近的保护层24上形成导电柱21。
具体地,请参阅图5,图5为图3中步骤S105对应的一实施方式的流程示意图。上述步骤S105具体包括:
S201:在第一金属层28以及与第一金属层28邻近的保护层24表面形成金属种子层23。
具体地,请参阅图6a,图6a为图5中步骤S201对应的一实施方式的结构示意图。金属种子层23可以通过溅射等工艺形成,该金属种子层23可以连续覆盖所有第一金属层28以及保护层24表面。优选地,在本实施例中,金属种子层23包括依次层叠设置的第二金属层230和第三金属层232,其中,第一金属层28与第二金属层230相互接触且材质相同,例如,第一金属层28和第二金属层230的材质均为钛钨等。
S202:在金属种子层23上形成第二掩膜层25,且第二掩膜层25对应第一金属层28的位置设置有第三开口,第三开口的尺寸大于第一金属层28的尺寸。
具体地,请参阅图6b,图6b为图5中步骤S202对应的一实施方式的结构示意图。第二掩膜层25的材质可以为光刻胶等。
S203:在第三开口内填充形成导电柱21。
具体地,如图6c所示,图6c为图5中步骤S203对应的一实施方式的结构示意图。导电柱21可以通过电镀等方式形成,第三金属层232与导电柱21相互接触且材质相同,例如,可以均为金等。当第一金属层28的高度与第一开口邻近的保护层24的高度齐平时,导电柱21远离第一基板20一侧表面平整。这是因为形成导电柱21时,在第一基板20至导电柱21方向上,导电柱21每个位置处的竖截面的高度均相同。而由于形成导电柱21的起始位置表面平整,则对应的形成的导电柱21的终点位置的表面也平整。
S204:去除第二掩膜层25以及未被导电柱21覆盖的金属种子层23。
具体地,如图7所示,图7为本申请封装体一实施方式的结构示意图。上述步骤S204的实现过程可以为:先去除第二掩膜层25;然后利用蚀刻的方式去除未被导电柱21覆盖的第三金属层232;接着再利用蚀刻的方式去除未被导电柱21覆盖的第二金属层230。
即本申请在形成导电柱21之前,会在保护层24对应电极22的位置处的第一开口中形成第一金属层28,第一金属层28的高度与第一开口邻近的保护层24的高度的差值在阈值范围内;该方式可以使得导电柱21形成的起始位置较为平整,进而使得最终形成的导电柱21远离第一基板20一侧表面较为平整,提高后续导电柱21与其他导电体电连接的可靠性和良率。
此外,为了提高第一金属层28与电极22电连接的可靠性,在上述步骤S103之前,还可以包括:去除露出的电极22表面的氧化层,该氧化层可以是形成该电极22的金属对应的氧化物;例如,可以利用电浆处理方式去除。
同样地,为了提高第一金属层28与导电柱21电连接的可靠性,在上述步骤S105之前,还包括:去除第一金属层28表面的氧化层,该氧化层可以是形成该第一金属层28的金属对应的氧化物。例如,可以利用电浆处理方式去除。
另外,在利用上述方式形成导电柱21后,也可进一步利用压合、键合等方式将该导电柱21与其他导电体电连接。由于导电柱21与其他导电体电连接的表面较为平整,因此可以提高导电柱21与其他导电体电连接的可靠性。
下面从结构的角度,对利用上述方式形成的封装体作进一步说明。请再次参阅图7,该封装体包括第一基板20,第一基板20可以是晶圆或其他具有电路结构的板体。第一基板20的一侧表面设置有多个电极22、保护层24、多个第一金属层28和多个导电柱21。
其中,电极22的材质可以为金属,例如,铝等。保护层24的材质可以为氧化硅、氮化硅等非导电物质,保护层24对应电极22的位置设置有第一开口,每个第一开口内设置有第一金属层28,且第一金属层28的高度与第一开口邻近的保护层24的高度的差值在阈值范围内;每个第一金属层28以及与第一金属层28邻近的保护层24上设置有导电柱21。
优选地,上述第一金属层28的高度与邻近的保护层24的高度相同,导电柱21远离第一基板20一侧表面平整。该方式可以使得导电柱21与其他导电体电连接更为可靠。
此外,在本实施例中,第一金属层28的材质可以为钛钨等,导电柱21的材质可以为金等。为了使第一金属层28和导电柱21之间电连接更为可靠,第一金属层28和导电柱21之间还包括金属种子层23。而金属种子层23又可以包括依次层叠设置的第二金属层230和第三金属层232,第二金属层230和第一金属层28相互接触且材质相同,第三金属层232和导电柱21相互接触且材质相同。
以上所述仅为本申请的实施方式,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种导电柱的形成工艺,其特征在于,包括:
提供第一基板,所述第一基板一侧表面设置有多个电极以及保护层,所述保护层对应所述电极的位置设置有第一开口;
在所述第一基板的所述一侧表面形成图案化的第一掩膜层,所述第一掩膜层对应所述第一开口的位置设置有第二开口;
在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层,所述第一金属层的高度与所述第一开口邻近的所述保护层的高度的差值在阈值范围内;
去除所述第一掩膜层;
在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱。
2.根据权利要求1所述的形成工艺,其特征在于,
所述第一金属层的高度与所述第一开口邻近的所述保护层的高度齐平,所述导电柱远离所述第一基板一侧表面平整。
3.根据权利要求1所述的形成工艺,其特征在于,
在所述第一基板至所述第一掩膜层方向上,所述第二开口的竖截面为正梯形。
4.根据权利要求3所述的形成工艺,其特征在于,
所述第一开口与所述第二开口的中轴线相互重合;且在平行于所述一侧表面方向上,所述第二开口的最小尺寸等于所述第一开口的最小尺寸,所述第二开口的最大尺寸大于所述第一开口的最大尺寸。
5.根据权利要求3所述的形成工艺,其特征在于,所述第一掩膜层为可剥离膜;
所述在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层,包括:在从所述第二开口以及所述第一开口中露出的所述电极表面以及所述第一掩膜层表面沉积形成所述第一金属层;
所述去除所述第一掩膜层,包括:剥离所述第一掩膜层,所述第一掩膜层表面的所述第一金属层和所述第一掩膜层一并去除。
6.根据权利要求1所述的形成工艺,其特征在于,所述在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱,包括:
在所述第一金属层以及与所述第一金属层邻近的所述保护层表面形成金属种子层;
在所述金属种子层上形成第二掩膜层,且所述第二掩膜层对应所述第一金属层的位置设置有第三开口,所述第三开口的尺寸大于所述第一金属层的尺寸;
在所述第三开口内填充形成所述导电柱;
去除所述第二掩膜层以及未被所述导电柱覆盖的所述金属种子层。
7.根据权利要求6所述的形成工艺,其特征在于,
所述金属种子层包括依次层叠设置的第二金属层和第三金属层,其中,所述第一金属层与所述第二金属层接触且材质相同,所述第三金属层与所述导电柱接触且材质相同。
8.根据权利要求1所述的形成工艺,其特征在于,
所述在从所述第二开口以及所述第一开口中露出的所述电极表面形成第一金属层之前,还包括:去除露出的所述电极表面的氧化层;和/或,
所述在所述第一金属层以及与所述第一金属层邻近的所述保护层上形成所述导电柱之前,还包括:去除所述第一金属层表面的氧化层。
9.一种封装体,其特征在于,包括:
第一基板,所述第一基板的一侧表面设置有多个电极、保护层、多个第一金属层和多个导电柱;
其中,所述保护层对应所述电极的位置设置有第一开口,每个所述第一开口内设置有所述第一金属层,且所述第一金属层的高度与所述第一开口邻近的所述保护层的高度的差值在阈值范围内;每个所述第一金属层以及与所述第一金属层邻近的所述保护层上设置有所述导电柱。
10.根据权利要求9所述的封装体,其特征在于,
所述第一金属层的高度与邻近的所述保护层的高度相同,所述导电柱远离所述第一基板一侧表面平整。
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