JPH09283524A - はんだボールバンプの形成方法 - Google Patents
はんだボールバンプの形成方法Info
- Publication number
- JPH09283524A JPH09283524A JP8094998A JP9499896A JPH09283524A JP H09283524 A JPH09283524 A JP H09283524A JP 8094998 A JP8094998 A JP 8094998A JP 9499896 A JP9499896 A JP 9499896A JP H09283524 A JPH09283524 A JP H09283524A
- Authority
- JP
- Japan
- Prior art keywords
- film
- plasma
- wafer
- plasma processing
- solder ball
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 プラズマ発生時のインピーダンスマッチング
が容易にとれ、ウェハの処理数が増加して、プラズマ処
理室の状態が変化しても、終始安定したプラズマ放電下
でのウェハ処理を可能とする。 【解決手段】 フォトレジスト膜６に電極パッド２を備
えたウェハをプラズマ処理装置の加工ステージに載置す
る工程と、プラズマ処理室のプラズマ処理を開始する際
の放電電力を段階的に増加させる工程と、次いで一定の
放電電力下で実質的なウェハ処理を行う工程から成るは
んだボールバンプの形成方法。
が容易にとれ、ウェハの処理数が増加して、プラズマ処
理室の状態が変化しても、終始安定したプラズマ放電下
でのウェハ処理を可能とする。 【解決手段】 フォトレジスト膜６に電極パッド２を備
えたウェハをプラズマ処理装置の加工ステージに載置す
る工程と、プラズマ処理室のプラズマ処理を開始する際
の放電電力を段階的に増加させる工程と、次いで一定の
放電電力下で実質的なウェハ処理を行う工程から成るは
んだボールバンプの形成方法。
Description
【０００１】
【発明の属する技術分野】本発明ははんだボールバンプ
の形成方法に関し、さらに詳しくは半導体基体の表面に
金属より成るバンプを形成し、印刷配線基板の表面に形
成した電極と面接合するフリップチップＩＣの製造工程
の一部であるバンプの構成材料となるＢＬＭ膜の成膜工
程に前処理を施すはんだボールバンプの形成方法に関す
る。
の形成方法に関し、さらに詳しくは半導体基体の表面に
金属より成るバンプを形成し、印刷配線基板の表面に形
成した電極と面接合するフリップチップＩＣの製造工程
の一部であるバンプの構成材料となるＢＬＭ膜の成膜工
程に前処理を施すはんだボールバンプの形成方法に関す
る。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ＩＣに関しても、従来のパ
ッケージ実装の代替として、ＬＳＩベアチップを直接印
刷配線基板にマウントするフリップチップによる高密度
実装技術の開発が盛んに行なわれている。フリップチッ
プ実装法には、Ａｕスタッドバンプ法や、はんだボール
バンプ法等いくつかの手法があるが、いずれの場合もＩ
ＣのＡｌ電極パッドとバンプ材料との間には、密着性向
上や相互拡散防止等を目的にバリアメタルが用いられ
る。
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ＩＣに関しても、従来のパ
ッケージ実装の代替として、ＬＳＩベアチップを直接印
刷配線基板にマウントするフリップチップによる高密度
実装技術の開発が盛んに行なわれている。フリップチッ
プ実装法には、Ａｕスタッドバンプ法や、はんだボール
バンプ法等いくつかの手法があるが、いずれの場合もＩ
ＣのＡｌ電極パッドとバンプ材料との間には、密着性向
上や相互拡散防止等を目的にバリアメタルが用いられ
る。
【０００３】はんだボールバンプの場合、このバリメタ
ルがバンプの仕上がり形状を左右することから、ＢＬＭ
（Ｂａｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌ）と通常呼
ばれている。はんだバンプにおけるＢＬＭ膜の構造とし
ては、Ｃｒ／Ｃｕ／Ａｕの三層構造が最も一般的であ
る。この内、下層のＣｒ膜はＡｌ電極パッドとの密着層
として、Ｃｕははんだの拡散防止層として、そして上層
のＡｕ膜は酸化防止膜として、各々作用する。
ルがバンプの仕上がり形状を左右することから、ＢＬＭ
（Ｂａｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌ）と通常呼
ばれている。はんだバンプにおけるＢＬＭ膜の構造とし
ては、Ｃｒ／Ｃｕ／Ａｕの三層構造が最も一般的であ
る。この内、下層のＣｒ膜はＡｌ電極パッドとの密着層
として、Ｃｕははんだの拡散防止層として、そして上層
のＡｕ膜は酸化防止膜として、各々作用する。
【０００４】このＢＬＭ膜をＬＳＩのＡｌ電極パッド上
にパターニングした後に、はんだ（Ｓｎ，Ｐｂ）を成膜
し、熱を加えてはんだを溶融して、最終的にはんだボー
ルバンプを形成する。その概略プロセスとして、はんだ
膜のパターン形成を真空蒸着とフォトレジストのリフト
オフを用いて行った場合の１例を図４に示す。
にパターニングした後に、はんだ（Ｓｎ，Ｐｂ）を成膜
し、熱を加えてはんだを溶融して、最終的にはんだボー
ルバンプを形成する。その概略プロセスとして、はんだ
膜のパターン形成を真空蒸着とフォトレジストのリフト
オフを用いて行った場合の１例を図４に示す。
【０００５】フリップチップＩＣの接合部は、シリコン
等の半導体基体１上にＡｌ等の電極パッド２をスパッタ
やエッチングを用いて形成し、ポリイミド等によって表
面保護膜３を全面に被覆した後、電極パッド２上に開口
された部分を形成して、ＢＬＭ膜４と称せられるＣｒ、
Ｃｕ、Ａｕ等から成る多層金属膜を形成する（図４
（ａ）参照）。さらに、このＢＬＭ膜４の上に、開口部
５を有するレジスト膜６を形成し（図４（ｂ）参照）、
ウェハ全面にはんだ蒸着膜１３を成膜して（図４
（ｃ））、レジストリフトオフによるパターニングを行
った後（図４（ｄ））、熱処理によってはんだを溶融さ
せることで、最終的に（図４（ｅ））に示すような、は
んだボールバンプ８が形成される。
等の半導体基体１上にＡｌ等の電極パッド２をスパッタ
やエッチングを用いて形成し、ポリイミド等によって表
面保護膜３を全面に被覆した後、電極パッド２上に開口
された部分を形成して、ＢＬＭ膜４と称せられるＣｒ、
Ｃｕ、Ａｕ等から成る多層金属膜を形成する（図４
（ａ）参照）。さらに、このＢＬＭ膜４の上に、開口部
５を有するレジスト膜６を形成し（図４（ｂ）参照）、
ウェハ全面にはんだ蒸着膜１３を成膜して（図４
（ｃ））、レジストリフトオフによるパターニングを行
った後（図４（ｄ））、熱処理によってはんだを溶融さ
せることで、最終的に（図４（ｅ））に示すような、は
んだボールバンプ８が形成される。
【０００６】このときのＢＬＭ膜４のパターンが形成さ
れるまでのプロセスフローの概略をフォトレジストのリ
フトオフを用いた場合を一例に図５を用いて説明する。
まず、図５（ａ）に示されるように、電極パッド２上に
ポリイミド又はシリコン窒化膜等の表面保護膜３を形成
し、接続孔となる開口部５を設け、更にその上層にフォ
トレジスト膜６を表面保護膜３よりも大きな開口径でパ
ターニングする。
れるまでのプロセスフローの概略をフォトレジストのリ
フトオフを用いた場合を一例に図５を用いて説明する。
まず、図５（ａ）に示されるように、電極パッド２上に
ポリイミド又はシリコン窒化膜等の表面保護膜３を形成
し、接続孔となる開口部５を設け、更にその上層にフォ
トレジスト膜６を表面保護膜３よりも大きな開口径でパ
ターニングする。
【０００７】次に、この状態のウェハをスパッタ装置に
セットし、ＲＦプラズマによる成膜前処理（通称逆スパ
ッタ）を行うことにより、フォトレジスト膜６の開口端
をオーバーハング状に変形する（図５（ｂ））。そし
て、引き続き、Ｃｒ、Ｃｕ、Ａｕ等から成る金属多層膜
を連続成膜する。この結果、図５（ｃ）に示されるよう
に、ＲＦプラズマによる成膜前処理によってオーバーハ
ング状に形状制御されたフォトレジスト膜６の側壁面に
は、メタルが成膜されることなく、ＢＬＭ膜４は電極パ
ッド２上の開口部５とフォトレジスト膜６上とで分断さ
れる。
セットし、ＲＦプラズマによる成膜前処理（通称逆スパ
ッタ）を行うことにより、フォトレジスト膜６の開口端
をオーバーハング状に変形する（図５（ｂ））。そし
て、引き続き、Ｃｒ、Ｃｕ、Ａｕ等から成る金属多層膜
を連続成膜する。この結果、図５（ｃ）に示されるよう
に、ＲＦプラズマによる成膜前処理によってオーバーハ
ング状に形状制御されたフォトレジスト膜６の側壁面に
は、メタルが成膜されることなく、ＢＬＭ膜４は電極パ
ッド２上の開口部５とフォトレジスト膜６上とで分断さ
れる。
【０００８】そして、最後に、この状態のウェハをレジ
スト剥離液に浸して加熱揺動処理を行うことで、図５
（ｄ）に示されるように、フォトレジスト膜６上に成膜
された不要なＢＬＭ膜４ｂは、レジスト剥離と同時にリ
フトオフされ、開口部５の所定の場所へＢＬＭ膜のパタ
ーン４ａが形成される。このように、成膜前処理として
行う逆スパッタでレジストパターンの加工を必要とする
現行のＢＬＭ膜プロセスでは、ウェハ処理数を重ねると
前処理室のプロセスチェンバ内部にフォトレジストから
スパッタ除去された有機物の蓄積が進行し、逆スパッタ
処理のためのプラズマ放電がスムースに立ち上がらなく
なったり、逆スパッタ処理によるフォトレジストパター
ンの加工形状にバラツキが生じはじめる等の影響が徐々
に出るようになってくる。
スト剥離液に浸して加熱揺動処理を行うことで、図５
（ｄ）に示されるように、フォトレジスト膜６上に成膜
された不要なＢＬＭ膜４ｂは、レジスト剥離と同時にリ
フトオフされ、開口部５の所定の場所へＢＬＭ膜のパタ
ーン４ａが形成される。このように、成膜前処理として
行う逆スパッタでレジストパターンの加工を必要とする
現行のＢＬＭ膜プロセスでは、ウェハ処理数を重ねると
前処理室のプロセスチェンバ内部にフォトレジストから
スパッタ除去された有機物の蓄積が進行し、逆スパッタ
処理のためのプラズマ放電がスムースに立ち上がらなく
なったり、逆スパッタ処理によるフォトレジストパター
ンの加工形状にバラツキが生じはじめる等の影響が徐々
に出るようになってくる。
【０００９】これらは、量産プロセスの再現性を劣化さ
せ、リフトオフによるＢＬＭ膜のパターン形成で残渣不
良９（図６参照）を起こす等、デバイスの製造歩留りを
下げる要因とも成り得る大きな問題である。こうした
中、量産ラインでのデバイス製造歩留りの向上を図るべ
く、はんだボールバンプの形成におけるバリアメタルの
成膜前処理を再現性良く安定なプロセスとするための手
段を確立することが切望されている。
せ、リフトオフによるＢＬＭ膜のパターン形成で残渣不
良９（図６参照）を起こす等、デバイスの製造歩留りを
下げる要因とも成り得る大きな問題である。こうした
中、量産ラインでのデバイス製造歩留りの向上を図るべ
く、はんだボールバンプの形成におけるバリアメタルの
成膜前処理を再現性良く安定なプロセスとするための手
段を確立することが切望されている。
【００１０】
【本発明が解決しようとする課題】プラズマ発生時のイ
ンピーダンスマッチングが容易にとれ、ウェハの処理数
が増加して、プラズマ処理室内の状態が変化しても、終
始安定したプラズマ放電下でのウェハ処理が可能なはん
だボールバンプの形成方法を提供することである。
ンピーダンスマッチングが容易にとれ、ウェハの処理数
が増加して、プラズマ処理室内の状態が変化しても、終
始安定したプラズマ放電下でのウェハ処理が可能なはん
だボールバンプの形成方法を提供することである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、はんだボールバンプの形成方法に係る本発明は、は
んだ成膜工程を含むはんだボールバンプの形成方法にお
いて、フォトレジストのリフトオフを用いてＢＬＭ膜を
パターニングする前に、フォトレジスト膜に開口部を有
するウェハをプラズマ処理装置の加工ステージに載置す
る工程と、プラズマ処理装置のプラズマ処理を開始する
際の放電電力を段階的に増加させる工程と、次いで、一
定の放電出力下で実質的なウェハ処理を行う工程とを含
むはんだボールバンプの形成方法として、プラズマ発生
時のインピーダンスマッチングが容易にとれるように
し、終始安定したプラズマ放電下でウェア処理ができ
る。
に、はんだボールバンプの形成方法に係る本発明は、は
んだ成膜工程を含むはんだボールバンプの形成方法にお
いて、フォトレジストのリフトオフを用いてＢＬＭ膜を
パターニングする前に、フォトレジスト膜に開口部を有
するウェハをプラズマ処理装置の加工ステージに載置す
る工程と、プラズマ処理装置のプラズマ処理を開始する
際の放電電力を段階的に増加させる工程と、次いで、一
定の放電出力下で実質的なウェハ処理を行う工程とを含
むはんだボールバンプの形成方法として、プラズマ発生
時のインピーダンスマッチングが容易にとれるように
し、終始安定したプラズマ放電下でウェア処理ができ
る。
【００１２】
【実施の形態例】以下に、本発明の好適な実施の形態例
について、図１〜図３を参照しつつ説明する。 第１の実施の形態例 本実施の形態例は、はんだボールバンプ形成プロセスに
おけるＢＬＭ膜の成膜前処理に本発明を適用したもので
あり、トライオード型ＲＦプラズマ処理装置を用いて、
放電初期にプラズマ生成電源の出力をランピング増加さ
せた後、基板バイアス電圧を印加してウェハ処理を行っ
た例を図１〜図３を参照しながら説明する。
について、図１〜図３を参照しつつ説明する。 第１の実施の形態例 本実施の形態例は、はんだボールバンプ形成プロセスに
おけるＢＬＭ膜の成膜前処理に本発明を適用したもので
あり、トライオード型ＲＦプラズマ処理装置を用いて、
放電初期にプラズマ生成電源の出力をランピング増加さ
せた後、基板バイアス電圧を印加してウェハ処理を行っ
た例を図１〜図３を参照しながら説明する。
【００１３】本実施の形態例においてサンプルとして使
用したウェハ（被処理基板）１０は図１（ａ）に示され
るように、ＩＣの半導体基体１の電極パッド４上にポリ
イミドまたはシリコン窒化膜等の保護膜３よりも大きな
開口径でパターニングされたものを準備した。
用したウェハ（被処理基板）１０は図１（ａ）に示され
るように、ＩＣの半導体基体１の電極パッド４上にポリ
イミドまたはシリコン窒化膜等の保護膜３よりも大きな
開口径でパターニングされたものを準備した。
【００１４】そして、ここでは図２に示すトライオード
型ＲＦプラズマ装置を用いて前処理を行った。このトラ
イオード型ＲＦプラズマ装置１１は、アルゴンガス雰囲
気のプラズマ処理室１２内に、対向して配置された陽極
板１３と陰極板（加工ステージ）１４を備え、この間に
格子電極１５を備えて成り、陽極板１３にはプラズマ電
源１６が接続され、陰極板１４には基板バイアス電源１
７が結合コンデンサを介して接続されている。陰極板
（加工ステージ）１４上にはウェハ（被処理基板）１０
が載置されている。このプラズマ処理装置１１はプラズ
マ電源１６と基板バイアス電源１７を独立して備えてい
る特徴がある。
型ＲＦプラズマ装置を用いて前処理を行った。このトラ
イオード型ＲＦプラズマ装置１１は、アルゴンガス雰囲
気のプラズマ処理室１２内に、対向して配置された陽極
板１３と陰極板（加工ステージ）１４を備え、この間に
格子電極１５を備えて成り、陽極板１３にはプラズマ電
源１６が接続され、陰極板１４には基板バイアス電源１
７が結合コンデンサを介して接続されている。陰極板
（加工ステージ）１４上にはウェハ（被処理基板）１０
が載置されている。このプラズマ処理装置１１はプラズ
マ電源１６と基板バイアス電源１７を独立して備えてい
る特徴がある。
【００１５】そして、ウェハ１０を加工ステージ１４に
セットし、一例として以下の条件でＢＬＭ膜の成膜前処
理を行った。 １．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：３５０Ｗ（２ＭＨZ ） 基板バイアス電圧 ： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５秒 ２．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：７００Ｗ（２ＭＨZ ） 基板バイアス電圧 ： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５秒 ３．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：７００Ｗ（２ＭＨZ ） 基板バイアス電圧 ：３５０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５分
セットし、一例として以下の条件でＢＬＭ膜の成膜前処
理を行った。 １．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：３５０Ｗ（２ＭＨZ ） 基板バイアス電圧 ： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５秒 ２．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：７００Ｗ（２ＭＨZ ） 基板バイアス電圧 ： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５秒 ３．Ａｒ：２５ｓｃｃｍ、圧力：０．７Ｐａ、ステージ
温度：室温 プラズマソース電力：７００Ｗ（２ＭＨZ ） 基板バイアス電圧 ：３５０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ５分
【００１６】このプラズマ処理後のウェハの状態は、図
１（ｂ）に示すように、フォトレジスト膜６の表面層が
放電プラズマからのＡｒ+ イオン照射を受け、レジスト
パターンの開口端はオーバーハング状に変形された。本
実施の形態例では、予めプラズマ生成電源の出力をラン
ピングさせてやることで安定したプラズマ放電を起こし
た後に、基板バイアス電圧を印加して実質的なウェハ処
理を行っているため、ウェハ処理数を重ねてもプロセス
が安定化し、再現性の高い成膜前処理が可能となった。
１（ｂ）に示すように、フォトレジスト膜６の表面層が
放電プラズマからのＡｒ+ イオン照射を受け、レジスト
パターンの開口端はオーバーハング状に変形された。本
実施の形態例では、予めプラズマ生成電源の出力をラン
ピングさせてやることで安定したプラズマ放電を起こし
た後に、基板バイアス電圧を印加して実質的なウェハ処
理を行っているため、ウェハ処理数を重ねてもプロセス
が安定化し、再現性の高い成膜前処理が可能となった。
【００１７】こうして、成膜前処理を行ったウェハをゲ
ートバルブを介して高真空下で連結された成膜チェンバ
に搬送し、一例としてＣｒ、Ｃｕ、Ａｕ＝０．１／１．
０／０．１μｍからなる積層膜をスパッタ成膜し、ＢＬ
Ｍ膜を形成した。
ートバルブを介して高真空下で連結された成膜チェンバ
に搬送し、一例としてＣｒ、Ｃｕ、Ａｕ＝０．１／１．
０／０．１μｍからなる積層膜をスパッタ成膜し、ＢＬ
Ｍ膜を形成した。
【００１８】このときのウェハの状態は、概ね図１
（ｃ）に示すように、前述のＲＦプラズマによる成膜前
処理によって、オーバーハング状に形状制御されたフォ
トレジスト膜側壁面には、メタルが成膜されることな
く、ＢＬＭ膜６は電極パッド２上の開口部５とフォトレ
ジスト膜６上とで分断された状態となった。
（ｃ）に示すように、前述のＲＦプラズマによる成膜前
処理によって、オーバーハング状に形状制御されたフォ
トレジスト膜側壁面には、メタルが成膜されることな
く、ＢＬＭ膜６は電極パッド２上の開口部５とフォトレ
ジスト膜６上とで分断された状態となった。
【００１９】そして、このウェハを一例として、Ｄｉｍ
ｅｔｈｙｌ ｓｕｌｆｏｘｉｄｅ（ＣＨ3 ）2 ＳＯとＮ
−ｍｅｔｈｙｌ−２−ｐｙｒｒｏｌｉｄｏｎｅＣＨ3 Ｎ
Ｃ4Ｈ6 Ｏとから構成されるレジスト剥離液に浸して加
熱揺動処理した結果、図１（ｄ）に示されるように、フ
ォトレジスト膜６上のＢＬＭ膜４は、フォトレジスト膜
と同時に剥離除去され、開口部５に臨む所定の場所へＢ
ＬＭ膜パターンが形成された。
ｅｔｈｙｌ ｓｕｌｆｏｘｉｄｅ（ＣＨ3 ）2 ＳＯとＮ
−ｍｅｔｈｙｌ−２−ｐｙｒｒｏｌｉｄｏｎｅＣＨ3 Ｎ
Ｃ4Ｈ6 Ｏとから構成されるレジスト剥離液に浸して加
熱揺動処理した結果、図１（ｄ）に示されるように、フ
ォトレジスト膜６上のＢＬＭ膜４は、フォトレジスト膜
と同時に剥離除去され、開口部５に臨む所定の場所へＢ
ＬＭ膜パターンが形成された。
【００２０】このとき、本発明によってＢＬＭ膜の成膜
前処理工程がリフトオフに最適なプロセスを維持したま
ま再現性良く安定化するため、レジストのリフトオフに
よるＢＬＭ膜パターン形成時に従来発生していた残渣不
良が大幅に低減し、デバイス製造歩留りの向上を図るこ
とができた。この後、高融点はんだ（Ｐｂ：Ｓｎ＝９
７：３）の成膜とパターニングを行い（図４（ａ）〜
（ｄ））、ウェットバック工程でフラックス塗布と加熱
溶融処理を行った結果、最終的に図４（ｅ）に示すよう
なボールバンプ８が形成された。
前処理工程がリフトオフに最適なプロセスを維持したま
ま再現性良く安定化するため、レジストのリフトオフに
よるＢＬＭ膜パターン形成時に従来発生していた残渣不
良が大幅に低減し、デバイス製造歩留りの向上を図るこ
とができた。この後、高融点はんだ（Ｐｂ：Ｓｎ＝９
７：３）の成膜とパターニングを行い（図４（ａ）〜
（ｄ））、ウェットバック工程でフラックス塗布と加熱
溶融処理を行った結果、最終的に図４（ｅ）に示すよう
なボールバンプ８が形成された。
【００２１】第２の実施の形態例 本実施の形態例は同じくはんだボールバンプ形成プロセ
スにおけるＢＬＭ膜の成膜前処理に本願の発明を適用し
たものであり、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏ
ｕｐｌｅｄ Ｐｌａｓｍａ）をプラズマ発生源にもつ高
密度プラズマ処理装置を用いて、放電初期にＩＣＰ電源
出力をランピング増加させた後、基板バイアス電圧を印
加してウェハ処理を行った例を図１、図２を参照しつつ
説明する。
スにおけるＢＬＭ膜の成膜前処理に本願の発明を適用し
たものであり、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏ
ｕｐｌｅｄ Ｐｌａｓｍａ）をプラズマ発生源にもつ高
密度プラズマ処理装置を用いて、放電初期にＩＣＰ電源
出力をランピング増加させた後、基板バイアス電圧を印
加してウェハ処理を行った例を図１、図２を参照しつつ
説明する。
【００２２】本実施の形態例において、サンプルとして
使用したウェハは、前述の第１の実施の形態例で用いた
図１（ａ）に示すものと同一であり、重複する説明は省
略する。この状態のウェハ１０をＩＣＰ高密度プラズマ
処理装置を用いて前処理を行った。このＩＣＰ高密度プ
ラズマ処理装置１８は図３に示すごとく、石英等の誘電
体材料で構成されるプラズマ処理室１２側壁に多重に巻
回した誘電結合コイル１９によりＩＣＰ電源（プラズマ
電源）２０のパワーをプラズマ処理室１２に供給し、こ
こに高密度プラズマを生成する。被処理基板１０は、基
板バイアス電源１７が供給される加工ステージ１４上に
載置し、プラズマ処理を施す。
使用したウェハは、前述の第１の実施の形態例で用いた
図１（ａ）に示すものと同一であり、重複する説明は省
略する。この状態のウェハ１０をＩＣＰ高密度プラズマ
処理装置を用いて前処理を行った。このＩＣＰ高密度プ
ラズマ処理装置１８は図３に示すごとく、石英等の誘電
体材料で構成されるプラズマ処理室１２側壁に多重に巻
回した誘電結合コイル１９によりＩＣＰ電源（プラズマ
電源）２０のパワーをプラズマ処理室１２に供給し、こ
こに高密度プラズマを生成する。被処理基板１０は、基
板バイアス電源１７が供給される加工ステージ１４上に
載置し、プラズマ処理を施す。
【００２３】本装置の特徴は、大型マルチターン誘導結
合コイルにより、大電力でのプラズマ励起が可能であ
り、１０12／ｃｍ3 台の高密度プラズマ処理を施すこと
ができる。そして、ウェハ１０を加工ステージ１４上に
載置し、一例として以下の条件でＢＬＭ膜の成膜前処理
を行った。
合コイルにより、大電力でのプラズマ励起が可能であ
り、１０12／ｃｍ3 台の高密度プラズマ処理を施すこと
ができる。そして、ウェハ１０を加工ステージ１４上に
載置し、一例として以下の条件でＢＬＭ膜の成膜前処理
を行った。
【００２４】１．Ａｒ：３０ｓｃｃｍ、圧力：０．１３
Ｐａ、ステージ温度：９０℃ ＩＣＰ電源電力 ：５００Ｗ（４５０ｋＨZ ） 基板バイアス電圧： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ３秒 ２．Ａｒ：３０ｓｃｃｍ、圧力：０．１３Ｐａ、ステー
ジ温度：９０℃ ＩＣＰ電源電力 ：７５０Ｗ（４５０ｋＨZ ） 基板バイアス電圧： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ３秒 ３．Ａｒ：３０ｓｃｃｍ、圧力：０．１３Ｐａ、ステー
ジ温度：９０℃ ＩＣＰ電源電力 ：１０００Ｗ（４５０ｋＨZ ） 基板バイアス電圧：１００Ｖ（１３．５６ＭＨZ ） 処理時間 ： ６０秒
Ｐａ、ステージ温度：９０℃ ＩＣＰ電源電力 ：５００Ｗ（４５０ｋＨZ ） 基板バイアス電圧： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ３秒 ２．Ａｒ：３０ｓｃｃｍ、圧力：０．１３Ｐａ、ステー
ジ温度：９０℃ ＩＣＰ電源電力 ：７５０Ｗ（４５０ｋＨZ ） 基板バイアス電圧： ０Ｖ（１３．５６ＭＨZ ） 処理時間 ： ３秒 ３．Ａｒ：３０ｓｃｃｍ、圧力：０．１３Ｐａ、ステー
ジ温度：９０℃ ＩＣＰ電源電力 ：１０００Ｗ（４５０ｋＨZ ） 基板バイアス電圧：１００Ｖ（１３．５６ＭＨZ ） 処理時間 ： ６０秒
【００２５】本実施の形態例では、高密度なプラズマ発
生源を用いていることと、これによってより低圧力雰囲
気下での処理が可能となったために、多量に発生したイ
オン種が散乱なく垂直にウェハに入射するようになり、
Ａｒ+ イオン照射による成膜前処理に必要な加工が高速
で効率よく実現できている。このため、下地のフォトレ
ジスト膜やデバイスへのプロセスダメージを考慮して、
基板バイアス電圧を低く設定した条件でも処理時間の短
縮化が図れている。
生源を用いていることと、これによってより低圧力雰囲
気下での処理が可能となったために、多量に発生したイ
オン種が散乱なく垂直にウェハに入射するようになり、
Ａｒ+ イオン照射による成膜前処理に必要な加工が高速
で効率よく実現できている。このため、下地のフォトレ
ジスト膜やデバイスへのプロセスダメージを考慮して、
基板バイアス電圧を低く設定した条件でも処理時間の短
縮化が図れている。
【００２６】その結果、プラズマ生成電源のランピング
出力によってプロセスを再現性良く安定化した上で、前
述の実施の形態例以上に高精度な成膜前処理加工を実現
している。この後、実施の形態例１と同様にＢＬＭの成
膜とレジスト剥離によるリフトオフを行ったところ、ウ
ェハ処理数を重ねても残渣不良なく良好なパターン形成
が行えるようになり、量産ラインにおけるデバイス製造
歩留り及び生産性の向上を図ることができた。
出力によってプロセスを再現性良く安定化した上で、前
述の実施の形態例以上に高精度な成膜前処理加工を実現
している。この後、実施の形態例１と同様にＢＬＭの成
膜とレジスト剥離によるリフトオフを行ったところ、ウ
ェハ処理数を重ねても残渣不良なく良好なパターン形成
が行えるようになり、量産ラインにおけるデバイス製造
歩留り及び生産性の向上を図ることができた。
【００２７】以上、本発明を２種類の実施の形態例に基
づいて説明したが、本発明はこれらの実施の形態例に何
ら限定されるものではなく、サンプル構造、プロセス装
置、プロセス条件等発明の趣旨を逸脱しない範囲で適宜
選択可能であることは言うまでもないが、例えば本実施
の形態例では、成膜前処理装置として、トライオード型
ＲＦプラズマ処理装置とＩＣＰ高密度プラズマ処理装置
を用いた場合のプロセス例を示したが、それ以外にもオ
ーソドックスな平行平板型ＲＦプラズマ処理装置やＴＣ
Ｐ、ＥＣＲ、ヘリコン波プラズマ等、ＩＣＰ以外の高密
度プラズマ処理装置を用いた製法への適用も可能であ
る。
づいて説明したが、本発明はこれらの実施の形態例に何
ら限定されるものではなく、サンプル構造、プロセス装
置、プロセス条件等発明の趣旨を逸脱しない範囲で適宜
選択可能であることは言うまでもないが、例えば本実施
の形態例では、成膜前処理装置として、トライオード型
ＲＦプラズマ処理装置とＩＣＰ高密度プラズマ処理装置
を用いた場合のプロセス例を示したが、それ以外にもオ
ーソドックスな平行平板型ＲＦプラズマ処理装置やＴＣ
Ｐ、ＥＣＲ、ヘリコン波プラズマ等、ＩＣＰ以外の高密
度プラズマ処理装置を用いた製法への適用も可能であ
る。
【００２８】
【発明の効果】本発明の採用により、プラズマ発生時の
インピーダンスマッチングが容易にとれるようになり、
ウェハ処理数が増加してプラズマ処理室内にレジストか
らスパッタ除去された有機物が蓄積されてプロセスチャ
ンバの状態が変化しても、残渣不良の発生しない終始安
定したプラズマ放電下でのウェハ処理が可能となり、Ｂ
ＬＭ膜の成膜前処理を連続して行った場合でも従来より
プロセスが安定し、製造ラインでの再現性の高いウェハ
処理ができる。
インピーダンスマッチングが容易にとれるようになり、
ウェハ処理数が増加してプラズマ処理室内にレジストか
らスパッタ除去された有機物が蓄積されてプロセスチャ
ンバの状態が変化しても、残渣不良の発生しない終始安
定したプラズマ放電下でのウェハ処理が可能となり、Ｂ
ＬＭ膜の成膜前処理を連続して行った場合でも従来より
プロセスが安定し、製造ラインでの再現性の高いウェハ
処理ができる。
【図１】本発明を適用した、ＢＬＭ膜パターン形成プロ
セスに沿ったウェハ断面図、（ａ）フォトレジストが形
成された状態、（ｂ）フォトレジストの開口端部がオー
バーハング状態に変形した状態、（ｃ）ウェハ全体にＢ
ＬＭ膜が成膜された状態、（ｄ）ＢＬＭ膜のパターニン
グが完成した状態。
セスに沿ったウェハ断面図、（ａ）フォトレジストが形
成された状態、（ｂ）フォトレジストの開口端部がオー
バーハング状態に変形した状態、（ｃ）ウェハ全体にＢ
ＬＭ膜が成膜された状態、（ｄ）ＢＬＭ膜のパターニン
グが完成した状態。
【図２】トライオード型ＲＦプラズマ処理装置の概略断
面図。
面図。
【図３】ＩＣＰ高密度プラズマ処理装置の概略断面図。
【図４】従来のはんだボールバンプの製造工程に沿った
ウェハの概略断面図であり、（ａ）Ａｌ電極パッド上に
ＢＬＭ膜がパターニングされた状態、（ｂ）はんだ層を
パターニングするための厚膜レジストパターンが形成さ
れた状態、（ｃ）ウェハ全面にはんだ層が成膜された状
態、（ｄ）レジストのリフトオフによって、不要なはん
だ層が除去された状態、（ｅ）熱処理によってはんだが
溶融し、ボールバンプが形成された状態を示す。
ウェハの概略断面図であり、（ａ）Ａｌ電極パッド上に
ＢＬＭ膜がパターニングされた状態、（ｂ）はんだ層を
パターニングするための厚膜レジストパターンが形成さ
れた状態、（ｃ）ウェハ全面にはんだ層が成膜された状
態、（ｄ）レジストのリフトオフによって、不要なはん
だ層が除去された状態、（ｅ）熱処理によってはんだが
溶融し、ボールバンプが形成された状態を示す。
【図５】ＢＬＭ膜パターン形成プロセスに沿ったウェハ
断面図、（ａ）フォトレジストが形成された状態、
（ｂ）フォトレジストの開口端部がオーバーハング状態
に変形した状態、（ｃ）ウェハ全体にＢＬＭ膜が成膜さ
れた状態、（ｄ）ＢＬＭ膜のパターニングが完成した状
態。
断面図、（ａ）フォトレジストが形成された状態、
（ｂ）フォトレジストの開口端部がオーバーハング状態
に変形した状態、（ｃ）ウェハ全体にＢＬＭ膜が成膜さ
れた状態、（ｄ）ＢＬＭ膜のパターニングが完成した状
態。
１…半導体基体、２…電極パッド、３…表面保護膜、４
…ＢＬＭ膜、５…開口部、６…フォトレジスト膜、７…
はんだ層、８…はんだボールバンプ、９…残渣、１０…
ウェハ（被処理基板）、１１…トライオード型ＲＦプラ
ズマ処理装置、１２…プラズマ処理室、１３…陽極板、
１４…加工ステージ（陰極板）、１５…格子電極、１６
…プラズマ電源、１７…基板バイアス電源、１８…ＩＣ
Ｐ高密度プラズマ処理装置、１９…誘導結合コイル、２
０…ＩＣＰ電源
…ＢＬＭ膜、５…開口部、６…フォトレジスト膜、７…
はんだ層、８…はんだボールバンプ、９…残渣、１０…
ウェハ（被処理基板）、１１…トライオード型ＲＦプラ
ズマ処理装置、１２…プラズマ処理室、１３…陽極板、
１４…加工ステージ（陰極板）、１５…格子電極、１６
…プラズマ電源、１７…基板バイアス電源、１８…ＩＣ
Ｐ高密度プラズマ処理装置、１９…誘導結合コイル、２
０…ＩＣＰ電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明を適用した、ＢＬＭ膜パターン形成プロ
セスに沿ったウェハ断面図、（ａ）フォトレジストが形
成された状態、（ｂ）フォトレジストの開口端部がオー
バーハング状態に変形した状態、（ｃ）ウェハ全体にＢ
ＬＭ膜が成膜された状態、（ｄ）ＢＬＭ膜のパターニン
グが完成した状態。
セスに沿ったウェハ断面図、（ａ）フォトレジストが形
成された状態、（ｂ）フォトレジストの開口端部がオー
バーハング状態に変形した状態、（ｃ）ウェハ全体にＢ
ＬＭ膜が成膜された状態、（ｄ）ＢＬＭ膜のパターニン
グが完成した状態。
【図２】トライオード型ＲＦプラズマ処理装置の概略断
面図。
面図。
【図３】ＩＣＰ高密度プラズマ処理装置の概略断面図。
【図４】従来のはんだボールバンプの製造工程に沿った
ウェハの概略断面図であり、（ａ）Ａｌ電極パッド上に
ＢＬＭ膜がパターニングされた状態、（ｂ）はんだ層を
パターニングするための厚膜レジストパターンが形成さ
れた状態、（ｃ）ウェハ全面にはんだ層が成膜された状
態、（ｄ）レジストのリフトオフによって、不要なはん
だ層が除去された状態、（ｅ）熱処理によってはんだが
溶融し、ボールバンプが形成された状態を示す。
ウェハの概略断面図であり、（ａ）Ａｌ電極パッド上に
ＢＬＭ膜がパターニングされた状態、（ｂ）はんだ層を
パターニングするための厚膜レジストパターンが形成さ
れた状態、（ｃ）ウェハ全面にはんだ層が成膜された状
態、（ｄ）レジストのリフトオフによって、不要なはん
だ層が除去された状態、（ｅ）熱処理によってはんだが
溶融し、ボールバンプが形成された状態を示す。
【図５】ＢＬＭ膜パターン形成プロセスに沿ったウェハ
断面図、（ａ）フォトレジストが形成された状態、
（ｂ）フォトレジストの開口端部がオーバーハング状態
に変形した状態、（ｃ）ウェハ全体にＢＬＭ膜が成膜さ
れた状態、（ｄ）ＢＬＭ膜のパターニングが完成した状
態。
断面図、（ａ）フォトレジストが形成された状態、
（ｂ）フォトレジストの開口端部がオーバーハング状態
に変形した状態、（ｃ）ウェハ全体にＢＬＭ膜が成膜さ
れた状態、（ｄ）ＢＬＭ膜のパターニングが完成した状
態。
【図６】ＢＬＭのパターニング後に残渣が存在するウェ
ハの断面図。
ハの断面図。
【符号の説明】 １…半導体基体、２…電極パッド、３…表面保護膜、４
…ＢＬＭ膜、５…開口部、６…フォトレジスト膜、７…
はんだ層、８…はんだボールバンプ、９…残渣、１０…
ウェハ（被処理基板）、１１…トライオード型ＲＦプラ
ズマ処理装置、１２…プラズマ処理室、１３…陽極板、
１４…加工ステージ（陰極板）、１５…格子電極、１６
…プラズマ電源、１７…基板バイアス電源、１８…ＩＣ
Ｐ高密度プラズマ処理装置、１９…誘導結合コイル、２
０…ＩＣＰ電源
…ＢＬＭ膜、５…開口部、６…フォトレジスト膜、７…
はんだ層、８…はんだボールバンプ、９…残渣、１０…
ウェハ（被処理基板）、１１…トライオード型ＲＦプラ
ズマ処理装置、１２…プラズマ処理室、１３…陽極板、
１４…加工ステージ（陰極板）、１５…格子電極、１６
…プラズマ電源、１７…基板バイアス電源、１８…ＩＣ
Ｐ高密度プラズマ処理装置、１９…誘導結合コイル、２
０…ＩＣＰ電源
Claims (3)
- 【請求項１】 はんだ成膜工程を含むはんだボールバン
プの形成方法において、フォトレジストのリフトオフを
用いてＢＬＭ膜をパターニングする前に、 前記フォトレジスト膜に開口部を有するウェハをプラズ
マ処理装置の加工ステージに載置する工程と、 前記プラズマ処理装置のプラズマ処理を開始する際の放
電電力を段階的に増加させる工程と、 次いで、一定の放電出力下で実質的なウェハ処理を行う
工程とを含むはんだボールバンプの形成方法。 - 【請求項２】 前記プラズマ処理装置は、プラズマ生成
と基板バイアス電圧とを独立に制御可能な二つの高周波
電源を有することを特徴とする請求項１に記載のはんだ
ボールバンプの形成方法。 - 【請求項３】 前記プラズマ処理装置は、ＩＣＰ、ＴＣ
Ｐ、ＥＣＲ、ヘリコン波プラズマ源等、１×１０11ｃｍ
-3以上１×１０14ｃｍ-3未満のプラズマ密度が得られる
高密度プラズマ処理装置であることを特徴とする請求項
１又は請求項２に記載のはんだボールバンプの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09499896A JP3409574B2 (ja) | 1996-04-17 | 1996-04-17 | はんだボールバンプの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09499896A JP3409574B2 (ja) | 1996-04-17 | 1996-04-17 | はんだボールバンプの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283524A true JPH09283524A (ja) | 1997-10-31 |
| JP3409574B2 JP3409574B2 (ja) | 2003-05-26 |
Family
ID=14125529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09499896A Expired - Fee Related JP3409574B2 (ja) | 1996-04-17 | 1996-04-17 | はんだボールバンプの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3409574B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028122A (ja) * | 2008-07-18 | 2010-02-04 | Beijing Boe Optoelectronics Technology Co Ltd | フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 |
| CN111554581A (zh) * | 2020-04-07 | 2020-08-18 | 厦门通富微电子有限公司 | 一种导电柱的形成工艺及封装体 |
-
1996
- 1996-04-17 JP JP09499896A patent/JP3409574B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010028122A (ja) * | 2008-07-18 | 2010-02-04 | Beijing Boe Optoelectronics Technology Co Ltd | フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 |
| CN111554581A (zh) * | 2020-04-07 | 2020-08-18 | 厦门通富微电子有限公司 | 一种导电柱的形成工艺及封装体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3409574B2 (ja) | 2003-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100681985B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5933752A (en) | Method and apparatus for forming solder bumps for a semiconductor device | |
| US5888892A (en) | Metal layer pattern forming method | |
| JP3587019B2 (ja) | 半導体装置の製造方法 | |
| JP3360461B2 (ja) | メタル成膜工程の前処理方法 | |
| JP3409574B2 (ja) | はんだボールバンプの形成方法 | |
| JP4130706B2 (ja) | バンプ製造方法および半導体装置の製造方法 | |
| JP2004273771A (ja) | 半導体装置の製造方法 | |
| JP2006270031A (ja) | 半導体装置およびその製造方法 | |
| JP3331834B2 (ja) | はんだボールバンプの形成方法 | |
| JP3721687B2 (ja) | 半導体装置の製造方法 | |
| JPH1074766A (ja) | 半導体装置の製造方法 | |
| JP3641899B2 (ja) | プラズマ処理方法 | |
| JP3870469B2 (ja) | 成膜前処理方法 | |
| JP3972463B2 (ja) | プラズマ処理方法 | |
| JP2002299705A (ja) | 微小面積トンネル接合の作製方法 | |
| JPH10224029A (ja) | バンプ製造方法 | |
| JPH11219966A (ja) | はんだバンプの製造方法 | |
| JP3409569B2 (ja) | はんだボールバンプの形成方法 | |
| JPH09306918A (ja) | はんだボールバンプ形成工程におけるバリアメタル形成方法 | |
| JP2011187969A (ja) | 半導体装置の製造方法 | |
| CN116851940A (zh) | 一种新型钝化层开孔方法 | |
| JPH08316148A (ja) | 蒸着装置及び成膜方法及びボールバンプの形成方法 | |
| JPH08330308A (ja) | バンプの形成方法 | |
| JPH06295938A (ja) | 半導体装置の実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |