JP2004071679A - 半導体素子の電極およびその製造方法 - Google Patents
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Abstract
【課題】外部端子の側面から、保護膜にクラックが生じると、保護膜がクラック発生部から脱落し、外部端子における安定した電気的接続を確保することができなくなる。
【解決手段】内部端子８の上面の第１の保護膜９から露出した領域に、内部端子８の上面の中央部を露出し、かつ囲むように第３の保護膜１２が形成され、第２の保護膜１１の表面において、第３の保護膜１２から半導体素子７の表面の略垂直方向にある部分に盛り上がり部１３が形成されている。
【選択図】 図１
【解決手段】内部端子８の上面の第１の保護膜９から露出した領域に、内部端子８の上面の中央部を露出し、かつ囲むように第３の保護膜１２が形成され、第２の保護膜１１の表面において、第３の保護膜１２から半導体素子７の表面の略垂直方向にある部分に盛り上がり部１３が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に形成された電極に関するものであり、特に、ボンディング時の衝撃によって電極の保護膜にクラックが発生しないような半導体素子の電極およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、情報機器は携帯電話を代表に小型、軽量化が進んでおり、これら要求に応えるべく半導体素子にも微細化が求められてきた。
【０００３】
そこで、半導体素子の配線形成プロセスを改善することにより、配線の幅を小さくして、より微細な回路形成を行うことで半導体素子の微細化を実現している。そして最近になって、半導体素子の配線の幅は、それまでの０．１８［μｍ］から０．１３［μｍ］に移行するための技術開発が進んでいる。
【０００４】
以下、従来の半導体素子の電極およびその製造方法について説明する。
【０００５】
まず、従来の半導体素子の電極について説明する。
【０００６】
図６は、従来の半導体素子の電極を示す断面図である。
【０００７】
図６に示すように、層間絶縁膜１、Ｃｕからなる内部端子２、内部端子２上の保護膜３、Ａｌからなる外部端子４および外部端子４の上の周囲に形成され、ＳｉＮからなる保護膜５から構成されている。
【０００８】
次に、従来の半導体素子の電極の製造方法について説明する。
【０００９】
従来の半導体素子の電極の製造方法は、ダマシンプロセスと称する方法であった。
【００１０】
すなわち、まず、層間絶縁膜１に形成された溝（図示せず）へＣｕを埋め込み、その後、機械的化学研磨方法（ＣＭＰ）により平坦化を行う。この工程により内部端子２が形成される。次に内部端子２上に保護膜３をプラズマＣＶＤにより成膜し、内部端子２の中央部を保護膜３から露出させるためドライエッチングを行う。その後、Ｔｉ、ＴｉＮからなるバリアメタルおよびその上面にＡｌをスパッタにより成膜し、外部端子４をドライエッチで形成する。最後に、Ａｌからなる外部端子４上に保護膜５を成膜し、外部端子４の中央部の上面をドライエッチにより保護膜５から露出し開口する。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体素子の電極に対してワイヤボンディングやバンプ形成を行う際に、ワイヤの先端に形成されたボールが外部端子上の保護膜に接触することがあり、保護膜にクラックが発生して保護膜が剥離し、ボンディング時の電極表面の変形等により電極どうしがショートしてしまうという不具合があった。
【００１２】
図７は、従来の半導体素子の電極に対して、ワイヤボンディングを行ったときに生じたクラックを示した断面図である。
【００１３】
図７に示すように、外部端子４の側面から、保護膜５にクラック６が生じる。保護膜５が生じると保護膜５がクラック６の発生部から脱落する。
【００１４】
本発明は、前記従来の課題を解決するもので、外部電極の周囲上面に形成された保護膜にクラックが生じないような半導体素子の電極およびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体素子の電極は、半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように形成された第３の保護膜とからなる。
【００１６】
また、第２の保護膜の表面において、第３の保護膜から半導体素子の略垂直方向にある部分が盛り上がっている。
【００１７】
また、第３の保護膜は、第１の保護膜と接触していない。
【００１８】
また、第３の保護膜は四角形である。
【００１９】
また、第３の保護膜には、前記外部端子にワイヤボンディングまたはバンプ形成される時に供給される超音波の振動方向と略垂直な方向にスリットが形成されている。
【００２０】
また、外部端子の側面は傾斜している。
【００２１】
また、外部端子の側面に段差が設けられている。
【００２２】
また、半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記外部端子の周辺に溝が形成され、前記溝の内部に樹脂が形成されている。
【００２３】
また、溝の内部に形成されている樹脂の材料は、第２の保護膜と同一である。
【００２４】
以上、本発明の半導体素子の電極は、第３の保護膜が外部端子の表面に形成されていることから、第３の保護膜の厚み分だけ外部端子が盛り上がるため、その外部端子の盛り上がり、さらに第２の保護膜の表面に形成された盛り上がり部により、ワイヤボンディング等の衝撃によって第２の保護膜にクラックが発生することを抑制することができる。すなわち、外部端子の盛り上がりが変形応力の伝わりを止めるダムとなり、衝撃荷重や超音波パワーによる外部端子の変形を起きにくくする。その結果、外部端子が第２の保護膜を押す応力が低減され、第２の保護膜のクラック発生を抑制する。また、外部端子の盛り上がりは、第２の保護膜により密着して覆われるので、衝撃による外部端子の変形が更に抑制され、耐クラック性は向上する。さらに、外部端子の側面が傾斜したり、または段差が設けられることにより、外部端子上の第２の保護膜にかかる力を緩和でき、耐クラック性が向上する。
【００２５】
また、本発明の半導体素子の電極の製造方法は、半導体素子の表面に形成された内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜を形成し、同時に前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように第３の保護膜を形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成する工程とからなる。
【００２６】
また、第２の保護膜を形成する工程では、前記第２の保護膜の表面において、第３の保護膜から半導体素子の表面の略垂直方向にある部分を盛り上げるように形成する。
【００２７】
また、半導体素子の表面に内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜に形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の周辺に溝を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成するとともに、前記溝の内部に前記第２の保護膜と同一の材料の樹脂を形成する工程とからなる。
【００２８】
以上、本発明の半導体素子の電極の製造方法は、第３の保護膜を第１の保護膜と同時に形成することで、衝撃緩和用の第３の保護膜の形成工程を特別に設けなくてもよい。
【００２９】
【発明の実施の形態】
以下、本発明の半導体素子の電極およびその製造方法の一実施形態について、図面を参照しながら説明する。
【００３０】
最初に、第１の実施形態について説明する。
【００３１】
まず、本実施形態の半導体素子の電極について説明する。
【００３２】
図１〜図４は、本実施形態の半導体素子の電極を示す図である。
【００３３】
図１（ａ）は、本実施形態の半導体素子の電極を示す平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ１箇所における断面図である。
【００３４】
図１（ａ）および図１（ｂ）に示すように、半導体素子７の表面に内部端子８が形成され、内部端子８の中央部を露出させるように第１の保護膜９が形成されている。内部端子８と第１の保護膜９の表面とのオーバーラップ量は１〜２［μｍ］である。また、少なくとも内部端子８の上面の第１の保護膜９から露出した部分に、膜厚が０．７〜０．８［μｍ］の外部端子１０が形成されているが、この外部端子１０の側面は傾斜していてもよいし、段差が設けられていてもよい。そして、外部端子１０の上面の中央部を露出するように、外部端子１０とのオーバーラップ量が３［μｍ］程度で、膜厚が０．６５［μｍ］以上の第２の保護膜１１が形成されている。そして、本実施形態の特徴は、内部端子８の上面の第１の保護膜９から露出した領域に、内部端子８の上面の中央部を露出し、かつ囲むように幅１［μｍ］程度の四角形の第３の保護膜１２が形成され、この第３の保護膜１２は、第１の保護膜９と接触することなく１［μｍ］程度間隔が設けられている。さらに、本実施形態では、第２の保護膜１１の表面において、第３の保護膜１２から半導体素子７の表面の略垂直方向にある部分に盛り上がり部１３が形成されている。
【００３５】
以上、本実施形態の半導体素子の電極は、外部端子１０と、外部端子１０の表面の周囲に形成された第２の保護膜１１との接触面積が大きくなって、両者の密着性が向上するので、外部端子１０に対してボンディング等の衝撃が与えられても、第２の保護膜１１にクラックが発生するという不具合を抑制できる。
【００３６】
次に、第３の保護膜にスリットが形成されている場合について説明する。
【００３７】
図２（ａ）は、本実施形態の半導体素子の電極を示す平面図であり、図２（ｂ）は、図２（ａ）のＢ−Ｂ１箇所における断面図である。
【００３８】
図２（ａ）および図２（ｂ）に示すように、内部端子８上の第３の保護膜１２にスリット１４が設けられている。すなわち、第３の保護膜１２には、外部端子１０にワイヤボンディングまたはバンプ形成される時に供給される超音波の振動方向と略垂直な方向にスリット１４が形成されている。したがって、外部端子１０の上面の周辺に形成された第２の保護膜１１のうち、第３の保護膜１２にスリット１４が設けられていない凸部の部分の上部が、盛り上がって凸部となり、結局、第２の保護膜１１には凹凸部が形成される。その結果、外部端子１０と、外部端子１０の表面の周囲に形成された第２の保護膜１１との接触面積が大きくなって、両者の密着性が向上するので、外部端子１０に対してボンディング等の衝撃が与えられても、第２の保護膜１１にクラックが発生するという不具合を抑制できる。すなわち、外部端子１０上の第２の保護膜１１の１辺に沿った方向に印加されたボンディングの超音波（図２に図示する超音波方向）に対して、外部端子１０上の第２の保護膜１１のクラックおよび剥がれを抑制することができる。
【００３９】
次に、外部端子の側面の形状の他の形態について説明する。
【００４０】
図３および図４は、外部端子の側面の他の形態について示した断面図である。
【００４１】
まず、図３に示すように、外部端子１０の側面に約４５度の傾斜１５を設けることにより、第２の保護膜１１にも傾斜が転写される。外部端子１０の側面に傾斜を設ける方法としては、リソグラフィー工程で露光量を調整することで、レジストの深さ方向に反応が異なるためレジスト側面に傾斜が形成される。そして、レジスト反応が起こり、レジストが無くなった部分をドライエッチング法によりエッチングし、外部端子１０の側面に傾斜１５を設ける。
【００４２】
また、図４に示すように、外部端子１０の側面に段差１６が形成されている。外部端子１０に段差１６を設ける方法としては、まず段差１６の上段用のマスクで露光、現像し、次に２枚目のマスクで外部端子１０の形状を形成する。
【００４３】
上記の図３および図４のような実施形態をとることにより、第２の保護膜１１にかかるボンディング荷重が分力となるので緩和され、第２の保護膜１１にクラックが発生することの抑制に効果がある。
【００４４】
次に、本実施形態の半導体素子の電極の製造方法について、図１〜図４を用いて説明する。
【００４５】
層間絶縁膜１７上にレジスト膜を塗布、露光、現像し、ドライエッチで溝を形成した後、内部端子８を構成する金属材料をめっき、スパッタにより埋め込み、その後ＣＭＰ法で平坦化を行い、内部端子８を形成する。次に、第１の保護膜９を化学気相堆積法ＣＶＤ法により半導体素子７の表面側に成膜する。そして再度レジストを塗布し内部端子８上の第２の保護膜１１、第３の保護膜１２の形状が描かれたマスクを用い、レジストの露光・現像を行う。これにより、マスクに保護膜が描かれていない部分は、露光すると、マスクを光が通過しレジストが反応し、レジストが無くなる。レジストの無くなった部分にドライエッチを行い、それらの保護膜を除去することにより、所望の内部端子上の第２の保護膜１１、第３の保護膜１２が得られる。その後、外部端子１０を構成する材料をスパッタによりウェハ全面に成膜し、レジスト塗布、露光、現像し、ドライエッチして所望の形状をした外部端子１０が得られる。外部端子１０上の第２の保護膜１１の形成方法は前記保護膜の形成方法と同様である。
【００４６】
次に、第２の実施形態について説明する。
【００４７】
まず、本実施形態の半導体素子の電極について説明する。
【００４８】
図５に示すように、本実施形態の半導体素子の電極は、半導体素子７の表面に内部端子８が形成され、内部端子８の中央部を露出させるように第１の保護膜９が形成され、少なくとも内部端子８の上面の第１の保護膜９から露出した部分に外部端子１０が形成され、外部端子１０の上面の中央部を露出するように第２の保護膜１１が形成されている。そして、本実施形態の特徴は、外部端子１１の周辺に溝１８が形成され、溝１８の内部に第１の保護膜９と同一の材料の樹脂１９が形成されていることである。
【００４９】
このような構成により、溝１８の内部形成された樹脂１９により、溝１８近傍の外部端子１０の変形を食い止め、外部端子１０の変形による第２の保護膜１１にかかる応力が低下して、第２の保護膜１１のクラックの発生抑制に効果がある。
【００５０】
なお、本実施形態において、外部端子の溝および溝内部の樹脂の形成方法以外は、前記実施形態の半導体素子の電極の製造方法と同様である。外部端子の溝の形成方法は、外部端子にエッチングにより溝を形成し、その後、溝に第１の保護膜を同一の材料からなる樹脂を埋め込むことにより、内部に樹脂が形成された溝を形成することができる。
【００５１】
【発明の効果】
本発明の半導体素子の電極およびその製造方法は、電極にボンディングを行う際に、半導体素子の電極の周囲に形成された保護膜にクラックが発生するという不具合を抑制できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体素子の電極を示す図
【図２】本発明の一実施形態の半導体素子の電極を示す図
【図３】本発明の一実施形態の半導体素子の電極を示す図
【図４】本発明の一実施形態の半導体素子の電極を示す図
【図５】本発明の一実施形態の半導体素子の電極を示す図
【図６】従来の半導体素子の電極を示す断面図
【図７】従来の半導体素子の電極を示す断面図
【符号の説明】
１ 層間絶縁膜
２ 内部端子
３ 保護膜
４ 外部端子
５ 保護膜
６ クラック
７ 半導体素子
８ 内部端子
９ 第１の保護膜
１０ 外部端子
１１ 第２の保護膜
１２ 第３の保護膜
１３ 盛り上がり部
１４ スリット
１５ 傾斜
１６ 段差
１７ 層間絶縁膜
１８ 溝
１９ 樹脂
【発明の属する技術分野】
本発明は、半導体素子に形成された電極に関するものであり、特に、ボンディング時の衝撃によって電極の保護膜にクラックが発生しないような半導体素子の電極およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、情報機器は携帯電話を代表に小型、軽量化が進んでおり、これら要求に応えるべく半導体素子にも微細化が求められてきた。
【０００３】
そこで、半導体素子の配線形成プロセスを改善することにより、配線の幅を小さくして、より微細な回路形成を行うことで半導体素子の微細化を実現している。そして最近になって、半導体素子の配線の幅は、それまでの０．１８［μｍ］から０．１３［μｍ］に移行するための技術開発が進んでいる。
【０００４】
以下、従来の半導体素子の電極およびその製造方法について説明する。
【０００５】
まず、従来の半導体素子の電極について説明する。
【０００６】
図６は、従来の半導体素子の電極を示す断面図である。
【０００７】
図６に示すように、層間絶縁膜１、Ｃｕからなる内部端子２、内部端子２上の保護膜３、Ａｌからなる外部端子４および外部端子４の上の周囲に形成され、ＳｉＮからなる保護膜５から構成されている。
【０００８】
次に、従来の半導体素子の電極の製造方法について説明する。
【０００９】
従来の半導体素子の電極の製造方法は、ダマシンプロセスと称する方法であった。
【００１０】
すなわち、まず、層間絶縁膜１に形成された溝（図示せず）へＣｕを埋め込み、その後、機械的化学研磨方法（ＣＭＰ）により平坦化を行う。この工程により内部端子２が形成される。次に内部端子２上に保護膜３をプラズマＣＶＤにより成膜し、内部端子２の中央部を保護膜３から露出させるためドライエッチングを行う。その後、Ｔｉ、ＴｉＮからなるバリアメタルおよびその上面にＡｌをスパッタにより成膜し、外部端子４をドライエッチで形成する。最後に、Ａｌからなる外部端子４上に保護膜５を成膜し、外部端子４の中央部の上面をドライエッチにより保護膜５から露出し開口する。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体素子の電極に対してワイヤボンディングやバンプ形成を行う際に、ワイヤの先端に形成されたボールが外部端子上の保護膜に接触することがあり、保護膜にクラックが発生して保護膜が剥離し、ボンディング時の電極表面の変形等により電極どうしがショートしてしまうという不具合があった。
【００１２】
図７は、従来の半導体素子の電極に対して、ワイヤボンディングを行ったときに生じたクラックを示した断面図である。
【００１３】
図７に示すように、外部端子４の側面から、保護膜５にクラック６が生じる。保護膜５が生じると保護膜５がクラック６の発生部から脱落する。
【００１４】
本発明は、前記従来の課題を解決するもので、外部電極の周囲上面に形成された保護膜にクラックが生じないような半導体素子の電極およびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体素子の電極は、半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように形成された第３の保護膜とからなる。
【００１６】
また、第２の保護膜の表面において、第３の保護膜から半導体素子の略垂直方向にある部分が盛り上がっている。
【００１７】
また、第３の保護膜は、第１の保護膜と接触していない。
【００１８】
また、第３の保護膜は四角形である。
【００１９】
また、第３の保護膜には、前記外部端子にワイヤボンディングまたはバンプ形成される時に供給される超音波の振動方向と略垂直な方向にスリットが形成されている。
【００２０】
また、外部端子の側面は傾斜している。
【００２１】
また、外部端子の側面に段差が設けられている。
【００２２】
また、半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記外部端子の周辺に溝が形成され、前記溝の内部に樹脂が形成されている。
【００２３】
また、溝の内部に形成されている樹脂の材料は、第２の保護膜と同一である。
【００２４】
以上、本発明の半導体素子の電極は、第３の保護膜が外部端子の表面に形成されていることから、第３の保護膜の厚み分だけ外部端子が盛り上がるため、その外部端子の盛り上がり、さらに第２の保護膜の表面に形成された盛り上がり部により、ワイヤボンディング等の衝撃によって第２の保護膜にクラックが発生することを抑制することができる。すなわち、外部端子の盛り上がりが変形応力の伝わりを止めるダムとなり、衝撃荷重や超音波パワーによる外部端子の変形を起きにくくする。その結果、外部端子が第２の保護膜を押す応力が低減され、第２の保護膜のクラック発生を抑制する。また、外部端子の盛り上がりは、第２の保護膜により密着して覆われるので、衝撃による外部端子の変形が更に抑制され、耐クラック性は向上する。さらに、外部端子の側面が傾斜したり、または段差が設けられることにより、外部端子上の第２の保護膜にかかる力を緩和でき、耐クラック性が向上する。
【００２５】
また、本発明の半導体素子の電極の製造方法は、半導体素子の表面に形成された内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜を形成し、同時に前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように第３の保護膜を形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成する工程とからなる。
【００２６】
また、第２の保護膜を形成する工程では、前記第２の保護膜の表面において、第３の保護膜から半導体素子の表面の略垂直方向にある部分を盛り上げるように形成する。
【００２７】
また、半導体素子の表面に内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜に形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の周辺に溝を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成するとともに、前記溝の内部に前記第２の保護膜と同一の材料の樹脂を形成する工程とからなる。
【００２８】
以上、本発明の半導体素子の電極の製造方法は、第３の保護膜を第１の保護膜と同時に形成することで、衝撃緩和用の第３の保護膜の形成工程を特別に設けなくてもよい。
【００２９】
【発明の実施の形態】
以下、本発明の半導体素子の電極およびその製造方法の一実施形態について、図面を参照しながら説明する。
【００３０】
最初に、第１の実施形態について説明する。
【００３１】
まず、本実施形態の半導体素子の電極について説明する。
【００３２】
図１〜図４は、本実施形態の半導体素子の電極を示す図である。
【００３３】
図１（ａ）は、本実施形態の半導体素子の電極を示す平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ１箇所における断面図である。
【００３４】
図１（ａ）および図１（ｂ）に示すように、半導体素子７の表面に内部端子８が形成され、内部端子８の中央部を露出させるように第１の保護膜９が形成されている。内部端子８と第１の保護膜９の表面とのオーバーラップ量は１〜２［μｍ］である。また、少なくとも内部端子８の上面の第１の保護膜９から露出した部分に、膜厚が０．７〜０．８［μｍ］の外部端子１０が形成されているが、この外部端子１０の側面は傾斜していてもよいし、段差が設けられていてもよい。そして、外部端子１０の上面の中央部を露出するように、外部端子１０とのオーバーラップ量が３［μｍ］程度で、膜厚が０．６５［μｍ］以上の第２の保護膜１１が形成されている。そして、本実施形態の特徴は、内部端子８の上面の第１の保護膜９から露出した領域に、内部端子８の上面の中央部を露出し、かつ囲むように幅１［μｍ］程度の四角形の第３の保護膜１２が形成され、この第３の保護膜１２は、第１の保護膜９と接触することなく１［μｍ］程度間隔が設けられている。さらに、本実施形態では、第２の保護膜１１の表面において、第３の保護膜１２から半導体素子７の表面の略垂直方向にある部分に盛り上がり部１３が形成されている。
【００３５】
以上、本実施形態の半導体素子の電極は、外部端子１０と、外部端子１０の表面の周囲に形成された第２の保護膜１１との接触面積が大きくなって、両者の密着性が向上するので、外部端子１０に対してボンディング等の衝撃が与えられても、第２の保護膜１１にクラックが発生するという不具合を抑制できる。
【００３６】
次に、第３の保護膜にスリットが形成されている場合について説明する。
【００３７】
図２（ａ）は、本実施形態の半導体素子の電極を示す平面図であり、図２（ｂ）は、図２（ａ）のＢ−Ｂ１箇所における断面図である。
【００３８】
図２（ａ）および図２（ｂ）に示すように、内部端子８上の第３の保護膜１２にスリット１４が設けられている。すなわち、第３の保護膜１２には、外部端子１０にワイヤボンディングまたはバンプ形成される時に供給される超音波の振動方向と略垂直な方向にスリット１４が形成されている。したがって、外部端子１０の上面の周辺に形成された第２の保護膜１１のうち、第３の保護膜１２にスリット１４が設けられていない凸部の部分の上部が、盛り上がって凸部となり、結局、第２の保護膜１１には凹凸部が形成される。その結果、外部端子１０と、外部端子１０の表面の周囲に形成された第２の保護膜１１との接触面積が大きくなって、両者の密着性が向上するので、外部端子１０に対してボンディング等の衝撃が与えられても、第２の保護膜１１にクラックが発生するという不具合を抑制できる。すなわち、外部端子１０上の第２の保護膜１１の１辺に沿った方向に印加されたボンディングの超音波（図２に図示する超音波方向）に対して、外部端子１０上の第２の保護膜１１のクラックおよび剥がれを抑制することができる。
【００３９】
次に、外部端子の側面の形状の他の形態について説明する。
【００４０】
図３および図４は、外部端子の側面の他の形態について示した断面図である。
【００４１】
まず、図３に示すように、外部端子１０の側面に約４５度の傾斜１５を設けることにより、第２の保護膜１１にも傾斜が転写される。外部端子１０の側面に傾斜を設ける方法としては、リソグラフィー工程で露光量を調整することで、レジストの深さ方向に反応が異なるためレジスト側面に傾斜が形成される。そして、レジスト反応が起こり、レジストが無くなった部分をドライエッチング法によりエッチングし、外部端子１０の側面に傾斜１５を設ける。
【００４２】
また、図４に示すように、外部端子１０の側面に段差１６が形成されている。外部端子１０に段差１６を設ける方法としては、まず段差１６の上段用のマスクで露光、現像し、次に２枚目のマスクで外部端子１０の形状を形成する。
【００４３】
上記の図３および図４のような実施形態をとることにより、第２の保護膜１１にかかるボンディング荷重が分力となるので緩和され、第２の保護膜１１にクラックが発生することの抑制に効果がある。
【００４４】
次に、本実施形態の半導体素子の電極の製造方法について、図１〜図４を用いて説明する。
【００４５】
層間絶縁膜１７上にレジスト膜を塗布、露光、現像し、ドライエッチで溝を形成した後、内部端子８を構成する金属材料をめっき、スパッタにより埋め込み、その後ＣＭＰ法で平坦化を行い、内部端子８を形成する。次に、第１の保護膜９を化学気相堆積法ＣＶＤ法により半導体素子７の表面側に成膜する。そして再度レジストを塗布し内部端子８上の第２の保護膜１１、第３の保護膜１２の形状が描かれたマスクを用い、レジストの露光・現像を行う。これにより、マスクに保護膜が描かれていない部分は、露光すると、マスクを光が通過しレジストが反応し、レジストが無くなる。レジストの無くなった部分にドライエッチを行い、それらの保護膜を除去することにより、所望の内部端子上の第２の保護膜１１、第３の保護膜１２が得られる。その後、外部端子１０を構成する材料をスパッタによりウェハ全面に成膜し、レジスト塗布、露光、現像し、ドライエッチして所望の形状をした外部端子１０が得られる。外部端子１０上の第２の保護膜１１の形成方法は前記保護膜の形成方法と同様である。
【００４６】
次に、第２の実施形態について説明する。
【００４７】
まず、本実施形態の半導体素子の電極について説明する。
【００４８】
図５に示すように、本実施形態の半導体素子の電極は、半導体素子７の表面に内部端子８が形成され、内部端子８の中央部を露出させるように第１の保護膜９が形成され、少なくとも内部端子８の上面の第１の保護膜９から露出した部分に外部端子１０が形成され、外部端子１０の上面の中央部を露出するように第２の保護膜１１が形成されている。そして、本実施形態の特徴は、外部端子１１の周辺に溝１８が形成され、溝１８の内部に第１の保護膜９と同一の材料の樹脂１９が形成されていることである。
【００４９】
このような構成により、溝１８の内部形成された樹脂１９により、溝１８近傍の外部端子１０の変形を食い止め、外部端子１０の変形による第２の保護膜１１にかかる応力が低下して、第２の保護膜１１のクラックの発生抑制に効果がある。
【００５０】
なお、本実施形態において、外部端子の溝および溝内部の樹脂の形成方法以外は、前記実施形態の半導体素子の電極の製造方法と同様である。外部端子の溝の形成方法は、外部端子にエッチングにより溝を形成し、その後、溝に第１の保護膜を同一の材料からなる樹脂を埋め込むことにより、内部に樹脂が形成された溝を形成することができる。
【００５１】
【発明の効果】
本発明の半導体素子の電極およびその製造方法は、電極にボンディングを行う際に、半導体素子の電極の周囲に形成された保護膜にクラックが発生するという不具合を抑制できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体素子の電極を示す図
【図２】本発明の一実施形態の半導体素子の電極を示す図
【図３】本発明の一実施形態の半導体素子の電極を示す図
【図４】本発明の一実施形態の半導体素子の電極を示す図
【図５】本発明の一実施形態の半導体素子の電極を示す図
【図６】従来の半導体素子の電極を示す断面図
【図７】従来の半導体素子の電極を示す断面図
【符号の説明】
１ 層間絶縁膜
２ 内部端子
３ 保護膜
４ 外部端子
５ 保護膜
６ クラック
７ 半導体素子
８ 内部端子
９ 第１の保護膜
１０ 外部端子
１１ 第２の保護膜
１２ 第３の保護膜
１３ 盛り上がり部
１４ スリット
１５ 傾斜
１６ 段差
１７ 層間絶縁膜
１８ 溝
１９ 樹脂
Claims (12)
- 半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように形成された第３の保護膜とからなることを特徴とする半導体素子の電極。
- 第２の保護膜の表面において、第３の保護膜から半導体素子の表面の略垂直方向にある部分が盛り上がっていることを特徴とする請求項１に記載の半導体素子の電極。
- 第３の保護膜は、第１の保護膜と接触していないことを特徴とする請求項１に記載の半導体素子の電極。
- 第３の保護膜は四角形であることを特徴とする請求項１に記載の半導体素子の電極。
- 第３の保護膜には、前記外部端子にワイヤボンディングまたはバンプ形成されている時に供給される超音波の振動方向と略垂直な方向にスリットが形成されることを特徴とする請求項１に記載の半導体素子の電極。
- 外部端子の側面は傾斜していることを特徴とする請求項１に記載の半導体素子の電極。
- 外部端子の側面に段差が設けられていることを特徴とする請求項１に記載の半導体素子の電極。
- 半導体素子の表面に形成された内部端子と、前記内部端子の中央部を露出させるように形成された第１の保護膜と、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に形成された外部端子と、前記外部端子の上面の中央部を露出するように形成された第２の保護膜と、前記外部端子の周辺に溝が形成され、前記溝の内部に樹脂が形成されていることを特徴とする半導体素子の電極。
- 溝の内部に形成されている樹脂の材料は、第２の保護膜と同一であることを特徴とする請求項７に記載の半導体素子の電極。
- 半導体素子の表面に形成された内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜を形成し、同時に前記内部端子の上面の前記第１の保護膜から露出した領域に、前記内部端子の上面の中央部を露出し、かつ囲むように第３の保護膜を形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成する工程とからなることを特徴とする半導体素子の電極の製造方法。
- 第２の保護膜を形成する工程では、前記第２の保護膜の表面において、第３の保護膜から半導体素子の表面の略垂直方向にある部分を盛り上げるように形成することを特徴とする請求項１０に記載の半導体素子の電極の製造方法。
- 半導体素子の表面に内部端子を形成する工程と、前記内部端子の周辺に第１の保護膜に形成し、少なくとも前記内部端子の上面の前記第１の保護膜から露出した部分に外部端子を形成する工程と、前記外部端子の周辺に溝を形成する工程と、前記外部端子の上面の中央部を露出するように第２の保護膜を形成するとともに、前記溝の内部に前記第２の保護膜と同一の材料の樹脂を形成する工程とからなることを特徴とする半導体素子の電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002225804A JP2004071679A (ja) | 2002-08-02 | 2002-08-02 | 半導体素子の電極およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002225804A JP2004071679A (ja) | 2002-08-02 | 2002-08-02 | 半導体素子の電極およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071679A true JP2004071679A (ja) | 2004-03-04 |
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|---|---|---|---|
| JP2002225804A Pending JP2004071679A (ja) | 2002-08-02 | 2002-08-02 | 半導体素子の電極およびその製造方法 |
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|---|---|
| JP (1) | JP2004071679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208209A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009111073A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
-
2002
- 2002-08-02 JP JP2002225804A patent/JP2004071679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208209A (ja) * | 2006-02-06 | 2007-08-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009111073A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
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