JP2018006620A - コンデンサの製造方法 - Google Patents
コンデンサの製造方法 Download PDFInfo
- Publication number
- JP2018006620A JP2018006620A JP2016133404A JP2016133404A JP2018006620A JP 2018006620 A JP2018006620 A JP 2018006620A JP 2016133404 A JP2016133404 A JP 2016133404A JP 2016133404 A JP2016133404 A JP 2016133404A JP 2018006620 A JP2018006620 A JP 2018006620A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- insulating film
- conductive layer
- capacitor
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000001771 vacuum deposition Methods 0.000 claims abstract description 22
- 239000007788 liquid Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 182
- 239000002184 metal Substances 0.000 claims description 182
- 230000008018 melting Effects 0.000 claims description 29
- 238000002844 melting Methods 0.000 claims description 29
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 237
- 239000004065 semiconductor Substances 0.000 description 26
- 239000000758 substrate Substances 0.000 description 21
- 239000010931 gold Substances 0.000 description 14
- 230000005012 migration Effects 0.000 description 10
- 238000013508 migration Methods 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】短絡不良を低減できるコンデンサの製造方法を提供する。
【解決手段】コンデンサの製造方法は、第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、真空蒸着法により、第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、第３工程の後、真空蒸着法により、第２の導電層に接する第３の導電層を形成する第４工程と、を含む。
【選択図】図１
【解決手段】コンデンサの製造方法は、第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、真空蒸着法により、第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、第３工程の後、真空蒸着法により、第２の導電層に接する第３の導電層を形成する第４工程と、を含む。
【選択図】図１
Description
本発明は、コンデンサの製造方法に関する。
近年、ヒ素ガリウム（ＧａＡｓ）系材料又は窒化ガリウム（ＧａＮ）系材料等を用いた半導体装置には、整合回路等に利用されるキャパシタ、配線、及び電極等が作り込まれている。例えば、下記特許文献１には、電界効果トランジスタを覆う層間絶縁膜上に設けられ、下部電極膜と強誘電体膜と上部電極膜とによって構成されるＭＩＭキャパシタ（ＭＩＭ：Metal Insulator Metal）が記載されている。この特許文献１では、上部電極膜上の残渣をドライエッチングによって除去することが記載されている。
上述したＭＩＭキャパシタにおいては、例えば、真空蒸着法による蒸着用材料の塊が強誘電体膜上に飛散する（スプラッシュとも言う）と、当該塊に起因したピンホールが上部電極膜に形成されることがある。この場合、強誘電体膜には上記ピンホールに起因した開口部が形成されることがある。このような開口部内に導電体が形成されると、下部電極膜と上部電極膜とが導通してしまい、上記ＭＩＭキャパシタにはショート不良（短絡不良）が発生するおそれがある。
本発明は、短絡不良を低減できるコンデンサの製造方法を提供することを目的とする。
本発明の一形態に係るコンデンサの製造方法は、第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、真空蒸着法により、第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、第３工程の後、真空蒸着法により、第２の導電層に接する第３の導電層を形成する第４工程と、を含む。
本発明によれば、短絡不良を低減できるコンデンサの製造方法を提供できる。
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、真空蒸着法により、第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、第３工程の後、真空蒸着法により、第２の導電層に接する第３の導電層を形成する第４工程と、を含むコンデンサの製造方法である。
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、真空蒸着法により、第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、第３工程の後、真空蒸着法により、第２の導電層に接する第３の導電層を形成する第４工程と、を含むコンデンサの製造方法である。
このコンデンサの製造方法によれば、第２工程にて第２の導電層を形成するとき、第２の導電層の材料の塊が、第１の絶縁膜上に飛散することがある。この場合、第２の導電層が形成され、第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなした後、上記塊が除去されることにより、当該塊に起因したピンホールが第２の導電層に形成されてしまう。ここで、上記製造方法によれば、第３工程にて、真空蒸着法により、第２の導電層に接する第３の導電層を形成している。これにより、第３工程にて除去された塊に起因した第２の導電層のピンホールを、第３の導電層によって埋めることができる。したがって、上記ピンホールに起因した開口部が第１の導電層上の第１の絶縁膜に形成されることを抑制できるので、上記製造方法によれば、コンデンサの短絡不良を低減できる。
また、第２工程は、第１の開口部を有する第１のマスクを形成した後に、真空蒸着法により第２の導電層を形成する工程を含み、第３工程は、第１のマスクを除去する工程であってもよい。
また、上記製造方法は、第４工程の後、第３の導電層上に第２の絶縁膜を形成する工程と、第２の絶縁膜上に第２の開口部が設けられる第２のマスクを形成する工程と、第２のマスクを用い、第２の開口部によって露出する第２の絶縁膜を除去する工程と、第２の絶縁膜が除去されることによって露出した第３の導電層上に配線を形成する工程と、をさらに備えてもよい。この場合、第２の導電層に形成されたピンホールは第３の導電層によって埋まっているので、第１の導電層と第２及び第３の導電層とは配線を介して導通しない。
また、第２の導電層の厚さは、２００ｎｍ〜４００ｎｍであってもよい。
また、第２工程では、第１の絶縁膜上に設けられる第１の金属層と、第１の金属層上に設けられる第２の金属層とを順に形成し、第４工程では、第２の金属層上に第３の金属層を形成し、第２の金属層の融点は、第１の金属層の融点及び第３の金属層の融点よりも高くてもよい。この場合、上記製造方法が、例えば熱処理工程を有し、当該熱処理工程にて第１の金属層と第３の金属層とにマイグレーションが発生すると、これらのマイグレーションは独立して発生する。このため、平面視において、第１の金属層にマイグレーションが発生する箇所と、第３の金属層にマイグレーションが発生する箇所とは、極めて同一になりにくい。したがって、マイグレーションの発生に伴って金属層に形成される隙間に起因して第１の絶縁膜に開口部が形成されることを抑制できる。
また、第２の金属層は、チタン、白金、タンタル、モリブデン、及びタングステンの少なくとも何れかを含んでもよい。この場合、第２の金属層は高融点を有する。
［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。なお、以下にて説明する本実施形態の半導体装置は、必ずしも半導体を含まなくてもよく、例えば半導体基板上に設けられるキャパシタ等でもよい。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。なお、以下にて説明する本実施形態の半導体装置は、必ずしも半導体を含まなくてもよく、例えば半導体基板上に設けられるキャパシタ等でもよい。
図１は、本実施形態に係るキャパシタを示す断面図である。図１に示されるように、半導体基板２上には、半導体装置であるキャパシタ（コンデンサ）１０が設けられている。キャパシタ１０は、半導体基板２上の絶縁膜３の表面上に設けられている。キャパシタ１０は、絶縁膜３上に設けられる下部電極４と、下部電極４上に設けられる絶縁膜（第１の絶縁膜）５と、絶縁膜５上に設けられる上部電極６とを備えている。キャパシタ１０は、絶縁膜５及び上部電極６上に設けられる絶縁膜（第２の絶縁膜）７によって覆われている。キャパシタ１０において、下部電極４は配線８に接続されており、上部電極６は、配線９に接続されている。なお、後述するように本実施形態では下部電極４及び上部電極６は金属を含む導電層であることから、キャパシタ１０はＭＩＭキャパシタである。
半導体基板２は、結晶成長用の基板であり、平面視にて例えば円形状又は矩形状を有する。半導体基板２として、例えばＧａＮ基板、ＧａＡｓ基板、又はＳｉ基板等が挙げられる。半導体基板２上には、キャパシタ１０に加えて、図示しないトランジスタ等の半導体素子が形成されてもよい。なお、本実施形態における「平面視」とは、キャパシタ１０を構成する下部電極４、絶縁膜５、及び上部電極６の積層方向から見ることである。
絶縁膜３は、半導体基板２とキャパシタ１０との接触を防ぐ膜である。絶縁膜３は、例えば酸化ケイ素（ＳｉＯｘ）、又は窒化ケイ素（ＳｉＮ）によって構成される。下部電極４の酸化を防止する観点から、絶縁膜３は窒化ケイ素膜であってもよい。絶縁膜３は、例えばＣＶＤ法（化学気相成長法）により形成される。
下部電極４は、キャパシタ１０の一方の電極であり、一又は複数の金属を含む導電層（第１の導電層）である。下部電極４に含まれる金属としては、例えば金（Ａｕ）等が挙げられる。下部電極４の厚さは、例えば１００ｎｍ程度である。下部電極４は、例えば真空蒸着法、スパッタリング法あるいはメッキ法により形成される。
絶縁膜５は、キャパシタ１０の誘電体を構成する膜であり、下部電極４を覆うように設けられている。絶縁膜５には、下部電極４の上面を露出させるための開口部５ａが設けられる。開口部５ａは、平面視にて上部電極６と重なっておらず、当該開口部５ａ内には配線８が設けられている。絶縁膜５は、例えば窒化ケイ素によって構成される。絶縁膜５の厚さは、例えば２５０ｎｍ程度である。絶縁膜５は、例えばプラズマＣＶＤ法により形成される。
上部電極６は、一又は複数の金属を含む導電層である。上部電極６は、絶縁膜５を介して下部電極４と重なっており、平面視にて下部電極４よりも小さい。このため、下部電極４の一部は上部電極６と重なっていない。上部電極６は、半導体基板２側から第１の金属層２１と、第２の金属層２２と、第３の金属層２３とが順に積層された積層構造を有する。上部電極６の厚さは、例えば２００ｎｍ〜４００ｎｍである。すなわち、第１の金属層２１、第２の金属層２２、及び第３の金属層２３の合計厚さは、例えば２００ｎｍ〜４００ｎｍである。第１の金属層２１の厚さは、例えば１００ｎｍ程度である。第２の金属層２２の厚さは、例えば５０ｎｍ程度である。第３の金属層２３の厚さは、例えば１００ｎｍ程度である。第１の金属層２１、第２の金属層２２、及び第３の金属層２３のそれぞれは、例えば真空蒸着法あるいはスパッタリング法により形成される。
第２の金属層２２の融点は、第１の金属層２１の融点及び第３の金属層２３の融点よりも高くなっている。このため、第１の金属層２１を構成する金属と、第２の金属層２２を構成する金属とは互いに異なっている。同様に、第２の金属層２２を構成する金属と、第３の金属層２３を構成する金属とは互いに異なっている。例えば、第１の金属層２１及び第３の金属層２３を構成する金属が金（Ａｕ、融点：１０６４℃）である場合、第２の金属層２２を構成する金属は、チタン（Ｔｉ、融点：１６６８℃）、白金（Ｐｔ、融点：１７６８℃）、タンタル（Ｔａ、融点：３０２０℃）、モリブデン（Ｍｏ、融点：２６２３℃）、及びタングステン（Ｗ、融点：３４２２℃）の少なくとも何れかを含む。なお、第１の金属層２１を構成する金属と、第３の金属層２３を構成する金属とは、互いに同一でもよいし、互いに異なってもよい。また、上部電極６は、第１の金属層２１を構成する金属がチタン（Ｔｉ、融点：１６６８℃）、白金（Ｐｔ、融点：１７６８℃）、タンタル（Ｔａ、融点：３０２０℃）、モリブデン（Ｍｏ、融点：２６２３℃）、及びタングステン（Ｗ、融点：３４２２℃）の少なくとも何れかを含み、第２の金属層２２を構成する金属が金（Ａｕ、融点：１０６４℃）である構成としてもよい。
絶縁膜７は、大気中の水蒸気等のキャパシタ１０への浸入を抑制する保護膜である。絶縁膜７には、絶縁膜５の開口部５ａに重なる開口部７ａと、上部電極６に重なる開口部７ｂとが設けられる。開口部７ａ内には配線８が設けられており、開口部７ｂ内には配線９が設けられている。絶縁膜７は、例えば窒化ケイ素によって構成される。絶縁膜７の厚さは、例えば１００ｎｍ程度である。絶縁膜７は、例えばＣＶＤ法により形成される。
配線８は、キャパシタ１０の下部電極４と導通する導電体である。配線８は、絶縁膜５に設けられた開口部５ａと、絶縁膜７に設けられた開口部７ａとを介して下部電極４の上面に接触している。配線８は、例えば半導体基板２側から金属層２４と金属層２５とが順に積層された積層構造を有する。図１においては、金属層２４において半導体基板２に対向する底面２４ａの一部は下部電極４、及び絶縁膜５，７のいずれにも接触していないが、当該底面２４ａの全体が下部電極４、及び絶縁膜５，７のいずれかに接触してもよい。金属層２４に含まれる金属としては、例えばＴｉＷ／Ａｕ等が挙げられ、金属層２５に含まれる金属としては、例えばＡｕ等が挙げられる。金属層２４は、例えば真空蒸着法あるいはスパッタリング法により形成され、金属層２５は、例えば種々のメッキ法により形成される。
配線９は、キャパシタ１０の上部電極６と導通する導電体である。配線９は、絶縁膜７に設けられた開口部７ｂを介して上部電極６の上面に接触している。配線９は、例えば半導体基板２側から金属層２６と金属層２７とが順に積層された積層構造を有する。図１においては、金属層２６において半導体基板２に対向する底面２６ａの一部は上部電極６及び絶縁膜７のいずれにも接触していないが、当該底面２６ａの全体が上部電極６及び絶縁膜７のいずれかに接触してもよい。金属層２６に含まれる金属としては、例えばＴｉＷ／Ａｕ等が挙げられ、金属層２７に含まれる金属としては、例えばＡｕ等が挙げられる。金属層２６は、例えば真空蒸着法あるいはスパッタリング法により形成され、金属層２７は、例えば種々のメッキ法により形成される。
次に、図２〜図５を用いながら本実施形態に係るキャパシタ１０の製造方法を説明する。図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｃ）、図４の（ａ）〜（ｃ）、及び図５の（ａ）〜（ｃ）は、本実施形態に係るキャパシタの製造方法を説明する図である。
まず、図２の（ａ）に示されるように、第１ステップとして、絶縁膜３及び導電層３１が予め積層された半導体基板２の当該導電層３１上に、パターニングされたレジストマスク３２を形成する。例えば、フォトリソグラフィーによってレジストマスク３２をパターニングする。なお、絶縁膜３は、ＣＶＤ法等によって半導体基板２上に予め形成された膜であり、導電層３１は、真空蒸着法、スパッタリング法あるいはメッキ法によって絶縁膜３上に予め形成された金属層である。レジストマスク３２は、熱処理又は紫外線照射などによって硬化してもよい。
次に、第２ステップとして、導電層３１を選択的にエッチングし、図２の（ｂ）に示されるように、下部電極４を形成する。第２ステップでは、導電層３１においてレジストマスク３２に重ならない部分は、例えばドライエッチングによって除去される。
次に、第３ステップ（第１工程）として、レジストマスク３２を除去した後、下部電極４上に絶縁膜５を形成する。第３ステップでは、下部電極４を埋め込むように絶縁膜５を形成する。
次に、第４ステップとして、絶縁膜５上に開口部（第１の開口部）３３ａが設けられるレジストマスク（第１のマスク）３３を形成する。この開口部３３ａは、平面視にて下部電極４の一部と重なっており、例えば、フォトリソグラフィー又は電子ビーム露光等により形成される。
次に、第５ステップ（第２工程）として、レジストマスク３３を用い真空蒸着法により、開口部３３ａを介して絶縁膜５上に導電層（第２の導電層）３４を選択的に形成する。導電層３４を真空蒸着法で形成する理由は、次の通りである。スパッタリング法で導電層３４を形成する場合、絶縁膜５上にダメージが生じてしまうためである。また、メッキ法で導電層３４を形成する場合も同様に、絶縁膜５上にシードメタルをスパッタリング法で形成することになり、絶縁膜５上にダメージが生じてしまうためである。第５ステップでは、絶縁膜５上に第１の金属層２１及び第２の金属層２２を順に形成することによって、上部電極６の一部である導電層３４を形成する。本実施形態では、第１の金属層２１を構成する金属と、第２の金属層２２を構成する金属とは互いに異なっている。このため、第１の金属層２１を形成する工程と、第２の金属層２２を形成する工程とは互いに独立した工程である。なお、第５ステップでは、導電層３４の厚さが２００ｎｍ〜４００ｎｍになるように、第１の金属層２１及び第２の金属層２２を形成する。
次に、図２の（ｃ）に示されるように、第６ステップ（第３工程）として、レジストマスク３３を除去する。レジストマスク３３の除去は、例えば導電層３４の表面に液体あるいは気流による圧力を付与する処理を施すことの一例である。第６ステップでは、レジストマスク３３、及びレジストマスク３３上に形成されていた金属層を例えばリフトオフにより除去する。
次に、図３の（ａ）に示されるように、第７ステップとして、絶縁膜５上に開口部３５ａが設けられるレジストマスク３５を形成する。この開口部３５ａは、平面視にて導電層３４と重なっており、例えば、フォトリソグラフィー又は電子ビーム露光等により形成される。レジストマスク３５の開口部３５ａの形状は、レジストマスク３３の開口部３３ａの形状と同一であってもよい。
次に、第８ステップ（第４工程）として、レジストマスク３５を用い、開口部３５ａを介して導電層３４に接する第３の金属層（第３の導電層）２３を形成する。これにより、第１の金属層２１、第２の金属層２２、及び第３の金属層２３が順に積層された積層構造を有する上部電極６を形成する。また、第８ステップでは、下部電極４と、絶縁膜５と、導電層３４及び第３の金属層２３とにより、半導体基板２上にキャパシタ１０が構成される。
次に、図３の（ｂ）に示されるように、第９ステップとして、レジストマスク３５を除去した後、上部電極６上に絶縁膜７を形成する。第９ステップでは、まずレジストマスク３５、及びレジストマスク３５上に形成されていた金属層を例えばリフトオフにより除去する。そして、上部電極６を埋め込むように絶縁膜７を形成する。
次に、図３の（ｃ）に示されるように、第１０ステップとして、絶縁膜７上にパターニングされたレジストマスク３６を形成する。例えば、フォトリソグラフィーによってレジストマスク３６をパターニングする。第１０ステップでは、少なくともキャパシタ１０の全体に重なるようにレジストマスク３６を形成する。より具体的には、少なくとも下部電極４の全体に重なるようにレジストマスク３６を形成する。
次に、図４の（ａ）に示されるように、第１１ステップとして、レジストマスク３６から露出している絶縁膜７を選択的に除去する。加えて、絶縁膜７において除去される部分に重なる絶縁膜３，５も除去する。絶縁膜３，５，７を選択的に除去した後、レジストマスク３６を除去する。第１１ステップでは、絶縁膜３，５，７の一部は、例えばフッ素系ガスを用いたドライエッチングによって除去される。
次に、図４の（ｂ）に示されるように、第１２ステップとして、絶縁膜７上に開口部３７ａ，３７ｂが設けられるレジストマスク（第２のマスク）３７を形成する。開口部（第２の開口部）３７ａは、平面視にて上部電極６の一部に重なるように設けられる。一方、開口部３７ｂは、平面視にて上部電極６に重ならず、且つ、下部電極４の一部に重なって設けられる。開口部３７ａ，３７ｂは、例えばフォトリソグラフィー又は電子ビーム露光等により形成される。
次に、図４の（ｃ）に示されるように、第１３ステップとして、レジストマスク３７を用い、開口部３７ａ，３７ｂによって露出する絶縁膜７を除去し、開口部３７ａに重なる開口部７ｂと開口部３７ｂに重なる開口部７ａとを絶縁膜７に形成する。加えて、絶縁膜７の開口部７ａに重なる絶縁膜５も除去し、開口部５ａを絶縁膜５に形成する。これにより、下部電極４の一部が開口部５ａ，７ａによって露出し、上部電極６の一部が開口部７ｂによって露出する。
次に、図５の（ａ）に示されるように、第１４ステップとして、レジストマスク３７上に金属層３８を形成する。第１４ステップでは、開口部５ａ，７ａ，３７ｂを介して下部電極４に接すると共に、開口部７ｂ，３７ａを介して上部電極６に接する金属層３８を形成する。例えばスパッタリング法により金属層３８を形成する。
次に、図５の（ｂ）に示されるように、第１５ステップとして、金属層３８上に開口部３９ａ，３９ｂが設けられるレジストマスク３９を形成する。開口部３９ａは開口部５ａ，７ａ内の金属層３８を露出するように設けられ、開口部３９ｂは開口部７ｂ内の金属層３８を露出するように設けられる。開口部３９ａ，３９ｂは、例えばフォトリソグラフィー又は電子ビーム露光等により形成される。
次に、図５の（ｃ）に示されるように、第１６ステップとして、開口部３９ａによって露出する金属層３８上に金属層２５を形成すると共に、開口部３９ｂによって露出する金属層３８上に金属層２７を形成する。第１６ステップでは、例えば露出した金属層３８をシードとしたメッキ法により、金属層２５，２７をそれぞれ形成する。
次に、金属層２５，２７を形成後、まずレジストマスク３９を除去する。そして、レジストマスク３９の除去により露出した金属層３８を選択的に除去することによって、図１に示される金属層２４，２６を形成する。これにより、金属層２４，２５を有する配線８を絶縁膜５，７の一部が除去されることによって露出した下部電極４上に形成すると共に、金属層２６，２７を有する配線９を絶縁膜７の一部が除去されることによって露出した上部電極６上に形成する。そして、配線８，９の形成後にレジストマスク３７を除去することによって、図１に示されるように、配線８，９に接続されるキャパシタ１０を形成する。なお、金属層３８を選択的に除去することにより、配線８，９を電気的に絶縁させる。
次に、図６〜８を用いながら本実施形態に係るキャパシタ１０の作用効果について説明する。図６の（ａ），（ｂ）は、比較例に係るキャパシタの製造方法の一部を説明する図である。図７の（ａ）〜（ｃ）は、本実施形態に係るキャパシタの製造方法の一部を説明する図である。図８は、本実施形態に係るキャパシタの別の例を示す断面図である。
図６の（ａ）に示されるように、比較例に係るキャパシタ１１０は、下部電極４、絶縁膜５、及び絶縁膜５上に設けられる上部電極１０６によって構成されている。上部電極１０６は、単一の金属層から構成されており、真空蒸着法等によって形成される。上部電極１０６の一部には、直径数μｍ程度のピンホール（開口部）１０６ａが形成されている。例えば、上部電極１０６を構成する導電層を真空蒸着法等によって形成する際に上部電極１０６の材料の塊が絶縁膜５上に飛散し、且つ、当該塊が上部電極１０６のパターニング時等に除去されることによって、上記ピンホール１０６ａが形成される。
ピンホール１０６ａが上部電極１０６によって形成されると、上部電極１０６上に絶縁膜７を形成した後、当該ピンホール１０６ａには絶縁膜７が埋め込まれる。この場合、上部電極１０６上の絶縁膜７を除去する際に、絶縁膜７だけでなく、当該絶縁膜７の除去によって露出された絶縁膜５も除去される。このため、絶縁膜７の除去後に絶縁膜５に開口部５ｂが形成されてしまう。そして、図６の（ｂ）に示されるように金属層３８を上部電極１０６上に形成すると、金属層３８は上部電極１０６だけでなく開口部５ａを介して下部電極４にも接触する。これにより、上部電極１０６と下部電極４とが金属層３８を介して導通し、キャパシタ１１０が構成されなくなってしまう。
一方、本実施形態に係るキャパシタ１０の製造方法によれば、図２の（ｂ）に示されるように、レジストマスク３３を用いることによって導電層３４を形成する。このとき、図７の（ａ）に示されるように、導電層３４の材料の塊Ｌが、露出される絶縁膜５上に飛散することがある。この場合、図２の（ｃ）に示されるようにレジストマスク３３が除去(例えば、リフトオフ工程時の液体（剥離液など）を用いた除去)される際に、塊Ｌがレジストマスク３３と同時に除去される。塊Ｌは、上記リフトオフ工程以外にも、例えば、ドライエッチングなどの気流による圧力（例えば、Ａｒガスを用いたエッチングによるＡｕの除去）を付与することでも除去することができる。これにより、図７の（ｂ）に示されるように、当該塊Ｌに起因したピンホール３４ａが導電層３４に形成される。ここで、本実施形態によれば、レジストマスク３３を除去した後、当該レジストマスク３３とは異なるレジストマスク３５を用いることによって、図３の（ａ）に示されるように、第３の金属層２３を導電層３４上に形成する。これにより、図７の（ｃ）に示されるように、導電層３４に形成されたピンホール３４ａを、第３の金属層２３によって埋めることができる。なお、導電層３４と第３の金属層２３を同じマスクで形成し、導電層３４に形成された塊Ｌ上に第３の金属層２３を形成した場合には、塊Ｌの形状や大きさは色々であるため、第３の金属層２３により導電層３４の表面を被覆することは困難である。そのため、導電層３４と第３の金属層２３を形成後、マスクを除去する手順（このとき、塊Ｌが除去される）では、当該塊Ｌに起因したピンホール３４ａが導電層３４に形成されてしまい、導電層３４に形成されたピンホール３４ａを、第３の金属層２３によって埋めることができなくなる。
なお、図８に示されるように、図３の（ａ）に示されるレジストマスク３５を用いて第３の金属層２３を導電層３４上に形成する際に、第３の金属層２３にピンホール２３ａが形成されることがある。しかしながら、ピンホール３４ａが形成された箇所に上記ピンホール２３ａが形成される確率は極めて小さい。このため、導電層３４上に形成するピンホール３４ａは、第３の金属層２３によって良好に埋められる。また、ピンホール２３ａは導電層３４上に形成されるため、当該ピンホール２３ａによって絶縁膜５は露出しない。したがって、本実施形態に係る上記製造方法によって形成されたキャパシタ１０によれば、ピンホール３４ａに起因した開口部が下部電極４上の絶縁膜５に形成されることを抑制できるので、当該キャパシタ１０の短絡不良を低減できる。
また、第５ステップは、第４ステップにて開口部３３ａを有するレジストマスク３３を形成した後に、真空蒸着法により導電層３４を形成し、第６ステップは、レジストマスク３３を除去してもよい。
また、上記製造方法は、第３の金属層２３を形成してレジストマスク３５を除去した後、第３の金属層２３上に絶縁膜７を形成する第９ステップと、絶縁膜７上に開口部３７ａが設けられるレジストマスク３７を形成する第１２ステップと、レジストマスク３７を用い、開口部３７ａによって露出する絶縁膜７の一部を除去する第１３ステップと、絶縁膜７が除去されることによって露出した第３の金属層２３上に配線９を形成するステップと、をさらに備えてもよい。この場合、開口部３７ａによって露出する絶縁膜７を除去する第１３ステップにおいて、導電層３４において開口部３７ａに重なる部分に形成されたピンホール３４ａを介して絶縁膜５が除去されることを抑制できる。この場合、導電層３４に形成されたピンホール３４ａは第３の金属層２３によって埋まっているので、下部電極４と上部電極６とは配線９を介して導通しない。
また、導電層３４の厚さは、２００ｎｍ〜４００ｎｍであってもよい。
また、下部電極４、導電層３４、及び第３の金属層２３のそれぞれは、真空蒸着法あるいはスパッタリング法により形成されてもよい。
また、上記第５ステップでは、絶縁膜５上に設けられる第１の金属層２１と、第１の金属層２１上に設けられる第２の金属層２２とを順に形成し、上記第８ステップでは、第２の金属層２２上に第３の金属層２３を形成し、第２の金属層２２の融点は、第１の金属層２１の融点及び第３の金属層２３の融点よりも高くてもよい。この場合、上記製造方法が、例えば熱処理工程を有し、当該熱処理工程にて第１の金属層２１と第３の金属層２３とにマイグレーションが発生すると、これらのマイグレーションは独立して発生する。このため、平面視において、第１の金属層２１にマイグレーションが発生する箇所と、第３の金属層２３にマイグレーションが発生する箇所とは、極めて同一になりにくい。したがって、マイグレーションの発生に伴って金属層に形成される隙間に起因して絶縁膜５に開口部が形成されることを抑制できる。
また、第２の金属層２２は、チタン、白金、タンタル、モリブデン、及びタングステンの少なくとも何れかを含んでもよい。この場合、第２の金属層２２は高融点を有する。
本発明によるコンデンサの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態において、下部電極４は複数の金属層が積層された積層構造を有してもよい。下部電極４は、例えばチタン層と金層との積層構造であってもよい。
また、上記実施形態において、導電層３４は、必ずしも第１の金属層２１及び第２の金属層２２を含まなくてもよい。例えば、導電層３４は、第１の金属層２１及び第２の金属層２２のいずれか一方のみでもよい。導電層３４が第１の金属層２１のみを含む場合、レジストマスク３５を形成後であって第３の金属層２３の形成前に、第２の金属層２２を第１の金属層２１上に形成してもよい。換言すると、第３の導電層が第２の金属層２２と第３の金属層２３とを含んでもよい。この場合、導電層３４に形成されたピンホール３４ａが第２の金属層２２によって覆われるため、第１の金属層２１と第３の金属層２３とが第２の金属層２２によって良好に分離される。このため、第２の金属層２２及び第３の金属層２３を貫通する隙間がより形成されにくくなる。
また、上記実施形態において、第２の金属層２２の融点は、第１の金属層２１の融点及び第３の金属層２３の融点以下でもよい。
また、上記実施形態において、上部電極６は、第１の金属層２１、第２の金属層２２、及び第３の金属層２３に加えて、他の金属層を有してもよい。例えば、上部電極６は、半導体基板２側からチタン層、金層、チタン層、金層、及びチタン層が順に積層された積層構造を有してもよい。このように上部電極６の最外層をチタン層とすることによって、上部電極６と絶縁膜５，７との密着性を向上できる。
また、上記実施形態において、半導体基板２上にキャパシタ１０以外の半導体素子が設けられる場合、キャパシタ１０は、当該半導体素子の形成前に設けられてもよいし、形成後に設けられてもよい。もしくは、キャパシタ１０と半導体素子とを同時に形成してもよい。
２…半導体基板、４…下部電極（第１の導電層）、５…絶縁膜（第１の絶縁膜）、５ａ…開口部、６…上部電極、７…絶縁膜（第２の絶縁膜）、７ａ，７ｂ…開口部、８，９…配線、１０…キャパシタ（コンデンサ）、２１…第１の金属層、２２…第２の金属層、２３…第３の金属層（第３の導電層）、３３…レジストマスク（第１のマスク）、３３ａ…開口部（第１の開口部）、３４…導電層（第２の導電層）、３４ａ…ピンホール、３５…レジストマスク、３５ａ…開口部、３７…レジストマスク（第２のマスク）、３７ａ…開口部（第２の開口部）、１０６…上部電極、１０６ａ…ピンホール、Ｌ…塊。
Claims (6)
- 第１の導電層上にコンデンサの誘電体を構成する第１の絶縁膜を形成する第１工程と、
真空蒸着法により、前記第１の絶縁膜上に選択的に第２の導電層を形成する第２工程と、
前記第２の導電層の表面に液体あるいは気流による圧力を付与する処理をなす第３工程と、
前記第３工程の後、真空蒸着法により、前記第２の導電層に接する第３の導電層を形成する第４工程と、
を含むコンデンサの製造方法。 - 前記第２工程は、第１の開口部を有する第１のマスクを形成した後に、真空蒸着法により第２の導電層を形成する工程を含み、
前記第３工程は、前記第１のマスクを除去する工程である、請求項１に記載のコンデンサの製造方法。 - 前記第４工程の後、前記第３の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の開口部が設けられる第２のマスクを形成する工程と、
前記第２のマスクを用い、前記第２の開口部によって露出する前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜が除去されることによって露出した前記第３の導電層上に配線を形成する工程と、をさらに備える請求項１又は２に記載のコンデンサの製造方法。 - 前記第２の導電層の厚さは、２００ｎｍ〜４００ｎｍである、請求項１〜３のいずれか一項に記載のコンデンサの製造方法。
- 前記第２工程では、前記第１の絶縁膜上に設けられる第１の金属層と、前記第１の金属層上に設けられる第２の金属層とを順に形成し、
前記第４工程では、前記第２の金属層上に第３の金属層を形成し、
前記第２の金属層の融点は、前記第１の金属層の融点及び前記第３の金属層の融点よりも高い、請求項１〜４のいずれか一項に記載のコンデンサの製造方法。 - 前記第２の金属層は、チタン、白金、タンタル、モリブデン、及びタングステンの少なくとも何れかを含む、請求項５に記載のコンデンサの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016133404A JP6717520B2 (ja) | 2016-07-05 | 2016-07-05 | コンデンサの製造方法 |
| US15/641,681 US10283585B2 (en) | 2016-07-05 | 2017-07-05 | Process of forming capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016133404A JP6717520B2 (ja) | 2016-07-05 | 2016-07-05 | コンデンサの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018006620A true JP2018006620A (ja) | 2018-01-11 |
| JP6717520B2 JP6717520B2 (ja) | 2020-07-01 |
Family
ID=60911097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016133404A Active JP6717520B2 (ja) | 2016-07-05 | 2016-07-05 | コンデンサの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10283585B2 (ja) |
| JP (1) | JP6717520B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI685980B (zh) * | 2017-04-25 | 2020-02-21 | 聯華電子股份有限公司 | 導體-絕緣體-導體電容器及其製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335840A (ja) * | 1994-06-09 | 1995-12-22 | Internatl Business Mach Corp <Ibm> | 高誘電率材料を使用する記憶キャパシタの製造方法 |
| JP2005333104A (ja) * | 2004-05-19 | 2005-12-02 | Samsung Electronics Co Ltd | 半導体基板用洗浄液組成物、半導体基板の洗浄方法、及び半導体装置の製造方法 |
| JP2009509355A (ja) * | 2005-09-22 | 2009-03-05 | アジャイル アールエフ，インク． | 強誘電性薄膜素子用の不動態化構造 |
| JP2011199062A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Ltd | キャパシタ及び半導体装置 |
| JP2014056887A (ja) * | 2012-09-11 | 2014-03-27 | Sumitomo Electric Device Innovations Inc | キャパシタの製造方法 |
| JP2015133424A (ja) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | 電子部品の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022457A (ja) * | 1996-07-03 | 1998-01-23 | Mitsubishi Electric Corp | 容量装置及び半導体装置並びにそれらの製造方法 |
| US6297527B1 (en) * | 1999-05-12 | 2001-10-02 | Micron Technology, Inc. | Multilayer electrode for ferroelectric and high dielectric constant capacitors |
| JP2010080780A (ja) | 2008-09-26 | 2010-04-08 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法及び容量素子の製造方法 |
| JP2013115371A (ja) | 2011-11-30 | 2013-06-10 | Sumitomo Electric Device Innovations Inc | 容量素子 |
| WO2015009768A1 (en) * | 2013-07-15 | 2015-01-22 | Polyera Corporation | Photopatternable materials and related electronic devices and methods |
| JP6400970B2 (ja) * | 2014-07-25 | 2018-10-03 | 太陽誘電株式会社 | フィルタおよびデュプレクサ |
-
2016
- 2016-07-05 JP JP2016133404A patent/JP6717520B2/ja active Active
-
2017
- 2017-07-05 US US15/641,681 patent/US10283585B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335840A (ja) * | 1994-06-09 | 1995-12-22 | Internatl Business Mach Corp <Ibm> | 高誘電率材料を使用する記憶キャパシタの製造方法 |
| JP2005333104A (ja) * | 2004-05-19 | 2005-12-02 | Samsung Electronics Co Ltd | 半導体基板用洗浄液組成物、半導体基板の洗浄方法、及び半導体装置の製造方法 |
| JP2009509355A (ja) * | 2005-09-22 | 2009-03-05 | アジャイル アールエフ，インク． | 強誘電性薄膜素子用の不動態化構造 |
| JP2011199062A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Ltd | キャパシタ及び半導体装置 |
| JP2014056887A (ja) * | 2012-09-11 | 2014-03-27 | Sumitomo Electric Device Innovations Inc | キャパシタの製造方法 |
| JP2015133424A (ja) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | 電子部品の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6717520B2 (ja) | 2020-07-01 |
| US10283585B2 (en) | 2019-05-07 |
| US20180012954A1 (en) | 2018-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518092B2 (en) | Semiconductor device and method for manufacturing | |
| WO2011151970A1 (ja) | 薄膜トランジスタ、コンタクト構造、基板、表示装置及びこれらの製造方法 | |
| JP6665776B2 (ja) | スイッチング素子及びスイッチング素子の製造方法 | |
| US11476055B2 (en) | Thin film capacitor and method of manufacturing the same | |
| CN109727942B (zh) | 半导体装置以及半导体装置的制造方法 | |
| CN108336052B (zh) | 金属再布线结构、芯片封装器件及芯片封装器件制作工艺 | |
| JP6717520B2 (ja) | コンデンサの製造方法 | |
| JP2013157540A (ja) | 半導体装置およびその製造方法 | |
| JP6978151B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| US20220254871A1 (en) | Titanium layer as getter layer for hydrogen in a mim device | |
| JP2019033154A (ja) | キャパシタ構造の作製方法 | |
| US8551854B2 (en) | Method of manufacturing a semiconductor device | |
| JP6451601B2 (ja) | 半導体装置 | |
| JP2009070966A (ja) | 半導体装置とその製造方法 | |
| US9786592B2 (en) | Integrated circuit structure and method of forming the same | |
| JP2005191182A (ja) | 半導体装置及びその製造方法 | |
| CN110223970B (zh) | 一种孔槽式的电容结构及制作方法 | |
| US7105451B2 (en) | Method for manufacturing semiconductor device | |
| US7960835B2 (en) | Fabrication of metal film stacks having improved bottom critical dimension | |
| JP4741549B2 (ja) | 半導体装置の製造方法 | |
| TWI392070B (zh) | 半導體元件暨嵌埋有半導體元件之封裝基板及其製法 | |
| JP2023129809A (ja) | キャパシタおよびその製造方法 | |
| JP2023129808A (ja) | キャパシタおよびその製造方法 | |
| US20100230786A1 (en) | Production of integrated circuits comprising semiconductor incompatible materials | |
| CN110676380A (zh) | 一种提高抗击穿能力的mim电容结构及制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20190521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200512 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200605 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6717520 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |