JP2010080780A - 半導体装置の製造方法及び容量素子の製造方法 - Google Patents

Abstract

【課題】上部電極膜に付着している残渣を確実に除去し、微細化した場合でも所望の特性を得ることができる半導体装置の製造方法及び容量素子の製造方法を提供する。
【解決手段】基板の上方に、下部電極膜２、強誘電体膜３及び上部電極膜４を形成し、その後、上部電極膜４のパターニングを行う。次に、強誘電体膜３のパターニングを行う。そして、強誘電体膜３のパターニング後に上部電極膜４に付着している残渣１３ａ及び１３ｂに対してウェット処理を行う。更に、ウェット処理後に上部電極膜４に付着している残渣１３ａ及び１３ｂに対してドライエッチング処理を行う。
【選択図】図２Ｆ

Description

本発明は、強誘電体を含む半導体装置の製造方法及び容量素子の製造方法に関する。

キャパシタの容量絶縁膜として強誘電体膜が用いられた強誘電体キャパシタに関する研究及び開発が行われている。強誘電体キャパシタは、強誘電体膜が一対の電極間に挟み込まれて構成されている。

強誘電体は、電極間に印加された電圧に応じて分極を生じ、印加電圧が取り除かれた後であっても自発分極が残る。また、印加電圧の極性を反転すれば、自発分極の極性が反転する。従って、自発分極を情報に対応付けておけば、自発分極を検出することにより、強誘電体キャパシタに保持された情報を読み出すことができる。このため、強誘電体キャパシタは、不揮発性記憶装置の容量素子として有望である。強誘電体キャパシタを備えた半導体記憶装置は強誘電体メモリとよばれている。強誘電体メモリは、上記のような強誘電体のヒステリシス特性を利用して情報を記憶する。

また、強誘電体メモリは、フラッシュメモリと比べて、低電圧で動作することが可能であり、また、高速での書き込み動作及び読み出し動作も可能である。

このように強誘電体メモリには様々な利点があるが、強誘電体メモリに対しても微細化の要請があり、微細化に伴って所望の特性を得にくくなってきている。

特開昭５９−１１４８４０号公報 特開２００２−２４６３６６号公報 特開２００３−３４７４０２号公報 特開２００７−３２４１９８号公報

本発明の目的は、上部電極膜に付着している残渣を確実に除去し、微細化した場合でも所望の特性を得ることができる半導体装置の製造方法及び容量素子の製造方法を提供することにある。

半導体装置の製造方法及び容量素子の製造方法では、基板の上方に、下部電極膜、強誘電体膜及び上部電極膜を形成し、その後、前記上部電極膜のパターニングを行う。次に、前記強誘電体膜のパターニングを行う。そして、前記強誘電体膜のパターニング後に前記上部電極膜に付着している残渣に対してウェット処理を行う。更に、前記ウェット処理後に前記上部電極膜に付着している残渣に対してドライエッチング処理を行う。

これらの製造方法によれば、残渣が確実に除去されるので、後述のような原因で生じる特性の低下を抑制して、所望の特性を得ることができる。

本願発明者等は、従来の技術で所望の特性が得られない原因を究明すべく鋭意検討を行った。

強誘電体キャパシタに用いられている強誘電体膜の材料としては、チタン酸ジルコン酸鉛系化合物及びビスマス層状構造化合物等の酸化物が挙げられる。その一方で、強誘電体膜の形成後には非酸化雰囲気中での種々の処理が行われる。このため、強誘電体膜に容易に酸素欠損（損傷）が生じ、これに伴って、反転電荷量及びリーク電流値等の強誘電体に特有の特性が低下してしまう。そこで、従来の製造方法では、上記のような酸素欠損が生じる処理を行った後に、損傷を回復させるために、酸素雰囲気中での熱処理を複数回行っている。

このため、強誘電体キャパシタの電極の材料としては、プラチナ等の酸素雰囲気中でも酸化しにくい貴金属又は酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物が用いられている。

そして、これらの強誘電体膜及び電極の材料を用いて強誘電体キャパシタを形成する際には、レジストパターンを用いたエッチングを行っている。また、これらの材料の反応性が比較的低いため、エッチングの条件は反応性イオンエッチング（ＲＩＥ：reactive ion etching）等と比べてスパッタ成分が多いものとなっている。しかし、スパッタ成分の多いエッチングを行うと、レジストパターンの側面等に再付着物が発生し、再付着物がレジストパターンの除去後にも上部電極及び強誘電体膜上に残渣として残存してしまっている。この残渣にも貴金属が含まれる。

図１は、残渣に伴う特性の低下の原因の一例を示す断面図である。図１に示すように、上部電極１０１の形成後には、層間絶縁膜１０２を形成し、これにコンタクトホールを形成し、その内部にバリアメタル膜１０４を介してタングステンプラグ等の金属膜１０５を形成している。しかし、上部電極１０１上に残渣１０３が存在すると、残渣１０３がバリアメタル膜１０４を突き破って金属膜１０５まで達することがある。上部電極１０１の材料としては、上述のように導電性酸化物等が用いられる。また、タングステンプラグの形成は還元性のガスを用いて行われる。従って、残渣１０３がバリアメタル膜１０４を突き破っていると、タングステンプラグの形成の際に、残渣１０３の周辺から還元性のガスが上部電極１０１まで達して、上部電極１０１の特性が大きく変化してしまうことがある。

また、残渣１０３が残っていると強誘電体キャパシタを覆う酸化アルミニウム膜等の保護膜の密着性が低下し、強誘電体キャパシタに水分等が侵入しやすくもなる。

従来の方法では、このようなこれまでは解明されていない機構で所望の特性が得られないのである。

残渣１０３を除去することが可能であれば、上記のような原因は生じにくいが、これらの残渣１０３は反応性が低い物質を含んでいるため、アッシング又は薬液処理によって除去することが困難である。高圧ジェット又はＤ−Ｓｏｎｉｃ等の水洗処理によって物理的に除去しようとしても、比較的大きな残渣１０３は取り除かれても、微小な残渣１０３（大きさ：約１μｍ以下）は取り除かれにくい。また、このような水洗処理は、比較的大きな残渣１０３の欠片を撒き散らし、新たに微小な残渣を引き起こすこともあり得る。Ｄ−Ｓｏｎｉｃは、超音波を導入した水を用いた洗浄である。

そこで、本実施形態では、残渣を適切に除去できる処理を行いながら半導体装置を製造する。図２Ａ乃至図２Ｍは、実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

本実施形態では、先ず、シリコン基板等の半導体基板上に強誘電体メモリのスイッチング素子として電界効果トランジスタを形成し、その後、図２Ａに示すように、電界効果トランジスタの上方に層間絶縁膜１を形成する。電界効果トランジスタのゲート電極が強誘電体メモリのワード線として機能し、ソース又はドレインの一方に接続される配線がビット線として機能する。次いで、層間絶縁膜１上に下部電極膜２、強誘電体膜３及び上部電極膜４をこの順で形成する。下部電極膜２としては、例えばプラチナ膜（Ｐｔ膜）を形成する。強誘電体膜３としては、例えばチタン酸ジルコン酸鉛系化合物の膜（ＰＺＴ系膜）を形成する。強誘電体膜の厚さは、例えば６０ｎｍ〜２００ｎｍ程度とする。上部電極膜４としては、例えば酸化イリジウム膜を形成する。なお、下部電極膜２、強誘電体膜３及び上部電極膜４の材料は特に限定されない。また、下部電極膜２、強誘電体膜３及び上部電極膜４の全部又は一部を、２つ以上の膜の積層体から構成してもよい。

その後、上部電極膜４に対して所定形状のレジストパターンを用いたパターニングを行うことにより、図２Ｂに示すように、上部電極膜４を強誘電体キャパシタの上部電極の形状に加工する。

次いで、図２Ｃ及び図３Ａに示すように、強誘電体キャパシタの容量絶縁膜を形成する部分を覆うレジストパターン１１を強誘電体膜３及び上部電極膜４上に形成する。図３Ａは、図２Ｃに対応するレイアウト図であり、図３Ａ中のＩ−Ｉ線に沿った断面が凡そ図２Ｃに表わされている。

続いて、レジストパターン１１をマスクとして強誘電体膜３に対してスパッタリング成分の多い条件下でドライエッチングを行う。このエッチングでは、例えば誘導結合プラズマ（ＩＣＰ：inductive coupled plasma）エッチング装置を用いる。また、例えば、チャンバ内にＣｌ₂ガス及びＡｒガスを、夫々４０ｓｃｃｍ、１０ｓｃｃｍの流量で供給し、ソースパワー及びバイアスパワーを、夫々２０００Ｗ、６００Ｗとし、チャンバ内の圧力を０．５Ｐａとする。この結果、図２Ｄに示すように、強誘電体膜３が強誘電体キャパシタの容量絶縁膜の形状に加工される。なお、強誘電体膜３に対するエッチングはレジストパターン１１を後退させながら行って、レジストパターン１１の表面に、強誘電体膜３及び下部電極膜２から生じたエッチング生成物の付着を抑えることが好ましい。しかし、上述のようにエッチング生成物の付着を回避することは困難であり、例えば膜状の再付着物１２がレジストパターン１１の側面及び上面に発生する。

その後、アッシングによりレジストパターン１１を除去する。このアッシングでは、例えば、チャンバ内にＯ₂ガス及びＮ₂ガスを、夫々１３５０ｓｃｃｍ、１５０ｓｃｃｍで供給し、ＲＦパワーを１４００Ｗとし、チャンバ内の圧力を１３３Ｐａとする。この結果、図２Ｅ及び図３Ｂに示すように、再付着物１２が残渣１３ａ及び１３ｂとなって上部電極膜４上に残存する。図３Ｂは、図２Ｅに対応するレイアウト図であり、図３Ｂ中のＩ−Ｉ線に沿った断面が凡そ図２Ｅに表わされている。なお、残渣１３ａは、主にレジストパターン１１の側面に位置していた再付着物１２から生じたものであり、残渣１３ｂは、主にレジストパターン１１の上面に位置していた再付着物１２から生じたものである。従って、残渣１３ａの方が残渣１３ｂよりも大きなものとなりやすい。

次いで、例えば３０秒間のＤ−Ｓｏｎｉｃ処理（超音波を用いた水洗処理）を施す。この結果、図２Ｆに示すように、ほとんどの残渣１３ａが除去される。但し、小さな残渣１３ｂは残存しやすい。

続いて、ドライエッチング処理を行うことにより、図２Ｇ及び図３Ｃに示すように、残渣１３ｂを除去する。このときのエッチングの量は、強誘電体膜３が２ｎｍ以上減る程度とすることが好ましい。このエッチングでは、例えばＩＣＰエッチング装置を用いる。また、例えば、チャンバ内にＣｌ₂ガス及びＡｒガスを、いずれも８０ｓｃｃｍの流量で供給し、ソースパワー及びバイアスパワーを、夫々８００Ｗ、１００Ｗとし、チャンバ内の圧力を０．７Ｐａとする。図３Ｃは、図２Ｇに対応するレイアウト図であり、図３Ｃ中のＩ−Ｉ線に沿った断面が凡そ図２Ｇに表わされている。

その後、図２Ｈに示すように、全面に保護膜２１を形成する。保護膜２１としては、例えば酸化アルミニウム膜を形成する。

次いで、下部電極膜２に対して所定形状のレジストパターンを用いたパターニングを行うことにより、図２Ｉに示すように、下部電極膜２を強誘電体キャパシタの下部電極の形状に加工する。このとき、保護膜２１に対しても同時に加工を行う。

パターニング後の下部電極膜２、強誘電体膜３及び上部電極膜４から強誘電体キャパシタが構成され、この強誘電体キャパシタが強誘電体メモリの容量素子として機能する。

続いて、図２Ｊに示すように、全面に保護膜２２を形成する。保護膜２２としては、例えば酸化アルミニウム膜を形成する。

その後、図２Ｋに示すように、全面に層間絶縁膜３１を形成し、層間絶縁膜３１に上部電極膜４を露出する開口部３２及び下部電極膜２を露出する開口部を形成する。

次いで、図２Ｌに示すように、開口部３２及び下部電極膜２を露出する開口部内にバリアメタル膜３３を介して金属膜３４をコンタクトプラグとして形成する。バリアメタル膜３３としては、例えば窒化チタン膜を形成し、金属膜３４としては、例えばタングステン膜を形成する。

続いて、金属膜３４上に配線３５を形成する。このとき、上部電極膜４に電気的に接続される配線３５をスイッチング素子として機能する電界効果トランジスタの上記ソース又はドレインの他方に電気的に接続する。また、下部電極膜２に電気的に接続される配線３５は強誘電体メモリのプレート線として機能する。

このような製造方法によれば、残渣１３ａ及び１３ｂに対してウェット処理及びドライエッチング処理を組み合わせた処理を行っているので、これらを確実に除去することができる。従って、保護膜２１及び２２の密着性は良好であり、また、金属膜３４を形成する際の上部電極膜４の変質等は生じない。このため、所望の特性の強誘電体キャパシタを得ることができる。

なお、残渣１３ａ及び１３ｂに対してウェット処理のみを行うと、上述のように、微小な残渣１３ｂを除去しにくい。また、残渣１３ａが飛び散って、新たな微小な残渣が生じてしまう。また、残渣１３ａ及び１３ｂに対してドライエッチングのみを行う場合、比較的大きな残渣１３ａを除去するためには長時間の処理が必要であり、強誘電体膜３に損傷が生じやすい。

図４Ａは、図２Ｅ及び図３Ｂに示す状態の試料の走査型電子顕微鏡（ＳＥＭ：scanning electron microscope）写真を示し、図４Ｂは、図２Ｇ及び図３Ｃに示す状態の試料のＳＥＭ写真を示す。図４Ａに示す状態では、ウェット処理が行われただけであるため、上部電極膜４上の残渣１３ａ及び１３ｂの除去が十分ではないが、図４Ｂに示す状態では、ドライエッチングも行われているため、残渣１３ａ及び１３ｂがほとんど消滅している。なお、これらの試料では、強誘電体膜３としてＰＺＴ膜を用い、ドライエッチングの量は、ＰＺＴ膜の厚さが４ｎｍ減少する量とした。

上述の実施形態では、強誘電体膜３のパターニング後にレジストパターン１１が上部電極膜４上のみに残存しているが、エッチングの条件及び／又は強誘電体キャパシタのサイズによっては、図５Ａに示すように、上部電極膜４上のみならず強誘電体膜３上にもレジストパターン１１が残存し得る。従って、再付着物１２は強誘電体膜３上にも生じる。

このような場合、レジストパターン１１のアッシングによる除去後には、図５Ｂに示すように、大きい残渣１３ａが強誘電体膜３上に生じやすい。しかし、第１の実施形態と同様に、Ｄ−Ｓｏｎｉｃ処理を施せば、図５Ｃに示すように、ほとんどの残渣１３ａは除去される。また、第１の実施形態と同様に、更にドライエッチング処理を行えば、図５Ｄに示すように、残渣１３ａ及び１３ｂが除去される。

図６Ａは、図５Ｃに示す状態の試料のＳＥＭ写真を示し、図６Ｂは、図５Ｄに示す状態の試料のＳＥＭ写真を示す。図６Ａに示す状態では、ウェット処理が行われただけであるため、強誘電体膜３及び上部電極膜４上の残渣１３ａ及び１３ｂの除去が十分ではないが、図６Ｂに示す状態では、ドライエッチングも行われているため、残渣１３ａ及び１３ｂがほとんど消滅している。なお、これらの試料でも、強誘電体膜３としてＰＺＴ膜を用い、ドライエッチングの量は、ＰＺＴ膜の厚さが４ｎｍ減少する量とした。図４Ａ及び図４Ｂに示す試料と図６Ａ及び図６Ｂに示す試料とを比較すると、強誘電体キャパシタの大きさは、図６Ａ及び図６Ｂに示す試料の方が大きい。他の条件は、互いに同一である。図４Ａ及び図４Ｂに示す試料は強誘電体メモリのメモリセルアレイに好適である。

なお、ドライエッチングの量は特に限定されないが、強誘電体膜の厚さが２ｎｍ以上減少する程度とすることが好ましい。図７Ａ及び図７Ｂは、夫々図４Ｂに示す試料と同様の試料において強誘電体膜の厚さが２ｎｍ、６ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す。また、図８Ａ及び図８Ｂは、夫々図６Ｂに示す試料と同様の試料において強誘電体膜の厚さが２ｎｍ、６ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す。これらのＳＥＭ写真から分かるように、２ｎｍ以上のドライエッチングが行われれば、残渣が十分に除去される。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板の上方に、下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
前記上部電極膜のパターニングを行う工程と、
前記強誘電体膜のパターニングを行う工程と、
前記強誘電体膜のパターニング後に前記上部電極膜に付着している残渣に対してウェット処理を行う工程と、
前記ウェット処理後に前記上部電極膜に付着している残渣に対してドライエッチング処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）
前記上部電極膜のパターニングを行う工程と前記強誘電体膜のパターニングを行う工程との間に、前記強誘電体膜及び前記上部電極膜上にレジストパターンを形成する工程を有し、
前記強誘電体膜のパターニングを行う工程は、前記レジストパターンをマスクとして前記強誘電体膜のドライエッチングを行う工程を有し、
前記強誘電体膜のパターニングを行う工程と前記ウェット処理を行う工程との間に、アッシングにより前記レジストパターンを除去する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記ウェット処理を行う工程は、超音波を導入した水を用いた洗浄を行う工程を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記ウェット処理及び前記ドライエッチング処理を、前記強誘電体膜に付着している残渣に対しても行うことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記残渣は、貴金属を含有していることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
基板の上方に、下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
前記上部電極膜のパターニングを行う工程と、
前記強誘電体膜のパターニングを行う工程と、
前記強誘電体膜のパターニング後に前記上部電極膜に付着している残渣に対してウェット処理を行う工程と、
前記ウェット処理後に前記上部電極膜に付着している残渣に対してドライエッチング処理を行う工程と、
を有することを特徴とする容量素子の製造方法。

（付記７）
前記上部電極膜のパターニングを行う工程と前記強誘電体膜のパターニングを行う工程との間に、前記強誘電体膜及び前記上部電極膜上にレジストパターンを形成する工程を有し、
前記強誘電体膜のパターニングを行う工程は、前記レジストパターンをマスクとして前記強誘電体膜のドライエッチングを行う工程を有し、
前記強誘電体膜のパターニングを行う工程と前記ウェット処理を行う工程との間に、アッシングにより前記レジストパターンを除去する工程を有することを特徴とする付記６に記載の容量素子の製造方法。

（付記８）
前記ウェット処理を行う工程は、超音波を導入した水を用いた洗浄を行う工程を有することを特徴とする付記６又は７に記載の容量素子の製造方法。

（付記９）
前記ウェット処理及び前記ドライエッチング処理を、前記強誘電体膜に付着している残渣に対しても行うことを特徴とする付記６乃至８のいずれか１項に記載の容量素子の製造方法。

（付記１０）
前記残渣は、貴金属を含有していることを特徴とする付記６乃至９のいずれか１項に記載の容量素子の製造方法。

残渣に伴う特性の低下の原因の一例を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｊに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｋに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｌに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｃに対応するレイアウト図である。 図２Ｅに対応するレイアウト図である。 図２Ｇに対応するレイアウト図である。 図２Ｅ及び図３Ｂに示す状態の試料のＳＥＭ写真を示す図である。 図２Ｇ及び図３Ｃに示す状態の試料のＳＥＭ写真を示す図である。 他の半導体装置の製造方法を示す断面図である。 図５Ａに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図５Ｃに示す状態の試料のＳＥＭ写真を示す図である。 図５Ｄに示す状態の試料のＳＥＭ写真を示す図である。 図４Ｂに示す試料と同様の試料において強誘電体膜の厚さが２ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す図である。 図４Ｂに示す試料と同様の試料において強誘電体膜の厚さが６ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す図である。 図６Ｂに示す試料と同様の試料において強誘電体膜の厚さが２ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す図である。 図６Ｂに示す試料と同様の試料において強誘電体膜の厚さが６ｎｍ減少する程度のドライエッチングを行った場合に得られるＳＥＭ写真を示す図である。

符号の説明

１：層間絶縁膜
２：下部電極膜
３：強誘電体膜
４：上部電極膜
１１：レジストパターン
１２：再付着物
１３ａ、１３ｂ：残渣

Claims (5)

1. 基板の上方に、下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
   前記上部電極膜のパターニングを行う工程と、
   前記強誘電体膜のパターニングを行う工程と、
   前記強誘電体膜のパターニング後に前記上部電極膜に付着している残渣に対してウェット処理を行う工程と、
   前記ウェット処理後に前記上部電極膜に付着している残渣に対してドライエッチング処理を行う工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記上部電極膜のパターニングを行う工程と前記強誘電体膜のパターニングを行う工程との間に、前記強誘電体膜及び前記上部電極膜上にレジストパターンを形成する工程を有し、
   前記強誘電体膜のパターニングを行う工程は、前記レジストパターンをマスクとして前記強誘電体膜のドライエッチングを行う工程を有し、
   前記強誘電体膜のパターニングを行う工程と前記ウェット処理を行う工程との間に、アッシングにより前記レジストパターンを除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ウェット処理を行う工程は、超音波を導入した水を用いた洗浄を行う工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 基板の上方に、下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
   前記上部電極膜のパターニングを行う工程と、
   前記強誘電体膜のパターニングを行う工程と、
   前記強誘電体膜のパターニング後に前記上部電極膜に付着している残渣に対してウェット処理を行う工程と、
   前記ウェット処理後に前記上部電極膜に付着している残渣に対してドライエッチング処理を行う工程と、
   を有することを特徴とする容量素子の製造方法。
5. 前記上部電極膜のパターニングを行う工程と前記強誘電体膜のパターニングを行う工程との間に、前記強誘電体膜及び前記上部電極膜上にレジストパターンを形成する工程を有し、
   前記強誘電体膜のパターニングを行う工程は、前記レジストパターンをマスクとして前記強誘電体膜のドライエッチングを行う工程を有し、
   前記強誘電体膜のパターニングを行う工程と前記ウェット処理を行う工程との間に、アッシングにより前記レジストパターンを除去する工程を有することを特徴とする請求項４に記載の容量素子の製造方法。

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