JP3721687B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3721687B2
JP3721687B2 JP1228397A JP1228397A JP3721687B2 JP 3721687 B2 JP3721687 B2 JP 3721687B2 JP 1228397 A JP1228397 A JP 1228397A JP 1228397 A JP1228397 A JP 1228397A JP 3721687 B2 JP3721687 B2 JP 3721687B2
Authority
JP
Japan
Prior art keywords
film
organic protective
protective film
residue
blm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1228397A
Other languages
English (en)
Other versions
JPH10209165A (ja
Inventor
敏治 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP1228397A priority Critical patent/JP3721687B2/ja
Publication of JPH10209165A publication Critical patent/JPH10209165A/ja
Application granted granted Critical
Publication of JP3721687B2 publication Critical patent/JP3721687B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、フリップ・チップ・ボンディング法によりデバイス・チップの実装を行う半導体装置の製造方法に関し、特にハンダ・ボールとその下地金属膜とのコンタクト特性および密着性を改善する方法に関する。
【発明の詳細な説明】
【0002】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなる。半導体ICに関しても、ボンディング・ワイヤとリード・フレームとを用いた従来のパッケージ実装に代わり、LSIのベア・チップを直接に実装基板上の導体パターンに接続するワイヤレス・ボンディングが提案されている。中でも、デバイス・チップの素子形成面側にすべての電極部とこれに接続するバンプやビーム・リードを形成しておき、この素子形成面を下向きにして実装基板上の導体パターンに直接的に接続する方法はフリップ・チップ・ボンディング法と呼ばれており、アセンブリ工程が合理化できることからハイブリッドICの実装や大型コンピュータ用途に広く利用されている。
【0003】
フリップ・チップ・ボンディング法には、Auビーム・リード法や、ハンダ・ボール(バンプ)法等いくつかの手法があるが、いずれの場合もICのAl電極パッドとバンプ材料との間には、密着性向上や相互拡散防止等を目的に下地金属膜が形成される。特にハンダ・ボール法では、この下地金属膜はハンダ・ボールの仕上り形状を左右することから、BLM(Ball Limiting Metal) 膜と呼ばれている。
【0004】
上記BLM膜の構成としては、Cr膜, Cu膜,Au膜をこの順に積層した3層構成が最も一般的である。このうち、最下層のCr膜は通常Al系金属膜を用いて形成される電極パッドに対する密着層として、中間層のCu膜はハンダ・ボール構成金属の拡散防止層として、さらに最上層のAu膜は前記Cu膜の酸化防止膜として、各々機能するものである。
【0005】
ここで、Al電極パッドにBLM膜を介してハンダ・ボールを被着させる従来の一般的なプロセスを、図12ないし図15を参照しながら説明する。
図12は、基板11のパッシベーションを行い、さらにBLM膜の被着範囲を規定するための1層目ポリイミド膜14のパターニングを行った状態を示している。ここまでの工程を簡単に述べると、まず、すべての素子形成が終了した基板11上でAl電極パッド12aを所定の形状にパターニングする。次に、基体(ウェハ)の全面をSiNパッシベーション膜13で被覆し、この膜をパターニングしてAl電極パッド12aに臨む開口13aを形成する。続いて、ウェハの全面を1層目ポリイミド膜14で被覆し、Al電極パッド12aに臨む開口14aを上記開口13aのさらに内側に形成する。
【0006】
次に、図13に示されるように、上記開口14aを覆うごとくBLM膜16aを形成する。このBLM膜16aは、下層側から順にCr膜,Cu膜,Au膜がスパッタリングにより積層された多層膜であり、通常はリフトオフ法により形成される。すなわち、まず前掲の図13に示した1層目ポリイミド膜14の上に、十分な厚さを有するレジスト・パターン(図示せず。)を上記開口14aを露出させるごとく形成する。次に、Al電極パッド12aの表面に成長している自然酸化膜を除去するための前処理を行った後、ウェハの全面にBLM膜を被着させる。このとき、レジスト・パターン上に被着されるBLM膜とAl電極パッド12に被着されるBLM膜とは分断されている。この後、ウェハをレジスト剥離液に浸して加熱揺動処理を行うと、レジスト・パターン上のBLM膜は除去され、Al電極パッド12aに接続するBLM膜16aのみを残すことができる。
【0007】
次に、図14に示されるように、上記BLM膜16aを完全に被覆するハンダ膜19aをたとえばリフトオフ法により形成する。
続いて加熱リフローを行うと、ハンダ膜19aは表面張力により上記BLM膜16a上で自己整合的に収縮し、図15に示されるようなハンダ・ボール19arとなる。
この後、ウェハをダイシングしてデバイス・チップを分割し、個々のデバイス・チップのハンダ・ボール形成面を下向きにして実装基板と対向させ、該実装基板上の予備ハンダ付けされた導体パターンと上記ハンダ・ボールとを位置合わせした上で加熱溶着させると、チップの実装が完了する。
【0008】
ところで、上記Al電極パッドは通常、デバイス・チップの周辺部に配置される。しかし、チップに作り込まれる素子が微細化され、Al電極パッドの配置間隔が縮小されてくると、従来どおりにハンダ・ボールを形成することが困難となってくる。これは、隣接するハンダ・ボール同士の接触により短絡の虞れが生ずるからである。
【0009】
ただし、ハンダ・ボール同士の接触を避けようとして該ハンダ・ボールの直径を小さくすると、実装基板とデバイス・チップとの間の接合強度が低下し、信頼性を損なう原因となる。このため、ハンダ・ボール径は従来どおりとしながらそのレイアウトを変更し、Al電極パッドの直上領域(以下、定位置と称する。)に位置するハンダ・ボールと直上領域外(以下、再配置と称する。)に位置するハンダ・ボールとを交互に配置する技術が提案されている。この技術では、該Al電極パッドと再配置の場所までの配線パターンが新たに必要となるが、本願出願人はこの配線パターンをBLM膜を用いて形成する技術を提案している。再配置をBLM膜を用いて行えば、従来のフォトマスク・パターンの変更のみで対応できるので工程数が増加せず、コストや製造効率の面で非常に都合が良い。
【0010】
図16に、ハンダ・ボールが再配置されたLSIチップの一部を示す。なお、この図に示すLSIチップを構成する各材料膜の積層関係は、前掲の図15における積層関係とほぼ同じである。ただし、図中の符号には必要に応じ、定位置に関連する構造には添字a、再配置に関連する構造には添字bを付す。
このデバイス・チップ上では、ある1辺に沿ってAl電極パッド12a,12bが配列されている。これらAl電極パッド12a,12bは、この上に開口13aを有するSiNパッシベーション膜13、および上記開口13aのさらに内部に開口14aを有する1層目ポリイミド膜14に順次被覆され、該開口14aの内部でBLM膜16に接続されている。ただし、このBLM膜には2種類ある。すなわち、Al電極パッド12aの直上領域のみにパターニングされている定位置用のBLM膜16aと、Al電極パッド12bの直上領域外にまで延在されている再配置用のBLM膜6bである。
【0011】
かかるウェハの全面はさらに、図中破線で示す2層目ポリイミド膜17で被覆され、この2層目ポリイミド膜17には定位置用の開口17aと再配置用の開口17bとが形成される。これら開口17a,17bの内部で定位置用のハンダ・ボール19arと再配置用のハンダ・ボール19brとがそれぞれBLM膜16a,16bを介してAl電極パッド12a,12bに接続される。このようなレイアウトによれば、加熱溶着を行った際にもハンダ・ボール同士が接触することがない。
【0012】
【発明が解決しようとする課題】
しかしながら、上述の再配置を実際に行うプロセスでは、BLM膜16a,16bとハンダ・ボール19a,19bとの間のコンタクト不良および接着不良が、新たな問題として浮上してきた。この問題は、2層目ポリイミド膜17の開口不良に起因するものである。
上記2層目ポリイミド膜17の構成材料としては、一般に感光性ポリイミド樹脂が用いられており、そのパターニングは通常のレジスト・プロセスと同様、フォトリソグラフィと現像処理を経て行われている。しかし、2層目ポリイミド膜17はLSIの内部に形成される絶縁膜とは異なり数μmオーダーの厚みを有しているため、作業環境や処理条件のわずかな変動でも解像不良や現像不良を生ずることがある。
【0013】
図17に、かかる解像不良や現像不良に起因して開口17a,17bの内部に残渣17sが発生した状態を示す。この図は、図16のA−A線断面図である。このような残渣17sを残した状態では、開口17a,17bの内部でBLM膜16a,16bとハンダ・ボール19ar,19brとが全面的に接触することができず、電気的コンタクトが劣化する。また、BLM膜16a,16bとハンダ・ボール19ar,19brとの間の接着強度も低下するため、フリップ・チップ・ボンディング法による組立製品のハンダ接合部の強度が確保できず、製品の信頼性や耐久性に悪影響が及ぼされる。
【0014】
上述のようなコンタクト不良および接着不良の問題は、ハンダ・ボールの再配置を行わない従来プロセスでは生じていなかった。これは、BLM膜の上でポリイミド膜のパターニングが行われることがなかったからである。
なお、再配置を行わない従来プロセスにおいても、1層目ポリイミド膜14に開口14a,14bを形成する際には同様に残渣が発生していた可能性はある。しかし、前述したように、通常はBLM膜を被着させる直前にAl電極パッド12aの表面の自然酸化膜を除去するための前処理が行われるので、1層目ポリイミド膜14の残渣が仮に発生していたとしても、この時一緒に除去されていた。したがって、この残渣に起因するAl電極パッド12aとBLM膜16aとの間のコンタクト不良や接着不良の問題も、顕在化していなかったのである。
【0015】
そこで本発明は、有機保護膜に設けられる開口を通じてその底面に表出する下地金属膜にハンダ・ボールとを被着させる場合、特にハンダ・ボールの再配置を行う際にも、良好なコンタクト特性および接着性を達成することが可能な半導体装置の製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、基体の表面に設けられた複数の電極パッドの直上領域と、直上領域外とに、下地金属膜を介してハンダ・ボールを形成する半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第1工程では、各電極パッド上を含む基体上に、第1の有機保護膜を形成した後、この第1の有機保護膜に各電極パッドに達する複数の第1の開口部を形成する工程を行う。次に、第2工程では、各第1の開口部内に露出された電極パッド上の第1の有機保護膜の残渣および電極パッドの表面に形成される自然酸化膜を除去するための第1のスパッタ・エッチング工程を行う。次いで、第3工程では、第1の有機保護膜の残渣および自然酸化膜が除去された各電極パッド上に、下地金属膜を形成するとともに、一部の電極パッド上から延在させた状態で、直上領域外の第1の有機保護膜上に下地金属膜を形成する工程を行う。続いて、第4工程では、下地金属膜を覆う状態で、第1の有機保護膜上に第2の有機保護膜を形成し、電極パッドの直上領域およびこの直上領域外に、下地金属膜に達する複数の第2の開口部を形成する工程を行う。次に、第5工程では、フッ素系化学種を含有するプラズマを用いて、各第2の開口部内に露出された下地金属膜上の第2の有機保護膜の残渣を除去するとともに、第2の有機保護膜にフッ素系化学種を取り込み、第2の有機保護膜の誘電率を低減する第2のスパッタ・エッチングを行う工程を行い、その後の第6工程では、第2の有機保護膜の残渣が除去された下地金属膜上に、ハンダ・ボールを形成する工程を行うことを特徴としている。
【0017】
【発明の実施の形態】
本発明では、ハンダ・ボールの形成位置を規定するための開口を有機保護膜に形成するに際し、該有機保護膜の残渣をスパッタ・エッチングで物理的に除去するので、開口の底面に常に清浄な下地金属膜の表面を露出させることができる。したがって、この下地金属膜とその上に被着させるハンダ・ボールとの間のコンタクト品質や接着品質を著しく改善することができる。また、このことにより、フリップ・チップ・ボンディング法を適用してデバイス・チップの基板実装を行った場合の組立製品のハンダ接合部の強度が十分に高くなり、製品の信頼性や耐久性が向上する。
【0018】
上記の残渣は、特に上記有機保護膜が感光性を有し、そのパターニングがフォトリソグラフィと現像処理により行われる場合に多発するため、本発明はこのような場合のコンタクト品質や接着品質の改善策として極めて有用である。
本発明はまた、下地金属膜の一部を電極パッドの直上領域外へも延在させ、この延在部でハンダ・ボールの再配置を行うプロセスに適用すると、特に有効である。このプロセスにおいて、本発明のスパッタ・エッチングの主な対象となる膜は、従来の技術の欄で説明した2層目ポリイミド膜に相当する。ただし、電極パッドを最初に被覆する1層目ポリイミド膜に対しても、このスパッタ・エッチングを行って良い。
【0019】
なお、上記有機保護膜としては、たとえばポリイミド系樹脂,ポリテトラフルオロエチレン誘導体、フッ化ポリアリルエーテル誘導体、ポリ−p−フッ化キシレン等、層間絶縁膜材料として近年提案されている低誘電率の材料膜を用いることができる。中でもポリイミド系樹脂膜は、耐熱性が400℃以上と高いことから目下のところ最も広く用いられている材料であるが、耐熱性、耐湿性、耐クラック性、平坦化性に優れ、熱膨張係数が小さく、さらに好ましくは不純物ゲッタリング特性も備えた有機材料を適宜選択して用いることができる。
【0020】
上記スパッタ・エッチングは、有機保護膜の残渣を除去するに十分なイオン入射エネルギーを得ることができ、かつイオン入射面の形状や性質に悪影響を与えないプラズマを用いて行われる。このプラズマとは、典型的にはArプラズマである。
【0021】
ここで、上記有機保護膜のパターニングがフォトリソグラフィと現像処理により行われる場合、この膜のパターニング用のマスクはステッパに搭載されるフォトマスクのみであり、ウェハ上にはエッチング・マスクが形成されないので、有機保護膜は全面的にプラズマに曝されることになる。
そこで本発明では、このプラズマとの接触を膜の改質に積極的に利用することもできる。たとえば、上述のような有機保護膜の比誘電率εはフッ素原子含有量の増大と共に低下することが知られている。そこで、たとえば2層目ポリイミド膜のスパッタ・エッチングをフッ素系化学種を含むプラズマを用いて行えば、この膜の比誘電率εを低下させることができる。
かかる比誘電率εの低下は、配線間容量を低減させ、LSIの動作速度を向上させる上で有効である。特に、ハンダ・ボールの再配置を行う場合には再配置のための下地金属膜パターンが新たな配線間容量を発生させる原因となるので、かかる比誘電率εの低減策は極めて有効である。
【0022】
なお、上述のようにフッ素系化学種を利用する場合、有機保護膜の残渣の除去に伴って開口の底面に露出する下地金属膜が、フッ素系化学種に曝されても絶縁性のフッ化物を生成しないものである必要がある。この点、下地金属膜がCr膜,Cu膜,Au膜がこの順に積層された積層膜であれば、露出表面はAu膜となるので、フッ素プラズマによって変化を受ける虞れはない。
【0023】
ところで、上記スパッタ・エッチングを行うためのプラズマ装置は特に限定されるものではなく、たとえば従来から用いられている平行平板型RFプラズマ装置やマグネトロンRIE装置を用いることができる。ただし、これらの装置ではプラズマ密度を決定する高周波電力と入射イオン・エネルギーを決定するバイアス電圧とが一定の相関関係を保ちながら調整されるので、プラズマ密度を上げると基板バイアスも上昇する。したがって、有機保護膜へのダメージを抑えながら残渣除去を迅速化することには限度がある。
【0024】
これに対し、プラズマ励起と基板バイアスとを独立に制御可能なプラズマ装置では、より低圧でも高密度のプラズマを生成できるため、有機保護膜表面に入射するイオンの運動エネルギーを適度な値に保ちつつ、大量のイオンを用いて迅速に残渣を除去することが可能となる。この種の装置としては、たとえばトライオード型RFプラズマ装置、有磁場マイクロ波プラズマ装置、誘導結合プラズマ装置、ヘリコン波プラズマ装置を例示することができる。上記のトライオード型RFプラズマ装置では、1010/cm3 のオーダーのプラズマ密度を達成することができる。また、1×1011/cm3 以上のオーダーのプラズマ密度を達成できる装置は、近年では特に高密度プラズマ(HDP)装置と総称されており、有磁場マイクロ波プラズマ装置では1011/cm3 、誘導結合プラズマ装置では1012/cm3 、ヘリコン波プラズマ装置では1013/cm3 の各オーダーのプラズマ密度をそれぞれ励起可能である。
【0025】
【実施例】
以下、本発明の具体的な実施例について説明する。
【0026】
実施例1
ここでは、ハンダ・ボール再配置用のBLM膜を被覆する2層目ポリイミド膜に開口を形成し、この開口内に発生した残渣を平行平板型RFプラズマ装置とArガスを用いたスパッタ・エッチングにより除去するプロセスについて、図1ないし図11を参照しながら説明する。なお、これらの図面はいずれも、前掲の図16のA−A線断面に相当する部分を表している。また、符号の添字aは定位置に関連する部分、添字bは再配置に関連する部分にそれぞれ付した。
【0027】
まず、図1に示されるように、すべての素子形成が終了した基板1上でAl電極パッド2a,2bのパターニングを行い、続いて基体の全面をたとえばプラズマCVD法により成膜されるSiNパッシベーション膜3で被覆し、さらにこの膜をパターニングして上記Al電極パッド2a,2bを露出させるように開口3a,3bをそれぞれ形成した。この状態が、通常のデバイス・チップの完成状態である。なお、上記Al電極パッド2aは前掲の図1にも示したごとく、後工程においてその直上領域(定位置)にハンダ・ボールが形成されるパッドであるが、Al電極パッド2bは直上領域外にハンダ・ボールが形成されるパッドである。
【0028】
次に、図2に示されるように、基体(ウェハ)の全面に感光性のポリイミド膜(東レ社製:商品名UR−3100,比誘電率ε≒3.2)を約5μmの厚さに塗布し、1層目ポリイミド膜4を形成した。次に、G線によるフォトリソグラフィと現像処理とを経て該1層目ポリイミド膜4をパターニングし、上記Al電極パッド2a,2bを露出させるための開口4a,4bをそれぞれ形成した。これら開口4a,4bは、先に形成されたSiNパッシベーション膜3の開口3a,3bの内部に開口されており、Al電極パッド2a,2bと後工程において形成されるBLM膜とのコンタクト面積を規定するものである。
なおこのとき、上記開口4a,4bの内部には、ポリイミド膜の残渣が4sが残存した。この残渣4sは実際には数10から数100nm程度の厚さに残存するものであり、露光・現像後のキュアにより最終的に約2μmの厚さとなった1層目ポリイミド膜4と比較すると、図2では誇張して図示されている。
【0029】
次に、図3に示されるように、通常のレジスト塗布、フォトリソグラフィおよび現像を行い、レジスト・パターン5を形成した。このレジスト・パターン5には、定位置用のBLM膜(図5の符号6a)の被着部位を規定するためにAl電極パッド2aに臨んで形成される開口5aと、再配置用のBLM膜(図5の符号6b)の被着部位を規定するためにAl電極パッド2bに臨んで形成される開口5bとを有している。
【0030】
次に、上記のウェハを平行平板型プラズマRIE装置に搬入し、Arスパッタ・エッチングによる前処理を行った。この前処理は本来、Al電極パッド2a,2bの表面の自然酸化膜を除去する目的で行われるものであるが、図4に示されるように、上記残渣4sの除去も兼ねている。前処理条件は、たとえば下記のとおりとした。
装置 平行平板型RFプラズマ装置
Ar流量 25 SCCM
圧力 1.0 Pa
RFパワー 300 W(13.56MHz)
ウェハ温度 室温
処理時間 180 秒
【0031】
次に、上記Al電極パッド2a,2bの表面に自然酸化膜を再成長させないようにウェハを真空下でDCスパッタリング装置に搬送し、ここで直ちにCr膜(厚さ約0.1μm),Cu膜(厚さ約1.0μm),Au膜(厚さ約0.1μm)を順次スパッタリング成膜した。このときの成膜条件は、たとえば以下のとおりとした。
Figure 0003721687
【0032】
このスパッタリングにより、図5に示されるように、BLM膜が形成された。ただし、スパッタリングではスパッタ粒子の入射方向が基板面に対して狭い範囲に規定されているために、レジスト・パターン5の側壁面にはBLM膜が付着しない。したがって、Al電極パッド2aには定位置用のBLM膜6a、Al電極パッド2bには再配置用のBLM膜6bがそれぞれ被着されるが、これらはいずれもレジスト・パターン5上のBLM膜6cとは自己整合的に分断された。なお、BLM膜6cは不要部である。
【0033】
次に、このウェハをレジスト剥離液に浸して加熱揺動処理を行った。このレジスト剥離液は、たとえばジメチルスルフォキシド(DMSO)とN−メチル−2−2−ピロリドン(CH3 NC4 6 O)とを混合したものである。この結果、図6に示されるように、レジスト・パターン5の剥離に伴ってその上に堆積した不要なBLM膜6cが一緒に除去され、Al電極パッド2a,2bに接続するBLM膜6a,6bのみが残った。
【0034】
この後は、ハンダ・ボールの形成工程に入る。すなわち、まず図7に示されるように、ウェハの全面に厚さ約5μmの2層目ポリイミド膜7を成膜した。この2層目ポリイミド膜7を前述の1層目ポリイミド膜4の場合と同様にフォトリソグラフィと現像処理を経てパターニングし、ハンダ・ボールの形成部位を規定するための開口7a,7bを形成した。ここで、上記開口7aは定位置用に形成されるものであり、Al電極パッド2aの直上領域でBLM膜6aを露出させるごとく形成される。これに対し、開口7bは、Al電極パッド2bの直上領域外においてBLM膜6bを露出させるごとく形成される。
ただし、2層目ポリイミド膜7のフォトリソグラフィは前述の1層目ポリイミド膜4の場合よりもウェハの表面段差が大きい条件で行われるため、その解像特性の局所変動も大きく、残渣7sが発生しやすくなる。
【0035】
そこで、一例として下記の条件でスパッタ・エッチングを行った。
装置 平行平板型RFプラズマ装置
Ar流量 25 SCCM
圧力 1.0 Pa
RFパワー 300 W(13.56MHz)
ウェハ温度 室温
処理時間 120 秒
この結果、図8に示されるように、残渣7sが除去され、BLM膜6a,6bの清浄な表面が露出した。
【0036】
次に、上記ウェハの全面にレジスト膜を形成し、ハンダ膜の被着部位を規定するためのレジスト・パターニングを行った。このパターニングにより、図9に示されるように、上記開口7a,7bを含み、これらより十分に大きい開口8a,8bを有するレジスト・パターン8を形成した。なお、このレジスト・パターン8の膜厚は、次工程においてハンダ膜を分断させるに十分な厚さとした。
続いて、ウェハの全面にハンダ膜(97%Pb−3%Sn)を蒸着させた。これにより、開口8aの内部にてBLM膜6aに接続するハンダ膜9a、開口8bの内部にてBLM膜6bに接続するハンダ膜9bが形成されたが、この両者はレジスト・パターン8上に被着された不要なハンダ膜9cとは自己整合的に分断されていた。
なお、ハンダ膜の成膜は上述のような蒸着に限られず、電界メッキにより行っても良い。
【0037】
このウェハを再びレジスト剥離液に浸して加熱揺動処理を行い、レジスト・パターン8と不要なハンダ膜9cを除去すると、図10に示されるように、定位置用のハンダ膜9aと再配置用のハンダ膜9bのみが残された状態となった。
この後、いわゆるウェットバック工程を経てハンダ・ボールを形成した。すなわち、まずパターニングされたハンダ膜9a,9bにフラックスを塗布した。このフラックスは、アミン系活性剤,アルコール系溶媒,ロジン,およびポリグリコール等の樹脂を主成分とし、ハンダ膜9a,9bの還元および表面活性化作用を有するものである。この状態のウェハをN2 雰囲気下で段階的に昇温すると、ハンダ膜9a,9bは溶融しながら自身の表面張力で球状に収縮した。この結果、図11に示されるように、BLM膜6a上には定位置のハンダ・ボール9ar、BLM膜6b上には再配置されたハンダ・ボール9brとが形成された。
【0038】
この後、上記ウェハをダイシングして個々のチップに分割し、上記のハンダ・ボール9ar,9brと、予め予備ハンダ付けされた実装基板上の導体パターンとを位置合わせしながら加熱溶着させることにより、LSIチップの実装を完了した。このようにして完成された組立製品は、ハンダ接合部に十分な強度が確保されているため、信頼性や耐久性が従来品に比べて大幅に改善されていることが確認された。
【0039】
実施例2
本実施例では、2層目ポリイミド膜7に開口7a,7bを形成した後の残渣7sの除去を、トライオード型RFプラズマ装置およびAr/NF3 混合ガスを用いたスパッタ・エッチングにより行った。
ここでトライオード型RFプラズマ装置とは、プラズマ・チャンバ内に上部電極(アノード)とウェハ・ステージを兼ねた下部電極(カソード)とが対向配置され、これら両電極の中間に格子電極が配置された3極構成をとるものである。上部電極にはプラズマ励起用のRF電源、下部電極には基板バイアス印加用のRF電源がそれぞれ接続されており、プラズマ密度と基板バイアスとが独立に制御可能とされている。プラズマは上部電極と接地電位に設定された格子電極との間でグロー放電により生成され、格子電極を通過した正イオンが下部電極側へ引き出される。
【0040】
本実施例において、開口7a,7bを形成するまでの工程は、実施例1で述べたとおりであるが、残渣7sの除去は、下記のような条件で行った。
装置 トライオード型RFプラズマ装置
Ar流量 25 SCCM
NF3 流量 5 SCCM
ソース・パワー 700 W(2 MHz)
RFバイアス電圧 350 V(13.56 MHz)
圧力 1 Pa
ヒータ設定温度 50 ℃
処理時間 90 秒
【0041】
本実施例では、上記プラズマ装置で生成される大量のAr+ により残渣7sが速やかに除去されると共に、NF3 からプラズマ中に解離生成したフッ素系化学種が2層目ポリイミド膜7に取り込まれた。これにより、この膜の比誘電率εは当初の3.2から約2.7へと低下した。
以降のハンダ・ボール9ar,9brの形成およびLSIチップの実装は、実施例1と同様に行った。本実施例では、ハンダ接合部に十分な強度が確保されることによる実装製品の信頼性や耐久性の向上に加え、2層目ポリイミド膜7の低誘電率化による配線間寄生容量の低減と、これによるLSIチップの動作速度の向上が確認された。
なお、1層目ポリイミド膜4に開口4a,4bを形成した後の残渣4sの除去にも、上述のようなフッ素系化学種を含むプラズマを用いれば、1層目ポリイミド膜4も低誘電率化させることができ、配線間寄生容量の低減効果は一層向上する。
【0042】
実施例3
本実施例では、2層目ポリイミド膜7に開口7a,7bを形成した後の残渣7sの除去を、誘導結合プラズマ装置およびAr/NF3 混合ガスを用いたスパッタ・エッチングにより行った。
ここで誘導結合プラズマ装置とは、プラズマ・チャンバ内の上蓋を兼ねる上部電極(アノード)とウェハ・ステージを兼ねた下部電極(カソード)とが対向配置され、プラズマ・チャンバの側壁面の一部を構成する絶縁壁の外周をマルチターン・アンテナで周回したものである。上記マルチターン・アンテナにプラズマ励起用のRF電源、下部電極に基板バイアス印加用のRF電源がそれぞれ接続され、プラズマ密度と基板バイアスとが独立に制御可能となされている。
【0043】
本実施例において、開口7a,7bを形成するまでの工程は、実施例1で述べたとおりであるが、残渣7sの除去は、下記のような条件で行った。
装置 誘導結合プラズマ装置
Ar流量 25 SCCM
NF3 流量 5 SCCM
ソース・パワー 1000 W(450 kHz)
RFバイアス電圧 350 V(13.56 MHz)
圧力 0.6 Pa
ヒータ設定温度 100 ℃
処理時間 30 秒
とした。
【0044】
上記誘導結合プラズマ装置では、1012/cm3 のオーダーのプラズマ密度を達成することができ、しかもこれを1Pa未満の低圧下で得られるので、イオンの平均自由行程が長くなり、基板への垂直入射成分が増加する。このため、基板バイアスを低く設定した条件下でも処理速度が大きく低下することはなく、低ダメージで効率良く残渣7sが除去された。
また、実施例2と同様、2層目ポリイミド膜7へのフッ素取込みによりこの膜の比誘電率εが当初の3.2から約2.7へと低下し、デバイス・チップの動作高速化が確認された。
【0045】
以上、本発明を3種類の実施例にもとづいて説明したが、本発明はこれらの実施例に何ら限定されるものではない。たとえば、使用するサンプル・ウェハの構成、成膜条件、各材料膜の種類や膜厚、スパッタ・エッチング条件等の細部は適宜変更、選択、組合せが可能である。
【0046】
【発明の効果】
以上の説明からも明らかなように、本発明によればフリップ・チップ・ボンディング法による実装用にBLM膜を用いてハンダ・ボールの再配置を行う場合にも、BLM膜とハンダ・ボールとの間の良好なコンタクト特性および接着性を確保し、また有機保護膜の低誘電率化も図ることができる。したがって、高速動作が可能で信頼性と耐久性に優れるデバイス・チップを高密度に実装した半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明を適用したプロセス例において、基板上でAl電極パッドとSiNパッシベーション膜とをパターニングした状態を示す模式的断面図である。
【図2】図1の基体上で1層目ポリイミド膜をパターニングし、Al電極パッドに臨む開口を形成した状態を示す模式的断面図である。
【図3】スパッタ・エッチングにより図2の残渣を除去した状態を示す模式的断面図である。
【図4】図3の基体上でBLM膜の被着部位を規定するためのレジスト・パターニングを行った状態を示す模式的断面図である。
【図5】図4の基体上にBLM膜を被着させた状態を示す模式的断面図である。
【図6】図5のレジスト・パターンをリフトオフし、BLM膜の不要部を除去した状態を示す模式的断面図である。
【図7】図6の基体上でハンダ・ボールの形成部位を規定するための2層目ポリイミド膜のパターニングを行い、残渣が生じた状態を示す模式的断面図である。
【図8】スパッタ・エッチングにより図7の残渣を除去した状態を示す模式的断面図である。
【図9】図8の基体上でハンダ膜の被着部位を規定するためのレジスト・パターニングを行い、さらにハンダ膜を蒸着した状態を示す模式的断面図である。
【図10】図9のレジスト・パターンをリフトオフし、ハンダ膜の不要部を除去した状態を示す模式的断面図である。
【図11】基板加熱によりハンダ・ボールを形成した状態を示す模式的断面図である。
【図12】ハンダ・ボールの再配置を行わない従来プロセスにおいて、Al電極パッド、SiNパッシベーション膜および1層目ポリイミド膜をパターニングした状態を示す模式的断面図である。
【図13】図12の基体上にBLM膜を被着させた状態を示す模式的断面図である。
【図14】図13のBLM膜上でハンダ膜をパターニングした状態を示す模式的断面図である。
【図15】基板加熱によりハンダ・ボールを形成した状態を示す模式的断面図である。
【図16】LSIチップ上でハンダ・ボールを再配置した状態を示す斜視図である。
【図17】ハンダ・ボールの再配置を行う従来プロセスにおいて、2層目ポリイミド膜のパターニング後に残渣が発生した状態を示す模式的断面図である。
【符号の説明】
1…基板 2a,2b…Al電極パッド 3…SiNパッシベーション膜 4…1層目ポリイミド膜 4s…残渣 6a…BLM膜(定位置用) 6b…BLM膜(再配置用) 7…2層目ポリイミド膜 7a,7b…開口 7s…残渣
9a,9b…ハンダ膜(ハンダ・ボール形成用) 9ar…ハンダ・ボール(定位置) 9br…ハンダ・ボール(再配置)

Claims (1)

  1. 基体の表面に設けられた複数の電極パッドの直上領域と、当該直上領域外とに、下地金属膜を介してハンダ・ボールを形成する半導体装置の製造方法であって、
    前記各電極パッド上を含む前記基体上に、第1の有機保護膜を形成した後、前記第1の有機保護膜に前記各電極パッドに達する複数の第1の開口部を形成する第1工程と、
    前記各第1の開口部内に露出された前記電極パッド上の前記第1の有機保護膜の残渣、および前記電極パッドの表面に形成される自然酸化膜を除去するための第1のスパッタ・エッチングを行う第2工程と、
    前記第1の有機保護膜の残渣および前記自然酸化膜が除去された前記各電極パッド上に、前記下地金属膜を形成するとともに、一部の前記電極パッド上から延在させた状態で、前記直上領域外の前記第1の有機保護膜上に前記下地金属膜を形成する第3工程と、
    前記下地金属膜を覆う状態で、第1の有機保護膜上に第2の有機保護膜を形成し、前記電極パッドの前記直上領域および当該直上領域外に、前記下地金属膜に達する複数の第2の開口部を形成する第4工程と、
    フッ素系化学種を含有するプラズマを用いて、前記各第2の開口部内に露出された前記下地金属膜上の前記第2の有機保護膜の残渣を除去するとともに、前記第2の有機保護膜に前記フッ素系化学種を取り込み、当該第2の有機保護膜の誘電率を低減する第2のスパッタ・エッチングを行う第5工程と、
    前記第2の有機保護膜の残渣が除去された前記下地金属膜上に、前記ハンダ・ボールを形成する第6工程とを有する
    ことを特徴とする半導体装置の製造方法。
JP1228397A 1997-01-27 1997-01-27 半導体装置の製造方法 Expired - Fee Related JP3721687B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1228397A JP3721687B2 (ja) 1997-01-27 1997-01-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1228397A JP3721687B2 (ja) 1997-01-27 1997-01-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10209165A JPH10209165A (ja) 1998-08-07
JP3721687B2 true JP3721687B2 (ja) 2005-11-30

Family

ID=11801043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1228397A Expired - Fee Related JP3721687B2 (ja) 1997-01-27 1997-01-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3721687B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054366A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JPH10209165A (ja) 1998-08-07

Similar Documents

Publication Publication Date Title
US5877078A (en) Method of manufacturing a semiconductor device
KR100500010B1 (ko) 반도체장치 및 그 제조방법
US8901733B2 (en) Reliable metal bumps on top of I/O pads after removal of test probe marks
US6130141A (en) Flip chip metallization
US7816787B2 (en) Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes
US5933752A (en) Method and apparatus for forming solder bumps for a semiconductor device
US20080157362A1 (en) Method to reduce UBM undercut
EP0939436B1 (en) Manufacture of flip-chip devices
JP4317107B2 (ja) 有機材料系絶縁層を有する電子素子及びその製造方法
US8129835B2 (en) Package substrate having semiconductor component embedded therein and fabrication method thereof
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
JPH08321486A (ja) 金属膜のパターン形成方法
US6821877B1 (en) Method of fabricating metal interconnection of semiconductor device
JP2005057264A (ja) パッケージ化された電気構造およびその製造方法
JP3721687B2 (ja) 半導体装置の製造方法
JPH11145174A (ja) 半導体装置およびその製造方法
JP2006270031A (ja) 半導体装置およびその製造方法
JP5170915B2 (ja) 半導体装置の製造方法
JP3409598B2 (ja) 半導体装置の製造方法
JP3641899B2 (ja) プラズマ処理方法
CN111739813A (zh) 芯片封装方法与芯片封装结构
JP3409574B2 (ja) はんだボールバンプの形成方法
US20070085224A1 (en) Semiconductor device having strong adhesion between wiring and protective film, and manufacturing method therefor
JPH11340204A (ja) プラズマ処理方法およびこれに用いるプラズマ装置
JPH09306918A (ja) はんだボールバンプ形成工程におけるバリアメタル形成方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040506

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040705

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050607

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050707

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050905

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090922

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090922

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100922

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100922

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110922

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110922

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120922

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120922

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130922

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees